JP2012156251A - 半導体パッケージ及びその製造方法 - Google Patents

Abstract

【課題】反りを低減可能な半導体パッケージ、及びその製造方法を提供する。
【解決手段】半導体パッケージは、半導体チップ２０の回路形成面及び側面を封止する封止絶縁層３２と、封止絶縁層３２の前記回路形成面側の面である第１面に交互に積層された配線層３３、３５、３７及び絶縁層３４、３６と、を有し、前記第１面に形成された配線層３３は、半導体チップ２０と電気的に接続されており、絶縁層３６は補強部材４０を内蔵している。
【選択図】図１

Description

本発明は、半導体チップを内蔵する半導体パッケージ及びその製造方法に関する。

従来より、半導体チップを内蔵する半導体パッケージが提案されている。このような半導体パッケージは、例えば、半導体チップの回路形成面（電極パッドが設けられている面）及び側面を封止するように形成された第１絶縁層と、第１絶縁層上に積層され半導体チップの電極パッドと電気的に接続された第１配線層と、第１配線層上に更に積層された他の絶縁層や配線層等を有する。

特開２００８−３０６０７１号公報

しかしながら、前述の従来の半導体パッケージは、厚さ方向の一方の側に配置された第１絶縁層のみに半導体チップが内蔵されており、他方の側は絶縁層と配線層の積層体から構成され半導体チップは内蔵されていない。このような構造から、従来の半導体パッケージでは反りの問題が発生していた。

より詳しく説明すると、半導体チップがシリコンを主成分とする場合、その熱膨張係数は３．４ｐｐｍ／℃程度、ヤング率は２００ＧＰａ程度である。一方、第１絶縁層や他の絶縁層がエポキシ系樹脂を主成分とする場合、その熱膨張係数は８〜１５０ｐｐｍ／℃程度であり、ヤング率は０．０３〜１３ＧＰａ程度である。このような物性値（熱膨張係数やヤング率）の相違により、半導体チップが内蔵されている第１絶縁層側（半導体パッケージの一方の側）は熱応力等により変形し難いが、半導体チップが内蔵されていない他方の側は熱応力等により変形し易い。その結果、室温（例えば、２０〜３０℃程度）では半導体チップが内蔵されている第１絶縁層側が凸となる傾向の反りが発生し、高温（例えば、２００〜３００℃程度）では半導体チップが内蔵されている第１絶縁層側が凹となる傾向の反りが発生する問題があった。

本発明は、上記の点に鑑みてなされたものであり、反りを低減可能な半導体パッケージ、及びその製造方法を提供することを課題とする。

本半導体パッケージは、半導体チップの回路形成面及び側面を封止する封止絶縁層と、前記封止絶縁層の前記回路形成面側の面である第１面に交互に積層された配線層及び絶縁層と、を有し、前記第１面に形成された配線層は、前記半導体チップと電気的に接続されており、前記絶縁層は補強部材を内蔵していることを要件とする。

本半導体パッケージの製造方法は、支持体の一方の面に半導体チップを回路形成面を上にして配置する第１工程と、前記半導体チップの回路形成面及び側面を封止するように、前記支持体の一方の面に封止絶縁層を形成する第２工程と、前記封止絶縁層の前記回路形成面側の面である第１面に、複数の配線層及び複数の絶縁層を交互に積層する第３工程と、を有し、前記第３工程では、前記第１面に前記半導体チップと電気的に接続するように配線層を形成し、更に、少なくとも１つの絶縁層として補強部材を内蔵している絶縁層を積層することを要件とする。

開示の技術によれば、反りを低減可能な半導体パッケージ、及びその製造方法を提供できる。

第１の実施の形態に係る半導体パッケージを例示する断面図である。 絶縁層に内蔵されるガラスクロスを例示する斜視図である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その３）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その４）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その５）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その６）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その７）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その８）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その９）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１０）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１１）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１２）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１３）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１４）である。 第１の実施の形態に係る半導体パッケージの実装例を示す断面図である。 第１の実施の形態の変形例１に係る半導体パッケージを例示する断面図である。 図１８の開口部近傍を拡大して例示する断面図である。 第１の実施の形態の変形例２に係る半導体パッケージを例示する断面図である。 第１の実施の形態の変形例２に係る半導体パッケージの実装例を示す断面図である。 第１の実施の形態の変形例３に係る半導体パッケージを例示する断面図である。 第１の実施の形態の変形例３に係る半導体パッケージの製造工程を例示する図（その１）である。 第１の実施の形態の変形例３に係る半導体パッケージの製造工程を例示する図（その２）である。 第１の実施の形態の変形例３に係る半導体パッケージの製造工程を例示する図（その３）である。 第１の実施の形態の変形例３に係る半導体パッケージの実装例を示す断面図である。 反りのシミュレーション結果を示す図（その１）である。 反りのシミュレーション結果を示す図（その２）である。

以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

〈第１の実施の形態〉
［第１の実施の形態に係る半導体パッケージの構造］
図１は、第１の実施の形態に係る半導体パッケージを例示する断面図である。図１を参照するに、半導体パッケージ１０は、半導体チップ２０と、第１配線層３１と、第１絶縁層３２と、第２配線層３３と、第２絶縁層３４と、第３配線層３５と、第３絶縁層３６と、第４配線層３７と、ソルダーレジスト層３８と、外部接続端子３９とを有する。

なお、本実施の形態では、便宜上、第１絶縁層３２側を下、ソルダーレジスト層３８側を上とする。例えば第１絶縁層３２の第２絶縁層３４と接する面は上面であり、第１絶縁層３２の露出面（第２絶縁層３４と接する面の反対面）は下面である。

半導体パッケージ１０の平面形状は例えば矩形状であり、その寸法は、例えば幅１２ｍｍ（Ｘ方向）×奥行き１２ｍｍ（Ｙ方向）×厚さ０．５ｍｍ（Ｚ方向）程度とすることができる。以下、半導体パッケージ１０を構成する半導体チップ２０等について詳説する。

半導体チップ２０は、半導体基板２１と、電極パッド２２と、突起電極２３とを有する。半導体チップ２０の平面形状は例えば矩形状であり、その寸法は、例えば幅８ｍｍ（Ｘ方向）×奥行き８ｍｍ（Ｙ方向）×厚さ９０μｍ（Ｚ方向）程度とすることができる。

半導体基板２１は、例えばシリコン（Ｓｉ）を主成分とする基板に半導体集積回路（図示せず）が形成されたものである。電極パッド２２は、半導体基板２１の回路形成面側に形成されており、半導体集積回路（図示せず）と電気的に接続されている。電極パッド２２の材料としては、例えばアルミニウム（Ａｌ）等を用いることができる。電極パッド２２の材料として、銅（Ｃｕ）とアルミニウム（Ａｌ）をこの順番で積層したもの、銅（Ｃｕ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）をこの順番で積層したもの等を用いても構わない。

突起電極２３は電極パッド２２上に形成されている。突起電極２３としては、例えば円柱形状の銅（Ｃｕ）ポスト等を用いることができる。突起電極２３の直径は、例えば５０μｍ程度とすることができる。突起電極２３の高さは、例えば５〜１０μｍ程度とすることができる。隣接する突起電極２３のピッチは、例えば１００μｍ程度とすることができる。なお、電極パッド２２上に突起電極２３を設けなくてもよい。この場合には、電極パッド２２自体が第２配線層３３と電気的に接続される電極となる。

以降、半導体チップ２０において、回路形成面と反対側に位置する回路形成面と略平行な面を裏面と称する場合がある。又、半導体チップ２０において、回路形成面及び裏面と略垂直な面を側面と称する場合がある。

半導体チップ２０の回路形成面及び側面は第１絶縁層３２に封止されており、裏面は第１絶縁層３２から露出している。半導体チップ２０の裏面は、第１絶縁層３２の下面と略面一とされている。

第１配線層３１は、第１層３１ａ及び第２層３１ｂを有する。第１層３１ａとしては、例えば金（Ａｕ）膜、パラジウム（Ｐｄ）膜、ニッケル（Ｎｉ）膜を、金（Ａｕ）膜が半導体パッケージ１０の外部に露出するように、この順番で順次積層した導電層を用いることができる。第１層３１ａとして、例えば金（Ａｕ）膜とニッケル（Ｎｉ）膜を、金（Ａｕ）膜が半導体パッケージ１０の外部に露出するように、この順番で順次積層した導電層を用いても良い。第２層３１ｂとしては、例えば銅（Ｃｕ）層等を含む導電層を用いることができる。第１配線層３１の厚さは、例えば１０〜２０μｍ程度とすることができる。

第１配線層３１の一部（第１層３１ａの下面）は第１絶縁層３２から露出しており、第１絶縁層３２の下面及び半導体チップ２０の裏面と略面一とされている。第１配線層３１の一部（第１層３１ａの下面）は、他の半導体パッケージや半導体チップ、或いは電子部品等（図示せず）と電気的に接続される電極パッドとして機能する。以降、第１絶縁層３２から露出する第１配線層３１を第１電極パッド３１と称する場合がある。

なお、図１では、第１電極パッド３１は図面を簡略化するために数量を減らして描かれているが、実際には、例えば、複数列の第１電極パッド３１が、平面視において半導体チップ２０の裏面を額縁状に取り囲むように設けられている。第１電極パッド３１の平面形状は例えば円形であり、その直径は例えば１００〜３５０μｍ程度とすることができる。第１電極パッド３１のピッチは、例えば４００〜５００μｍ程度とすることができる。

第１絶縁層３２は、第１配線層３１の上面及び側面、並びに、半導体チップ２０の回路形成面及び側面を封止し、第１配線層３１の下面及び半導体チップ２０の裏面を露出するように形成されている。第１絶縁層３２の材料としては、例えばエポキシ系樹脂やフェノール系樹脂等を主成分とする熱硬化性の絶縁性樹脂を用いることができる。第１絶縁層３２の厚さは、例えば１５０μｍ程度とすることができる。第１絶縁層３２は、シリカ（ＳｉＯ_２）等のフィラーを含有しても構わない。第１絶縁層３２は、本発明に係る封止絶縁層の代表的な一例である。

第１絶縁層３２には、第１絶縁層３２を貫通し第１配線層３１の上面を露出する第１ビアホール３２ｘ、及び第１絶縁層３２を貫通し突起電極２３の上面を露出する第２ビアホール３２ｙが形成されている。第１ビアホール３２ｘは、第２絶縁層３４側に開口されていると共に、第１配線層３１の上面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部となっている。第１ビアホール３２ｘの開口部の径は、例えば１５０μｍ程度とすることができる。第２ビアホール３２ｙは、第２絶縁層３４側に開口されていると共に、突起電極２３の上面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部となっている。第２ビアホール３２ｙの開口部の径は、例えば３０μｍ程度とすることができる。

第２配線層３３は、第１絶縁層３２上に形成されている。第２配線層３３は、第１ビアホール３２ｘの側壁及び第１配線層３１の上面に形成された第１ビア配線（貫通配線）、第２ビアホール３２ｙ内に充填された第２ビア配線（貫通配線）、及び第１絶縁層３２上に形成された配線パターンを含んでいる。第２配線層３３は、第１ビアホール３２ｘの底部に露出した第１配線層３１、及び第２ビアホール３２ｙの底部に露出した突起電極２３と電気的に接続されている。第２配線層３３の材料としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層３３を構成する配線パターンの厚さは、例えば１０〜２０μｍ程度とすることができる。

なお、例えば、第１絶縁層３２の厚さを１５０μｍ、第１配線層３１の厚さを１０μｍとすれば、第１ビアホール３２ｘの深さは１４０μｍとなり、第１ビア配線を第１ビアホール３２ｘ内に充填することは困難である。そのため、第１ビア配線は、第１ビアホール３２ｘの側壁及び第１配線層３１の上面のみに膜状に形成され、第１ビアホール３２ｘ内に充填されてはいない。一方、例えば、第１絶縁層３２の厚さを１５０μｍ、半導体チップ２０の厚さ（突起電極２３の高さも含む）を１００μｍとすれば、第２ビアホール３２ｙの深さは５０μｍとなり、第１ビアホール３２ｘよりも大幅に浅い。そのため、第２ビア配線は、第２ビアホール３２ｙ内に充填されている。

第２絶縁層３４は、第１絶縁層３２上に、第２配線層３３を覆うように形成されている。第２絶縁層３４の材料としては、第１絶縁層３２と同様の絶縁性樹脂を用いることができる。第２絶縁層３４の厚さは、例えば１５〜３５μｍ程度とすることができる。第２絶縁層３４は、シリカ（ＳｉＯ_２）等のフィラーを含有しても構わない。

第３配線層３５は、第２絶縁層３４上に形成されている。第３配線層３５は、第２絶縁層３４を貫通し第２配線層３３の上面を露出する第３ビアホール３４ｘ内に充填されたビア配線、及び第２絶縁層３４上に形成された配線パターンを含んで構成されている。第３ビアホール３４ｘは、第３絶縁層３６側に開口されていると共に、第２配線層３３の上面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部となっている。又、この凹部内にビア配線が形成されている。

第３配線層３５は、第３ビアホール３４ｘの底部に露出した第２配線層３３と電気的に接続されている。第３配線層３５の材料としては、例えば銅（Ｃｕ）等を用いることができる。第３配線層３５を構成する配線パターンの厚さは、例えば１０〜２０μｍ程度とすることができる。

第３絶縁層３６は、第２絶縁層３４上に、第３配線層３５を覆うように形成されている。第３絶縁層３６は、ガラスクロス４０を内蔵している。より詳しくは、第３絶縁層３６は、ガラスクロス４０に例えばエポキシ系樹脂を主成分とする絶縁性樹脂等を含浸させたものである。第３絶縁層３６の厚さは、例えば１５〜３５μｍ程度とすることができる。第３絶縁層３６は、シリカ（ＳｉＯ_２）等のフィラーを含有しても構わない。

図１及び図２を参照するに、ガラスクロス４０は、例えば、Ｘ方向に並設されたガラス繊維束４０ａと、Ｙ方向に並設されたガラス繊維束４０ｂとが格子状に平織りされた形態を有する。ガラスクロス４０は、本発明に係る補強部材の代表的な一例である。ガラス繊維束４０ａ及び４０ｂは、１本が例えば数μｍ程度のガラス繊維を複数本束ねて例えば数１００μｍ程度の幅にしたものである。ガラス繊維束４０ａ及び４０ｂの厚さは、それぞれ１０〜１５μｍ程度とすることができる。

ガラスクロス４０を内蔵する第３絶縁層３６を設ける理由は、以下のとおりである。すなわち、前述のように、厚さ方向の一方の側のみに半導体チップが内蔵されていると、半導体パッケージに反りが発生する問題がある。つまり、半導体パッケージ１０において、第１絶縁層３２側（一方の側）には半導体チップ２０が内蔵されているが、第３絶縁層３６側（他方の側）には半導体チップは内蔵されていない。

そのため、何の対策も講じないと（第３絶縁層３６がガラスクロス４０を内蔵していないと）、半導体チップ２０を内蔵する第１絶縁層３２と絶縁性樹脂のみから構成される第３絶縁層３６等との物性値（熱膨張係数やヤング率）の相違により、従来の半導体パッケージと同様に反りが発生する虞がある。特に、２６０℃程度の環境下では、第３絶縁層３６が絶縁性樹脂のみから構成されていると、ガラス転移温度を超えて熱膨張係数が格段に大きくなり強度が保てなくなるため、大きな反りが発生する虞がある。

そこで、ガラスクロス４０を内蔵する第３絶縁層３６を他方の側に設けた。ガラスクロス４０は、二酸化ケイ素（ＳｉＯ_２）を主成分とし、酸化ナトリウム（Ｎａ_２Ｏ）や酸化マグネシウム（ＭｇＯ）等の金属化合物を副成分とする材料から構成されている。そのため、二酸化ケイ素（ＳｉＯ_２）の含有量を調整することにより、ガラスクロス４０の熱膨張係数を可変することができる（二酸化ケイ素（ＳｉＯ_２）の含有量が多いほどシリコンに近い熱膨張係数を示すようになる）。又、ガラス繊維の径や織り方を選択することにより、ガラスクロス４０のヤング率を可変することができる。

一例を挙げると、エポキシ系樹脂のみからなる第３絶縁層３６（ガラスクロス４０を内蔵していない）の熱膨張係数は、２５℃で４０ｐｐｍ／℃程度、２６０℃で１２０ｐｐｍ／℃程度である。一方、ガラスクロス４０を内蔵する第３絶縁層３６の熱膨張係数は、例えば、２５℃で２０ｐｐｍ／℃程度、２６０℃で１０ｐｐｍ／℃程度とすることができる。

つまり、ガラスクロス４０を内蔵する第３絶縁層３６を他方の側に設けることにより、第３絶縁層３６が絶縁性樹脂のみから構成される場合に比べて、他方の側の物性値（熱膨張係数やヤング率）を半導体チップ２０を内蔵する第１絶縁層３２側（一方の側）の物性値に近づけることができる。又、第３絶縁層３６が絶縁性樹脂のみから構成される場合と異なり、ガラスクロス４０を内蔵する第３絶縁層３６は２６０℃程度の環境下にあっても強度を保持できる。その結果、半導体パッケージ１０が熱応力等により反ることを防止できる。又、半導体パッケージ１０全体の剛性を向上することが可能となり、半導体パッケージ１０の形状を安定化できる。

なお、ガラスクロス４０はガラス繊維束から構成される補強部材であるが、本発明に係る補強部材はガラスクロスには限定されず、炭素繊維束、ポリエステル繊維束、テトロン繊維束、ナイロン繊維束、アラミド繊維束等から構成されていても構わない。又、繊維束の織り方は平織りには限定されず、朱子織り、綾織り等であっても構わない。又、織布以外に不織布を用いてもよい。

図１に戻り、第４配線層３７は、第３絶縁層３６上に形成されている。第４配線層３７は、第３絶縁層３６を貫通し第３配線層３５の上面を露出する第４ビアホール３６ｘ内に充填されたビア配線、及び第３絶縁層３６上に形成された配線パターンを含んで構成されている。第４ビアホール３６ｘは、ソルダーレジスト層３８側に開口されていると共に、第３配線層３５の上面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部となっている。又、この凹部内にビア配線が形成されている。

第４配線層３７は、第４ビアホール３６ｘの底部に露出した第３配線層３５と電気的に接続されている。第４配線層３７の材料としては、例えば銅（Ｃｕ）等を用いることができる。第４配線層３７を構成する配線パターンの厚さは、例えば１０〜２０μｍ程度とすることができる。

ソルダーレジスト層３８は、第３絶縁層３６上に、第４配線層３７を覆うように形成されている絶縁層である。ソルダーレジスト層３８の厚さは、例えば１５〜３５μｍ程度とすることができる。ソルダーレジスト層３８は、シリカ（ＳｉＯ_２）等のフィラーを含有しても構わない。ソルダーレジスト層３８は開口部３８ｘを有し、開口部３８ｘの底部には第４配線層３７の一部が露出している。必要に応じ、開口部３８ｘの底部に露出する第４配線層３７上に、金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。なお、ソルダーレジスト層を単に絶縁層と称する場合がある。

外部接続端子３９は、開口部３８ｘの底部に露出する第４配線層３７上に（第４配線層３７上に金属層が形成されている場合には、金属層の上に）形成されている。本実施の形態において、半導体パッケージ１０は、外部接続端子３９の形成されている領域が半導体チップ２０の直上の領域の周囲に拡張された所謂ファンアウト構造を有する。隣接する外部接続端子３９のピッチは、隣接する突起電極２３のピッチ（例えば１００μｍ程度）よりも拡大することが可能となる。但し、半導体パッケージ１０は、目的に応じて所謂ファンイン構造を有しても構わない。

外部接続端子３９は、マザーボード等の実装基板や他の半導体パッケージ等（図示せず）に設けられたパッドと電気的に接続される端子として機能する。外部接続端子３９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。外部接続端子３９として、リードピン等を用いても構わない。

但し、本実施の形態では外部接続端子３９を形成しているが、外部接続端子３９は必ずしも形成する必要はない。外部接続端子３９を形成しない場合には、開口部３８ｘの底部に露出する第４配線層３７（第４配線層３７上に金属層が形成されている場合には、金属層）自体が外部接続端子となる。このように、必要なときに外部接続端子３９を形成できるように第４配線層３７の一部がソルダーレジスト層３８から露出していれば十分である。以降、開口部３８ｘの底部に露出する第４配線層３７を第２電極パッド３７と称する場合がある。

なお、図１では、第２電極パッド３７は図面を簡略化するために数量を減らして描かれているが、実際には、例えば、多数の第２電極パッド３７がエリアレイ状に設けられている。第２電極パッド３７の平面形状は例えば円形であり、その直径は例えば１００〜３５０μｍ程度とすることができる。第２の電極パッド３７のピッチは、例えば４００〜５００μｍ程度とすることができる。

［第１の実施の形態に係る半導体パッケージの製造方法］
次に、第１の実施の形態に係る半導体パッケージの製造方法について説明する。図３〜図１６は、第１の実施の形態に係る半導体パッケージの製造工程を例示する図である。

まず、図３に示す工程では、支持体５１を準備する。支持体５１としては、シリコン板、ガラス板、金属板、金属箔等を用いることができるが、本実施の形態では、支持体５１として銅箔を用いる。後述する図５に示す工程等において電解めっきを行う際の給電層として利用でき、後述する図１５に示す工程において容易にエッチングで除去可能だからである。支持体５１の厚さは、例えば３５〜１００μｍ程度とすることができる。

次に、図４に示す工程では、支持体５１の一方の面に、第１配線層３１に対応する開口部５２ｘを有するレジスト層５２を形成する。具体的には、支持体５１の一方の面に、例えばエポキシ系樹脂やアクリル系樹脂等を含む感光性樹脂組成物からなる液状又はペースト状のレジストを塗布する。或いは、支持体５１の一方の面に、例えばエポキシ系樹脂やアクリル系樹脂等を含む感光性樹脂組成物からなるフィルム状のレジスト（例えば、ドライフィルムレジスト等）をラミネートする。そして、塗布又はラミネートしたレジストを露光及び現像することで開口部５２ｘを形成する。これにより、開口部５２ｘを有するレジスト層５２が形成される。なお、予め開口部５２ｘを形成したフィルム状のレジストを支持体５１の一方の面にラミネートしても構わない。開口部５２ｘは、後述の図５に示す工程で形成される第１配線層３１に対応する位置に形成される。開口部５２ｘの平面形状は、例えば円形であり、その直径は例えば４０〜１２０μｍ程度とすることができる。

次に、図５に示す工程では、支持体５１をめっき給電層に利用する電解めっき法等により、支持体５１の一方の面の開口部５２ｘ内に、第１層３１ａ及び第２層３１ｂから構成される第１配線層３１を形成する。第１層３１ａは、例えば金（Ａｕ）膜、パラジウム（Ｐｄ）膜、ニッケル（Ｎｉ）膜をこの順番で順次積層した構造を有する。よって、第１配線層３１を形成するには、先ず、支持体５１をめっき給電層に利用する電解めっき法等により、金（Ａｕ）膜、パラジウム（Ｐｄ）膜、ニッケル（Ｎｉ）膜を順にめっきして第１層３１ａを形成し、続いて、支持体５１をめっき給電層に利用する電解めっき法等により、第１層３１ａ上に銅（Ｃｕ）等からなる第２層３１ｂを形成すれば良い。なお、第１層３１ａは、金（Ａｕ）膜とニッケル（Ｎｉ）膜をこの順番で順次積層した構造としても良い。

次に、図６に示す工程では、半導体チップ２０を準備する。半導体チップ２０は、半導体基板２１と、電極パッド２２と、突起電極２３とを有し、電極パッド２２及び突起電極２３は半導体チップ２０の回路形成面側に形成されている。又、半導体チップ２０は、例えば１００μｍ程度に薄型化されている。そして、図５に示すレジスト層５２を除去した後、支持体５１の一方の面に、ダイアタッチフィルム等の接着層（図示せず）を介して、半導体チップ２０をフェイスアップの状態（回路形成面を上にした状態）で配置する。

次に、図７に示す工程では、半導体チップ２０の回路形成面及び側面、並びに、第１配線層３１の上面及び側面を封止するように、支持体５１の一方の面に第１絶縁層３２を形成する。第１絶縁層３２の材料としては、例えばエポキシ系樹脂やフェノール系樹脂等を主成分とする熱硬化性の絶縁性樹脂を用いることができる。第１絶縁層３２の厚さは、例えば１５０μｍ程度とすることができる。第１絶縁層３２は、シリカ（ＳｉＯ_２）等のフィラーを含有しても構わない。

第１絶縁層３２の材料として、例えば熱硬化性を有するフィルム状のエポキシ系樹脂やフェノール系樹脂等を主成分とする絶縁性樹脂を用いた場合には、半導体チップ２０の回路形成面及び側面、並びに、第１配線層３１の上面及び側面を封止するように、支持体５１の一方の面にフィルム状の第１絶縁層３２をラミネートする。そして、ラミネートした第１絶縁層３２を押圧しつつ、第１絶縁層３２を硬化温度以上に加熱して硬化させる。なお、第１絶縁層３２を真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止できる。

第１絶縁層３２の材料として、例えば熱硬化性を有する液状又はペースト状のエポキシ系樹脂やフェノール系樹脂等を主成分とする絶縁性樹脂を用いた場合には、半導体チップ２０の回路形成面及び側面、並びに、第１配線層３１の上面及び側面を封止するように、支持体５１の一方の面に液状又はペースト状の第１絶縁層３２を例えばロールコート法等により塗布する。そして、塗布した第１絶縁層３２を硬化温度以上に加熱して硬化させる。

次に、図８に示す工程では、第１絶縁層３２に、第１絶縁層３２を貫通し第１配線層３１の上面を露出させる第１ビアホール３２ｘを形成する。第１ビアホール３２ｘは、例えばＣＯ_２レーザ等を用いたレーザ加工法により形成できる。レーザ加工法により形成した第１ビアホール３２ｘは、第２絶縁層３４が形成される側に開口されていると共に、第１配線層３１の上面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部となる。第１ビアホール３２ｘの開口部の径は、例えば１５０μｍ程度とすることができる。

次に、図９に示す工程では、第１絶縁層３２に、第１絶縁層３２を貫通し突起電極２３の上面を露出する第２ビアホール３２ｙを形成する。第２ビアホール３２ｙは、例えばＵＶレーザ等を用いたレーザ加工法により形成できる。レーザ加工法により形成した第２ビアホール３２ｙは、第２絶縁層３４が形成される側に開口されていると共に、突起電極２３の上面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部となる。第２ビアホール３２ｙの開口部の径は、例えば３０μｍ程度とすることができる。

なお、第１ビアホール３２ｘ及び第２ビアホール３２ｙをレーザ加工法により形成した場合には、図９に示す工程後にデスミア処理を行い、第１ビアホール３２ｘの底部に露出する第１配線層３１の上面、及び第２ビアホール３２ｙの底部に露出する突起電極２３の上面に付着した第１絶縁層３２の樹脂残渣を除去することが好ましい。

次に、図１０に示す工程では、第１絶縁層３２上に第２配線層３３を形成する。第２配線層３３は、第１ビアホール３２ｘの側壁及び第１配線層３１の上面に形成された第１ビア配線、第２ビアホール３２ｙ内に充填された第２ビア配線、及び第１絶縁層３２上に形成された配線パターンを含んでいる。第２配線層３３は、第１ビアホール３２ｘの底部に露出した第１配線層３１、及び第２ビアホール３２ｙの底部に露出した突起電極２３と電気的に接続されている。第２配線層３３の材料としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層３３を構成する配線パターンの厚さは、例えば１０〜２０μｍ程度とすることができる。なお、前述の理由により、第１ビア配線は第１ビアホール３２ｘ内に充填されてはいないが、第２ビア配線は第２ビアホール３２ｙ内に充填されている。

第２配線層３３は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できるが、一例としてセミアディティブ法を用いて第２配線層３３を形成する方法を以下に示す。

まず、無電解めっき法又はスパッタ法により、第１ビアホール３２ｘの底部に露出した第１配線層３１の上面及び第２ビアホール３２ｙの底部に露出した突起電極２３の上面、並びに、第１ビアホール３２ｘの側壁及び第２ビアホール３２ｙの側壁を含む第１絶縁層３２上に銅（Ｃｕ）等からなるシード層（図示せず）を形成する。更に、シード層上に第２配線層３３に対応する開口部を備えたレジスト層（図示せず）を形成する。そして、シード層を給電層に利用した電解めっき法により、レジスト層の開口部に銅（Ｃｕ）等からなる配線層（図示せず）を形成する。続いて、レジスト層を除去した後に、配線層をマスクにして、配線層に覆われていない部分のシード層をエッチングにより除去する。これにより、第１ビアホール３２ｘの側壁及び第１配線層３１の上面に形成された第１ビア配線、第２ビアホール３２ｙ内に充填された第２ビア配線、及び第１絶縁層３２上に形成された配線パターンを含む第２配線層３３が形成される。

次に、図１１に示す工程では、上記と同様な工程を繰り返すことにより、第１絶縁層３２上に、第２絶縁層３４、第３配線層３５を積層する。すなわち、第１絶縁層３２上に第２配線層３３を被覆する第２絶縁層３４を形成した後に、第２絶縁層３４を貫通し第２配線層３３の上面を露出する第３ビアホール３４ｘを形成する。第２絶縁層３４の材料としては、第１絶縁層３２と同様の絶縁性樹脂を用いることができる。第２絶縁層３４の厚さは、例えば１５〜３５μｍ程度とすることができる。第２絶縁層３４は、シリカ（ＳｉＯ_２）等のフィラーを含有しても構わない。

更に、第２絶縁層３４上に、第３ビアホール３４ｘを介して第２配線層３３に接続される第３配線層３５を形成する。第３配線層３５は、第３ビアホール３４ｘ内を充填するビア配線、及び第２絶縁層３４上に形成された配線パターンを含んで構成されている。第３配線層３５は、第３ビアホール３４ｘの底部に露出した第２配線層３３と電気的に接続される。第３配線層３５の材料としては、例えば銅（Ｃｕ）等を用いることができる。第３配線層３５は、例えばセミアディティブ法により形成される。第３配線層３５を構成する配線パターンの厚さは、例えば１０〜２０μｍ程度とすることができる。

次に、図１２に示す工程では、第２絶縁層３４上に、第３絶縁層３６を積層する。第３絶縁層３６は、ガラスクロス４０に例えばエポキシ系樹脂を主成分とする絶縁性樹脂等を含浸させたものである。第３絶縁層３６の厚さは、例えば５０〜７０μｍ程度とすることができる。第３絶縁層３６は、シリカ（ＳｉＯ_２）等のフィラーを含有しても構わない。第３絶縁層３６は、ガラスクロス４０に例えばエポキシ系樹脂を主成分とする絶縁性樹脂等を含浸させた樹脂フィルム（プリプレグ）を準備し、第３配線層３５を覆うように第２絶縁層３４上に積層し、加圧及び加熱して樹脂を硬化させることにより形成できる。この際、真空雰囲気中で加圧及び加熱することにより、ボイドの巻き込みを防止できる。

次に、図１３に示す工程では、第３絶縁層３６上に、第４配線層３７を積層する。すなわち、第３絶縁層３６を貫通し第３配線層３５の上面を露出する第４ビアホール３６ｘを形成し、第３絶縁層３６上に、第４ビアホール３６ｘを介して第３配線層３５に接続される第４配線層３７を形成する。第４配線層３７は、第４ビアホール３６ｘ内を充填するビア配線、及び第３絶縁層３６上に形成された配線パターンを含んで構成されている。第４配線層３７は、第４ビアホール３６ｘの底部に露出した第３配線層３５と電気的に接続される。第４配線層３７の材料としては、例えば銅（Ｃｕ）等を用いることができる。第４配線層３７は、例えばセミアディティブ法により形成される。第４配線層３７を構成する配線パターンの厚さは、例えば１０〜２０μｍ程度とすることができる。

このようにして、支持体５１の一方の面に所定のビルドアップ配線層が形成される。本実施の形態では、３層のビルドアップ配線層（第２配線層３３、第３配線層３５、及び第４配線層３７）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。

次に、図１４に示す工程では、第３絶縁層３６上に、第４配線層３７の一部を露出する開口部３８ｘを有するソルダーレジスト層３８を形成する。ソルダーレジスト層３８は、例えば液状又はペースト状の感光性のエポキシ系やアクリル系の絶縁性樹脂を、第４配線層３７を被覆するように第３絶縁層３６上にスクリーン印刷法、ロールコート法、又は、スピンコート法等で塗布することにより形成できる。或いは、例えばフィルム状の感光性のエポキシ系やアクリル系の絶縁性樹脂を、第４配線層３７を被覆するように第３絶縁層３６上にラミネートすることにより形成してもよい。

開口部３８ｘは、塗布又はラミネートした絶縁性樹脂を露光及び現像することすることにより形成できる（フォトリソグラフィ法）。予め開口部３８ｘを形成したフィルム状の絶縁性樹脂を、第４配線層３７を被覆するように第３絶縁層３６上にラミネートしても構わない。なお、ソルダーレジスト層３８の材料として、非感光性の絶縁性樹脂を用いてもよい。この場合には、第３絶縁層３６上にソルダーレジスト層３８を形成して硬化させた後、例えばＣＯ_２レーザ等を用いたレーザ加工法や、アルミナ砥粒等の研磨剤を用いたブラスト処理により開口部３８ｘを形成すればよい。

図１４に示す工程により、開口部３８ｘを有するソルダーレジスト層３８が形成され、第４配線層３７の一部が開口部３８ｘ内に露出する。必要に応じ、開口部３８ｘの底部に露出する第４配線層３７上に、例えば無電解めっき法等により金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。

次に、図１５に示す工程では、図１４に示す支持体５１を除去する。銅箔から構成されている支持体５１は、例えば塩化第二鉄水溶液や塩化第二銅水溶液、過硫酸アンモニウム水溶液、塩化アンモニウム銅水溶液、過酸化水素水・硫酸系のエッチング液等を用いたウェットエッチングにより除去できる。この際、第１絶縁層３２から露出する第１配線層３１の最表層は金（Ａｕ）膜等であり、第１絶縁層３２から露出する半導体チップ２０の裏面はシリコンであるため、銅箔から構成されている支持体５１のみを選択的にエッチングできる。但し、第４配線層３７が銅（Ｃｕ）から構成されている場合には、開口部３８ｘの底部に露出する第４配線層３７が支持体５１とともにエッチングされることを防止するため、第４配線層３７をマスクする必要がある。

次に、図１６に示す工程では、開口部３８ｘの底部に露出する第４配線層３７上に（第４配線層３７上に金属層が形成されている場合には、金属層の上に）外部接続端子３９を形成する。外部接続端子３９は、マザーボード等の実装基板や他の半導体パッケージ等（図示せず）に設けられたパッドと電気的に接続される端子として機能する。外部接続端子３９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。

外部接続端子３９は、例えば開口部３８ｘの底部に露出する第４配線層３７上に（第４配線層３７上に金属層が形成されている場合には、金属層の上に）、表面処理剤としてのフラックスを塗布した後、はんだボールを搭載し、２４０℃〜２６０℃程度の温度でリフローし、その後、表面を洗浄してフラックスを除去することにより形成できる。なお、外部接続端子３９として、リードピン等を用いても構わない。

但し、本実施の形態では外部接続端子３９を形成しているが、外部接続端子３９は必ずしも形成する必要はない。外部接続端子３９を形成しない場合には、開口部３８ｘの底部に露出する第４配線層３７（第４配線層３７上に金属層が形成されている場合には、金属層）自体が外部接続端子となる。このように、必要なときに外部接続端子３９を形成できるように第４配線層３７の一部がソルダーレジスト層３８から露出していれば十分である。

なお、図３〜図１６では、支持体５１上に１個の半導体パッケージ１０を作製する例を示したが、支持体５１上に複数の半導体パッケージ１０となる部材を作製し、支持体５１を除去して外部接続端子３９を形成後、それをダイシング等によって切断して個片化し、複数の半導体パッケージ１０を得るような工程としても構わない。又、個片化の際に、複数の半導体チップ２０を有するように切断しても構わない。その場合には、複数の半導体チップ２０を有する半導体パッケージが作製される。

［第１の実施の形態に係る半導体パッケージの実装例］
次に、第１の実施の形態に係る半導体パッケージの実装例について説明する。図１７は、第１の実施の形態に係る半導体パッケージの実装例を示す断面図である。図１７を参照するに、マザーボード１００上に半導体パッケージ１０_１が実装され、更に半導体パッケージ１０_１上に半導体パッケージ１０_２が実装されている。なお、図１７では、便宜上、半導体パッケージ１０_１及び１０_２は別符号としているが、何れも半導体パッケージ１０（図１参照）と同一構造の半導体パッケージである。又、図１７において、半導体パッケージ１０_１及び１０_２は、図１に示す半導体パッケージ１０とは上下が反転した状態で描かれている。

図１７において、マザーボード１００の電極パッド１１０と半導体パッケージ１０_１の第２電極パッド３７とは、半導体パッケージ１０_１の外部接続端子３９を介して、電気的に接続されている。又、半導体パッケージ１０_１の第１電極パッド３１と半導体パッケージ１０_２の第２電極パッド３７とは、半導体パッケージ１０_２の外部接続端子３９を介して、電気的に接続されている。

このように、マザーボード１００上に、半導体パッケージ１０_１及び１０_２を積層することができる。なお、半導体パッケージ１０を３個以上積層してもよい。又、半導体パッケージ１０_２に代えて、或いは、半導体パッケージ１０_２に加えて、他の半導体パッケージや半導体チップ、抵抗やコンデンサ等の電子部品を半導体パッケージ１０_１に実装してもよい。

以上のように、第１の実施の形態によれば、半導体パッケージ１０において、半導体チップ２０を内蔵した第１絶縁層３２の他方の側にガラスクロス４０を内蔵する第３絶縁層３６を設けた。これにより、第３絶縁層３６が絶縁性樹脂のみから構成される場合に比べて、他方の側の物性値（熱膨張係数やヤング率）を半導体チップ２０を内蔵する第１絶縁層３２側（一方の側）の物性値に近づけることができる。又、第３絶縁層３６が絶縁性樹脂のみから構成される場合と異なり、ガラスクロス４０を内蔵する第３絶縁層３６は２６０℃程度の環境下にあっても強度を保持できる。その結果、半導体パッケージ１０が熱応力等により反ることを防止できる。又、半導体パッケージ１０全体の剛性を向上することが可能となり、特に２６０℃程度の環境下にあっても半導体パッケージ１０の形状を安定化できる。

〈第１の実施の形態の変形例１〉
第１の実施の形態の変形例１では、第１絶縁層３２（封止絶縁層）から最も遠い絶縁層にあたるソルダーレジスト層に、ガラスクロス４０を内蔵する例を示す。なお、第１の実施の形態の変形例１において、既に説明した実施の形態と同一構成部品についての説明は省略する。

図１８は、第１の実施の形態の変形例１に係る半導体パッケージを例示する断面図である。図１８を参照するに、半導体パッケージ１０Ａは、第３絶縁層３６が第３絶縁層４６に置換され、ソルダーレジスト層３８がソルダーレジスト層４８に置換された点が、半導体パッケージ１０（図１参照）と相違する。

第３絶縁層４６は、第３絶縁層３６とは異なり、ガラスクロス４０を内蔵していない。第３絶縁層４６の材料としては、例えばエポキシ系樹脂やフェノール系樹脂等を主成分とする熱硬化性の絶縁性樹脂を用いることができる。第３絶縁層４６の厚さは、例えば１５〜３５μｍ程度とすることができる。第３絶縁層４６は、シリカ（ＳｉＯ_２）等のフィラーを含有しても構わない。

ソルダーレジスト層４８は、ソルダーレジスト層３８とは異なり、ガラスクロス４０を内蔵している。より詳しくは、ソルダーレジスト層４８は、ガラスクロス４０に例えばエポキシ系樹脂を主成分とする絶縁性樹脂等を含浸させたものである。ソルダーレジスト層４８の厚さは、例えば５０〜７０μｍ程度とすることができる。ソルダーレジスト層４８は、シリカ（ＳｉＯ_２）等のフィラーを含有しても構わない。

半導体パッケージ１０Ａは、半導体パッケージ１０と略同様の製造工程により作製できる。但し、図１２に示す工程において、ガラスクロス４０を内蔵していない第３絶縁層４６を形成し、図１４に示す工程において、ガラスクロス４０を内蔵しているソルダーレジスト層４８を形成する点が相違する。なお、図１４に示す工程において、フォトリソグラフィ法を用いて開口部４８ｘを形成すると、絶縁性樹脂は除去できるがガラスクロス４０は除去できない。

そこで、絶縁性樹脂と共にガラスクロス４０を除去するため、例えばＣＯ_２レーザ等を用いたレーザ加工法や、アルミナ砥粒等の研磨剤を用いたウェットブラスト処理等のブラスト処理により開口部４８ｘを形成する必要がある。但し、レーザ加工法よりもブラスト処理により開口部４８ｘを形成する方が好適である。これに関して、図１９を参照しながら説明する。図１９は、図１８の開口部近傍を拡大して例示する断面図である（ブラスト処理により開口部４８ｘを形成した場合の図）。なお、図１９において、外部接続端子３９は省略されている。

ソルダーレジスト層４８にレーザ加工法で形成した開口部は、側壁の断面が直線的なテーパ形状になる（図示せず）。これに対して、ソルダーレジスト層４８にウェットブラスト処理等のブラスト処理により形成した開口部４８ｘは、図１９に示すように、側壁の断面が凹型Ｒ形状となる。よって、外部接続端子３９を形成する際に、振り込み法によりはんだボールを開口部４８ｘ内に露出する第２電極パッド３７に搭載する場合、開口部４８ｘの凹型Ｒ形状の壁面に沿って球状のはんだボールが振り込まれるため、はんだボールを搭載しやすくなる。

又、開口部４８ｘをレーザ加工法で形成すると、ソルダーレジスト層４８を構成する絶縁性樹脂とガラスクロス４０とのエッチングレートの違いにより、開口部４８ｘの側壁からガラスクロス４０の端部が突出する。これに対して、開口部４８ｘをウェットブラスト処理等のブラスト処理により形成すると、ガラスクロス４０の端部も研磨剤により研磨されるため、開口部４８ｘの側壁からガラスクロス４０の端部が突出することはない。その結果、はんだボール等の外部接続端子３９を形成する際に、はんだボール等がガラスクロス４０の突出部分に引っかからず、開口部４８ｘにはんだボール等を搭載しやすくなる。又、開口部４８ｘ内に露出する第４配線層３７（第２電極パッド３７）上に容易にめっきを施すことができる。

更に、ソルダーレジスト層４８にウェットブラスト処理等のブラスト処理により開口部４８ｘを形成する際には、側壁の断面が凹型Ｒ形状の開口部４８ｘを形成すると共に、開口部４８ｘ内に露出する最上層の配線層である第４配線層３７（第２電極パッド３７）に、凹型Ｒ形状と連続した凹部３７ｘを形成すると好適である。凹部３７ｘを形成することにより、開口部４８ｘを形成後の開口部４８ｘ内のデスミア処理は不要となる。

このように、第３絶縁層４６にガラスクロス４０を内蔵せずに、ソルダーレジスト層４８にガラスクロス４０を内蔵しても、第１の実施の形態と同様の効果を奏する。

つまり、ガラスクロス４０は、半導体チップ２０を内蔵する第１絶縁層３２の他方の側に設けることが重要であり、第１絶縁層３２から最も遠い絶縁層（ソルダーレジスト層）にガラスクロス４０を内蔵してもよいし、第１絶縁層３２から最も遠い絶縁層（ソルダーレジスト層）に隣接する絶縁層（第３絶縁層）にガラスクロス４０を内蔵してもよい。但し、これらの両方の絶縁層にガラスクロス４０を内蔵してもよいし、更に、他の絶縁層にガラスクロス４０を内蔵してもよい。なお、第１絶縁層３２に近い絶縁層のみにガラスクロス４０を内蔵すると、反り低減等の効果は低下する。

又、ソルダーレジスト層４８にウェットブラスト処理等のブラスト処理により開口部４８ｘを形成することにより、ガラスクロス４０の端部が開口部４８ｘの側壁から突出しないため、開口部４８ｘ内に露出する第４配線層３７（第２電極パッド３７）上に容易にめっきを施すことができ、又、開口部４８ｘに容易に接続用のピンやはんだボール、リードピン等の外部接続端子３９を配置できる。

〈第１の実施の形態の変形例２〉
第１の実施の形態の変形例２では、第１電極パッド３１を設けない例を示す。なお、第１の実施の形態の変形例２において、既に説明した実施の形態と同一構成部品についての説明は省略する。

図２０は、第１の実施の形態の変形例２に係る半導体パッケージを例示する断面図である。図２０を参照するに、半導体パッケージ１０Ｂは、第１配線層３１（第１電極パッド３１）及び第１ビアホール３２ｘが設けられていない点が、半導体パッケージ１０（図１参照）と相違する。半導体パッケージ１０Ｂは、半導体パッケージ１０と略同様の製造工程により作製できる。但し、第１配線層３１（第１電極パッド３１）及び第１ビアホール３２ｘを設ける工程は不要である。このように、電極パッドは、半導体パッケージの少なくとも一方の側に設ければよい。

図２１は、第１の実施の形態の変形例２に係る半導体パッケージの実装例を示す断面図である。図２１を参照するに、マザーボード１００上に半導体パッケージ１０Ｂが実装されている。より詳しくは、マザーボード１００の電極パッド１１０と半導体パッケージ１０Ｂの第２電極パッド３７とは、半導体パッケージ１０Ｂの外部接続端子３９を介して、電気的に接続されている。なお、図２１において、半導体パッケージ１０Ｂは、図２０とは上下が反転した状態で描かれている。

このように、マザーボード１００上に、複数の半導体パッケージを積層する必要がない場合には、半導体パッケージ１０Ｂのように、電極パッドを一方の側のみに設ければよい。

〈第１の実施の形態の変形例３〉
第１の実施の形態の変形例３では、第１電極パッド３１を第１絶縁層３２の下面より窪んだ位置に設ける例を示す。なお、第１の実施の形態の変形例３において、既に説明した実施の形態と同一構成部品についての説明は省略する。

図２２は、第１の実施の形態の変形例３に係る半導体パッケージを例示する断面図である。図２２を参照するに、半導体パッケージ１０Ｃは、第１配線層３１（第１電極パッド３１）が第１絶縁層３２の下面より窪んだ位置に設けられている（凹部３２ｚが形成されている）点が、半導体パッケージ１０（図１参照）と相違する。

半導体パッケージ１０Ｃは、以下のような製造工程により作製できる。まず、第１の実施の形態の図３及び図４と同様の工程を実施した後、図２３に示す工程で、支持体５１をめっき給電層に利用する電解めっき法等により、支持体５１の一方の面の開口部５２ｘ内に、犠牲層５３を形成する。そして、犠牲層５３上に、図５に示す工程と同様にして、第１層３１ａ及び第２層３１ｂから構成される第１配線層３１を積層形成する。

犠牲層５３の材料は、支持体５１と同一材料とする。後述の図２５に示す工程で、支持体５１と共にエッチングにより除去するためである。ここでは、支持体５１として銅箔を用いているため、犠牲層５３の材料として銅（Ｃｕ）を用いる。犠牲層５３の厚さは、最終的に第１電極パッド３１が第１絶縁層３２の下面より窪む深さ（凹部３２ｚの深さ）に相当する。従って、犠牲層５３の厚さは適宜決定することができるが、例えば１〜３０μｍ程度とすることができる。

次に、第１の実施の形態の図６〜図１４と同様の工程を実施し、図２４に示す構造体を作製する。そして、図２５に示す工程で、図２４に示す支持体５１及び犠牲層５３を除去する。銅から構成されている支持体５１及び犠牲層５３は、例えば塩化第二鉄水溶液や塩化第二銅水溶液、過硫酸アンモニウム水溶液、塩化アンモニウム銅水溶液、過酸化水素水・硫酸系のエッチング液等を用いたウェットエッチングにより除去できる。

この際、第１絶縁層３２の下面から窪んだ位置にある第１配線層３１の最表層は金（Ａｕ）膜等であり、第１絶縁層３２から露出する半導体チップ２０の裏面はシリコンであるため、銅から構成されている支持体５１及び犠牲層５３のみを選択的にエッチングできる。これにより、凹部３２ｚが形成されて、第１配線層３１は第１絶縁層３２の下面から窪んだ位置に露出する。但し、第４配線層３７が銅（Ｃｕ）から構成されている場合には、開口部３８ｘの底部に露出する第４配線層３７が支持体５１とともにエッチングされることを防止するため、第４配線層３７をマスクする必要がある。

次に、第１の実施の形態の図１６と同様の工程を実施することにより、図２２に示す半導体パッケージ１０Ｃが完成する。

図２６は、第１の実施の形態の変形例３に係る半導体パッケージの実装例を示す断面図である。図２６を参照するに、マザーボード１００上に半導体パッケージ１０Ｃ_１が実装され、更に半導体パッケージ１０Ｃ_１上に半導体パッケージ１０Ｃ_２が実装されている。なお、図２６では、便宜上、半導体パッケージ１０Ｃ_１及び１０Ｃ_２は別符号としているが、何れも半導体パッケージ１０Ｃ（図２２参照）と同一構造の半導体パッケージである。又、図２６において、半導体パッケージ１０Ｃ_１及び１０Ｃ_２は、図２２に示す半導体パッケージ１０Ｃとは上下が反転した状態で描かれている。

図２６において、マザーボード１００の電極パッド１１０と半導体パッケージ１０Ｃ_１の第２電極パッド３７とは、半導体パッケージ１０Ｃ_１の外部接続端子３９を介して、電気的に接続されている。又、半導体パッケージ１０Ｃ_１の第１電極パッド３１と半導体パッケージ１０Ｃ_２の第２電極パッド３７とは、半導体パッケージ１０Ｃ_２の外部接続端子３９を介して、電気的に接続されている。

半導体パッケージ１０Ｃ_１上に半導体パッケージ１０Ｃ_２を実装する際に、半導体パッケージ１０Ｃ_２の外部接続端子３９が半導体パッケージ１０Ｃ_１の凹部３２ｚ内に入り込むため、半導体パッケージ１０Ｃ_１に対する半導体パッケージ１０Ｃ_２の位置決めが容易となる。

このように、マザーボード１００上に、半導体パッケージ１０Ｃ_１及び１０Ｃ_２を積層することができる。なお、半導体パッケージ１０Ｃを３個以上積層してもよい。又、半導体パッケージ１０Ｃ_２に代えて、或いは、半導体パッケージ１０Ｃ_２に加えて、他の半導体パッケージや半導体チップ、抵抗やコンデンサ等の電子部品を半導体パッケージ１０Ｃ_１に実装してもよい。

以上のように、第１の実施の形態の変形例３によれば、第１の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、第１電極パッド３１を第１絶縁層３２の下面より窪んだ位置に設けることにより、半導体パッケージ１０Ｃを積層する際の位置決めが容易となる。

〈反りのシミュレーション〉
図１において第２配線層３３と第２絶縁層３４との間に、更に絶縁層と配線層を交互に３層ずつ挿入した、全部で７つの配線層及び７つの絶縁層（１つのソルダーレジスト層を含む）を有する半導体パッケージ（便宜上、半導体パッケージ１０Ｄとする）について、反りのシミュレーションを実行した。

シミュレーション条件としては、半導体パッケージ１０Ｄの平面形状を１２ｍｍ×１２ｍｍの矩形状とし、半導体パッケージ１０Ｄの総厚を５００μｍとした。又、第１絶縁層３２に内蔵された半導体チップ２０の平面形状を８ｍｍ×８ｍｍの矩形状とし、半導体チップ２０の総厚を９０μｍとした。又、半導体チップ２０の材料をシリコン、各絶縁層の材料をエポキシ系樹脂、各配線層の材料を銅（Ｃｕ）とした。又、ガラスクロス４０としては、ＩＰＣ＃１０１５タイプのガラスクロスを用いた。

又、便宜上、下層側から、第１配線層３１を０層、第２配線層３３を１層、新たに挿入された３つの配線層をそれぞれ２層、３層、４層、第３配線層３５を５層、第４配線層３７を６層と称する。

又、０層と１層に挟持された絶縁層をＬ０１、１層と２層に挟持された絶縁層をＬ１２、２層と３層に挟持された絶縁層をＬ２３、３層と４層に挟持された絶縁層をＬ３４、４層と５層に挟持された絶縁層をＬ４５、５層と６層に挟持された絶縁層をＬ５６、６層を覆う絶縁層をＳＲと称する。つまり、Ｌ０１は第１絶縁層３２、Ｌ１２，Ｌ２３，Ｌ３４は新たに挿入された３つの絶縁層、Ｌ４５は第２絶縁層３４、Ｌ５６は第３絶縁層３６、ＳＲはソルダーレジスト層３８である。

シミュレーションでは、まず、７つの絶縁層（Ｌ０１〜Ｌ５６及びＳＲ）の何れにもガラスクロス４０を内蔵していない状態（図２７等で初期と表示）について、２５℃及び２６０℃における反りを求めた。次に、ＳＲのみにガラスクロス４０を内蔵した状態（図２７等でＳＲと表示）、ＳＲ及びＬ５６にそれぞれガラスクロス４０を内蔵した状態（図２７等で＋Ｌ５６と表示）、ＳＲ，Ｌ５６，及びＬ４５にそれぞれガラスクロス４０を内蔵した状態（図２７等で＋Ｌ４５と表示）、ＳＲ，Ｌ５６，Ｌ４５，及びＬ３４にそれぞれガラスクロス４０を内蔵した状態（図２７等で＋Ｌ３４と表示）、ＳＲ，Ｌ５６，Ｌ４５，Ｌ３４，及びＬ２３にそれぞれガラスクロス４０を内蔵した状態（図２７等で＋Ｌ２３と表示）、ＳＲ，Ｌ５６，Ｌ４５，Ｌ３４，Ｌ２３，及びＬ１２にそれぞれガラスクロス４０を内蔵した状態（図２７等で＋Ｌ１２と表示）、のそれぞれについて、２５℃及び２６０℃における初期に対する相対的な反りを求めた。

シミュレーション結果を表１、図２７、及び図２８に示す。表１及び図２７は、２５℃及び２６０℃における初期の反りをそれぞれ１とした場合の、上記各状態における反りの相対値を示している。図２８は、上記各状態における反りの変化率を示している。

表１及び図２７に示すように、ソルダーレジスト層３８のみにガラスクロス４０を内蔵させると（ＳＲ）、２５℃（室温）における半導体パッケージ１０Ｄの反りは３％程度減少し、２６０℃（高温）における半導体パッケージ１０Ｄの反りは１０％程度減少する。又、ガラスクロス４０を内蔵する層が増加すると、半導体パッケージ１０Ｄの反りが更に減少する。又、図２８に示すように、ガラスクロス４０を内蔵する層が増加すると、２５℃（室温）の反りは同程度の割合で減少し続けるが、２６０℃（高温）の反りはソルダーレジスト層３８に近い層にガラスクロス４０を内蔵する方が反りの減少率が大きい。つまり、ソルダーレジスト層３８に近い層にガラスクロス４０を内蔵する方が反りの減少に対する効果が高い。

以上のように、ソルダーレジスト層３８や第３絶縁層３６等にガラスクロス４０を内蔵することにより、半導体パッケージ１０Ｄの反りを低減できることが確認された。

以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。

例えば、第１の実施の形態の変形例１に対して、更に、第１の実施の形態の変形例２や第１の実施の形態の変形例３と同様な変形を加えてもよい。

１０、１０_１、１０_２、１０Ａ、１０Ｂ、１０Ｃ、１０Ｃ_１、１０Ｃ_２ 半導体パッケージ
２０ 半導体チップ
２１ 半導体基板
２２ 電極パッド
２３ 突起電極
３１ 第１配線層
３１ａ 第１層
３１ｂ 第２層
３２ 第１絶縁層
３２ｘ 第１ビアホール
３２ｙ 第２ビアホール
３２ｚ 凹部
３３ 第２配線層
３４ 第２絶縁層
３４ｘ 第３ビアホール
３５ 第３配線層
３６、４６ 第３絶縁層
３６ｘ 第４ビアホール
３７ 第４配線層
３７ｘ 凹部
３８、４８ ソルダーレジスト層
３８ｘ、４８ｘ、５２ｘ 開口部
３９ 外部接続端子
４０ ガラスクロス
４０ａ、４０ｂ ガラス繊維束
５１ 支持体
５２ レジスト層
５３ 犠牲層
１００ マザーボード
１１０ 電極パッド

Claims (10)

1. 半導体チップの回路形成面及び側面を封止する封止絶縁層と、
   前記封止絶縁層の前記回路形成面側の面である第１面に交互に積層された配線層及び絶縁層と、を有し、
   前記第１面に形成された配線層は、前記半導体チップと電気的に接続されており、
   前記絶縁層は補強部材を内蔵している半導体パッケージ。
2. 前記第１面には、複数の配線層及び複数の絶縁層が交互に積層され、
   前記封止絶縁層から最も遠い絶縁層は補強部材を内蔵している請求項１記載の半導体パッケージ。
3. 前記第１面には、複数の配線層及び複数の絶縁層が交互に積層され、
   前記封止絶縁層から最も遠い絶縁層に隣接する絶縁層は補強部材を内蔵している請求項１又は２記載の半導体パッケージ。
4. 前記補強部材は織布又は不織布である請求項１乃至３の何れか一項記載の半導体パッケージ。
5. 前記封止絶縁層の第１面の反対面である第２面から露出する電極パッドと、
   前記封止絶縁層を貫通し、前記第１面に形成されている配線層と前記電極パッドとを電気的に接続する貫通配線と、を更に有する請求項１乃至４の何れか一項記載の半導体パッケージ。
6. 前記半導体チップの裏面及び前記電極パッドの露出面は、前記第２面と面一である請求項５記載の半導体パッケージ。
7. 前記半導体チップの裏面は、前記第２面と面一であり、
   前記電極パッドの露出面は、前記第２面よりも窪んでいる請求項５記載の半導体パッケージ。
8. 支持体の一方の面に半導体チップを回路形成面を上にして配置する第１工程と、
   前記半導体チップの回路形成面及び側面を封止するように、前記支持体の一方の面に封止絶縁層を形成する第２工程と、
   前記封止絶縁層の前記回路形成面側の面である第１面に、複数の配線層及び複数の絶縁層を交互に積層する第３工程と、を有し、
   前記第３工程では、前記第１面に前記半導体チップと電気的に接続するように配線層を形成し、更に、少なくとも１つの絶縁層として補強部材を内蔵している絶縁層を積層する半導体パッケージの製造方法。
9. 前記補強部材は織布又は不織布である請求項８記載の半導体パッケージの製造方法。
10. 前記第２工程よりも前に、前記支持体の一方の面に電極パッドを形成し、
    前記第２工程では、前記半導体チップの回路形成面及び側面、並びに、前記電極パッドの上面及び側面を封止するように、前記支持体の一方の面に封止絶縁層を形成し、
    前記第２工程と前記第３工程との間に、前記封止絶縁層を貫通し、前記電極パッドの上面を露出する貫通孔を形成し、
    前記第３工程で前記第１面に形成する配線層は、前記貫通孔内に形成され前記電極パッドと電気的に接続される貫通配線を含む請求項８又は９記載の半導体パッケージの製造方法。

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