JP2012157151A - 電源装置及びこれを用いた電子機器 - Google Patents

Abstract

【課題】システムの負荷を低減することが可能な電源装置、及び、これを用いた電子機器の提供。
【解決手段】各々別系統の出力電圧Ｖ１〜Ｖ７を生成する複数の電源部Ａ〜Ｇと、イネーブル信号ＥＮ１の入力を受けて所定の順序で複数の電源部Ａ〜Ｇのオン／オフ制御を行うシーケンス制御部Ｘと、を有する。
【選択図】図４

Description

本発明は、複数の出力電圧を生成する多出力型の電源装置、及び、これを用いた電子機器に関するものである。

図５は、電源装置の一従来例を示す図である。本従来例の電源装置１００は、出力電圧Ｖ１を生成する第１電源部１０１と、出力電圧Ｖ２を生成する第２電源部１０２と、出力電圧Ｖ３を生成する第３電源部１０３と、出力電圧Ｖ４を生成する第４電源部１０４と、を有する多出力型の電源装置である。

本従来例の電源装置１００には、メインコントローラ２００からイネーブル信号ＥＮ１〜ＥＮ４がパラレル入力されており、電源部１０１〜１０４は、それぞれ、イネーブル信号ＥＮ１〜ＥＮ４に応じてオン／オフ制御されていた。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００７−２５９６３４号公報

ところで、多出力型の電源装置１００では、システムの安全性などを鑑み、電源装置１００の起動時には出力電圧の目標値がより低い電源部から順にオンしていき、逆に、電源装置１００の停止時には出力電圧の目標値がより高い電源部から順にオフしていくように要求される場合があった。このような場合、メインコントローラ２００では、所望のオン／オフシーケンス（電源部１０１〜１０４のオン／オフ順序）を実現するために、イネーブル信号ＥＮ１〜ＥＮ４の生成タイミングを制御しなければならず、メインコントローラ２００の負荷（電源装置１００が搭載されるシステム側の負荷）が増大していた。

本発明は、本願の発明者により見出された上記の問題点に鑑み、システムの負荷を低減することが可能な電源装置、及び、これを用いた電子機器を提供することを目的とする。

上記目的を達成するために、本発明に係る電源装置は、各々別系統の出力電圧を生成する複数の電源部と、イネーブル信号の入力を受けて所定の順序で前記複数の電源部のオン／オフ制御を行うシーケンス制御部と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る電源装置において、前記シーケンス制御部は、前記電源装置の起動時には出力電圧の目標値がより低い電源部から順にオンしていく構成（第２の構成）にするとよい。

また、上記第２の構成から成る電源装置において、前記シーケンス制御部は、前記電源装置の停止時には出力電圧の目標値がより高い電源部から順にオフしていく構成（第３の構成）にするとよい。

また、上記第３の構成から成る電源装置にて、前記シーケンス制御部は、前記電源装置の起動時には先にオンした電源部の出力電圧が立ち上がったことを検出して次にオンすべき電源部をオンし、前記電源装置の停止時には先にオフした電源部の出力電圧が立ち下がったことを検出して次にオフすべき電源部をオフする構成（第４の構成）にするとよい。

また、上記第４の構成から成る電源装置において、前記シーケンス制御部は、前記複数の出力電圧と各々に設定された閾値電圧とを各々比較して複数の出力検出信号を生成する出力検出信号生成部と、前記イネーブル信号と前記複数の出力検出信号から複数のオン／オフ制御信号を生成して前記複数の電源部に各々供給するオン／オフ制御信号生成部と、を含む構成（第５の構成）にするとよい。

また、上記第５の構成から成る電源装置において、前記閾値電圧には、ヒステリシスが与えられている構成（第６の構成）にするとよい。

また、上記第６の構成から成る電源装置は、前記複数の出力検出信号を前記電源装置の外部に出力するための外部端子を有する構成（第７の構成）にするとよい。

また、本発明に係る電子機器は、上記第１〜第７いずれかの構成から成る電源装置と、前記電源装置に前記イネーブル信号を供給するメインコントローラと、前記複数の出力電圧が供給される複数の負荷と、を有する構成（第８の構成）とされている。

本発明によれば、システム側の負荷を低減することが可能な電源装置、及び、これを用いた電子機器を提供することが可能となる。

本発明に係る電源装置の一実施形態を示す図 シーケンス制御部Ｘの一構成例を示す図 シーケンス制御部Ｘの一動作例を示すタイムチャート 本発明に係る電源装置の一変形例を示す図 電源装置の一従来例を示す図

＜全体構成＞
図１は、本発明に係る電源装置の一実施形態を示す図である。本実施形態の電源装置１は、回路ブロック的に見ると、第１降圧ＤＣ／ＤＣコンバータＡと、第２降圧ＤＣ／ＤＣコンバータＢと、昇圧ＤＣ／ＤＣコンバータＣと、正チャージポンプＤと、シーケンス制御部Ｘと、を有する。

なお、本明細書中では、第１降圧ＤＣ／ＤＣコンバータＡ、第２降圧ＤＣ／ＤＣコンバータＢ、昇圧ＤＣ／ＤＣコンバータＣ、及び、正チャージポンプＤのことを適宜、電源部Ａ〜Ｄと略称することがある。

第１降圧ＤＣ／ＤＣコンバータＡは、電源電圧ＶＣＣを降圧して出力電圧Ｖ１を生成する降圧型のスイッチングレギュレータである。第１降圧ＤＣ／ＤＣコンバータＡは、Ｐチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＡ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＡ２と、インダクタＡ３と、抵抗Ａ４〜Ａ８と、キャパシタＡ９〜Ａ１１と、スイッチ制御部Ａ１２と、を含む。

トランジスタＡ１のソース及びバックゲートは、いずれも電源電圧ＶＣＣの印加端に接続されている。トランジスタＡ１のドレインは、インダクタＡ３の第１端に接続されている。トランジスタＡ１のゲートは、スイッチ制御部Ａ１２に接続されている。トランジスタＡ２のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタＡ２のドレインは、インダクタＡ３の第１端に接続されている。トランジスタＡ２のゲートは、スイッチ制御部Ａ１２に接続されている。インダクタＡ３の第２端は、出力電圧Ｖ１の印加端に接続されている。抵抗Ａ４は、トランジスタＡ１のゲートと電源電圧ＶＣＣの印加端との間に接続されている。抵抗Ａ５は、トランジスタＡ２のゲートと接地端との間に接続されている。抵抗Ａ６と抵抗Ａ７から成る直列回路は、出力電圧Ｖ１の印加端と接地端との間に接続されている。抵抗Ａ６と抵抗Ａ７との接続ノードは、帰還電圧ＦＢ１の印加端としてスイッチ制御部Ａ１２及びシーケンス制御部Ｘに接続されている。抵抗Ａ８とキャパシタＡ９から成る直列回路は、抵抗Ａ６の両端間に接続されている。キャパシタＡ１０は、電源電圧ＶＣＣの印加端と接地端との間に接続されている。キャパシタＡ１１は、出力電圧Ｖ１の印加端と接地端との間に接続されている。

スイッチ制御部Ａ１２は、電源電圧ＶＣＣの入力を受けて動作し、帰還電圧ＦＢ１が目標値と一致するようにトランジスタＡ１及びＡ２のスイッチング制御を行う。また、スイッチ制御部Ａ１２は、シーケンス制御部Ｘから入力されるオン／オフ制御信号Ｓ１に応じてオン／オフ制御される。

なお、上記した構成要素のうち、スイッチ制御部Ａ１２は半導体装置Ｙに集積化されており、その他の回路素子Ａ１〜Ａ１１はいずれも半導体装置Ｙに外付けされている。

第２降圧ＤＣ／ＤＣコンバータＢは、電源電圧ＶＣＣを降圧して出力電圧Ｖ２を生成する降圧型のスイッチングレギュレータである。第２降圧ＤＣ／ＤＣコンバータＢは、Ｐチャネル型ＭＯＳ電界効果トランジスタＢ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＢ２と、インダクタＢ３と、抵抗Ｂ４〜Ｂ６と、キャパシタＢ７〜Ｂ９と、スイッチ制御部Ｂ１０と、を含む。

トランジスタＢ１のソース及びバックゲートは、いずれも電源電圧ＶＣＣの印加端に接続されている。トランジスタＢ１のドレインは、インダクタＢ３の第１端に接続されている。トランジスタＢ１のゲートは、スイッチ制御部Ｂ１０に接続されている。トランジスタＢ２のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタＢ２のドレインは、インダクタＢ３の第１端に接続されている。トランジスタＢ２のゲートは、スイッチ制御部Ｂ１０に接続されている。インダクタＢ３の第２端は、出力電圧Ｖ２の印加端に接続されている。抵抗Ｂ４と抵抗Ｂ５から成る直列回路は、出力電圧Ｖ２の印加端と接地端との間に接続されている。抵抗Ｂ４と抵抗Ｂ５との接続ノードは、帰還電圧ＦＢ２の印加端としてスイッチ制御部Ｂ１０及びシーケンス制御部Ｘに接続されている。抵抗Ｂ６とキャパシタＢ７から成る直列回路は、抵抗Ｂ４の両端間に接続されている。キャパシタＢ８は、電源電圧ＶＣＣの印加端と接地端との間に接続されている。キャパシタＢ９は、出力電圧Ｖ２の印加端と接地端との間に接続されている。

スイッチ制御部Ｂ１０は、帰還電圧ＦＢ２が目標値と一致するようにトランジスタＢ１及びＢ２のスイッチング制御を行う。また、スイッチ制御部Ｂ１０は、シーケンス制御部Ｘから入力されるオン／オフ制御信号Ｓ２に応じてオン／オフ制御される。

なお、上記した構成要素のうち、トランジスタＢ１、トランジスタＢ２、及び、スイッチ制御部Ｂ１０はいずれも半導体装置Ｙに集積化されており、その他の回路素子Ｂ３〜Ｂ９はいずれも半導体装置Ｙに外付けされている。

昇圧ＤＣ／ＤＣコンバータＣは、電源電圧ＶＣＣを昇圧して出力電圧Ｖ３を生成する昇圧型のスイッチングレギュレータである。昇圧ＤＣ／ＤＣコンバータＣは、Ｐチャネル型ＭＯＳ電界効果トランジスタＣ０及びＣ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＣ２と、インダクタＣ３と、抵抗Ｃ４〜Ｃ８と、キャパシタＣ９〜Ｃ１２と、スイッチ制御部Ｃ１３と、を含む。

トランジスタＣ０のソース及びバックゲートは、いずれも抵抗Ｃ７を介して電源電圧ＶＣＣの印加端に接続される一方、スイッチ制御部Ｃ１３にも接続されている。トランジスタＣ０のドレインは、インダクタＣ３の第１端に接続されている。トランジスタＣ０のゲートは、スイッチ制御部Ｃ１３に接続されている。トランジスタＣ１のソース及びバックゲートは、いずれも出力電圧Ｖ３の印加端に接続されている。トランジスタＣ１のドレインは、インダクタＣ３の第２端に接続されている。トランジスタＣ１のゲートは、スイッチ制御部Ｃ１３に接続されている。トランジスタＣ２のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタＣ２のドレインは、インダクタＣ３の第２端に接続されている。トランジスタＣ２のゲートは、スイッチ制御部Ｃ１３に接続されている。抵抗Ｃ４と抵抗Ｃ５から成る直列回路は、出力電圧Ｖ３の印加端と接地端との間に接続されている。抵抗Ｃ４と抵抗Ｃ５との接続ノードは、帰還電圧ＦＢ３の印加端としてスイッチ制御部Ｃ１３及びシーケンス制御部Ｘに接続されている。抵抗Ｃ６とキャパシタＣ１１から成る直列回路は、抵抗Ｃ４の両端間に接続されている。キャパシタＣ９は、電源電圧ＶＣＣの印加端と接地端との間に接続されている。キャパシタＣ１０は、出力電圧Ｖ３の印加端と接地端との間に接続されている。抵抗Ｃ８とキャパシタＣ１２から成る直列回路は、位相補償回路としてスイッチ制御部Ｃ１３に接続されている。

スイッチ制御部Ｃ１３は、帰還電圧ＦＢ３が目標値と一致するようにトランジスタＣ１及びＣ２のスイッチング制御を行う。また、スイッチ制御部Ｃ１３は、シーケンス制御部Ｘから入力されるオン／オフ制御信号Ｓ３に応じてオン／オフ制御される。また、スイッチ制御部Ｃ１３は、外部入力される動作モード選択信号ＳＥＬに応じて、トランジスタＣ１及びＣ２のスイッチング制御に代えて、外付けトランジスタのスイッチング制御を行う機能を備えている（図中の括弧付き部分を参照）。また、スイッチ制御部Ｃ１３は、インダクタ電流が過大となったときにトランジスタＣ０をオフして昇圧動作をシャットダウンする機能も備えている。

なお、上記した構成要素のうち、トランジスタＣ１、トランジスタＣ２、及び、スイッチ制御部Ｃ１３はいずれも半導体装置Ｙに集積化されており、その他の回路素子Ｃ３〜Ｃ１２はいずれも半導体装置Ｙに外付けされている。

正チャージポンプＤは、キャパシタとスイッチを組み合わせることにより、電源電圧ＶＣＣを昇圧して出力電圧Ｖ４を生成する正昇圧型のチャージポンプである。正チャージポンプＤは、Ｐチャネル型ＭＯＳ電界効果トランジスタＤ１及びＤ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＤ３と、ダイオード（スイッチ）Ｄ４〜Ｄ７と、抵抗Ｄ８及びＤ９と、キャパシタＤ１０〜Ｄ１４と、スイッチ制御部Ｄ１５と、を含む。

トランジスタＤ１のソース及びバックゲートは、いずれも出力電圧Ｖ３の印加端に接続されている。トランジスタＤ１のドレインは、ダイオードＤ４のアノードに接続されている。トランジスタＤ１のゲートは、スイッチ制御部Ｄ１５に接続されている。トランジスタＤ２のソース及びバックゲートは、いずれもダイオードＤ４のアノードに接続されている。トランジスタＤ２及びＤ３のドレインは、いずれもキャパシタＤ１１及びＤ１２の第１端に接続されている。トランジスタＤ２及びＤ３のゲートは、いずれもスイッチ制御部Ｄ１５に接続されている。トランジスタＤ３のソース及びバックゲートは、いずれも接地端に接続されている。ダイオードＤ４のカソードとダイオードＤ５のアノードは、いずれもキャパシタＤ１１の第２端に接続されている。ダイオードＤ５のカソードとダイオードＤ６のアノードは、いずれもキャパシタＤ１３の第１端に接続されている。キャパシタＤ１３の第２端は、接地端に接続されている。ダイオードＤ６のカソードとダイオードＤ７のアノードは、いずれもキャパシタＤ１２の第２端に接続されている。ダイオードＤ７のカソードは、出力電圧Ｖ４の印加端に接続されている。抵抗Ｄ８と抵抗Ｄ９から成る直列回路は、出力電圧Ｖ４の印加端と接地端との間に接続されている。抵抗Ｄ８と抵抗Ｄ９との接続ノードは、帰還電圧ＦＢ４の印加端としてスイッチ制御部Ｄ１５及びシーケンス制御部Ｘに接続されている。キャパシタＤ１０は、出力電圧Ｖ３の印加端と接地端との間に接続されている。キャパシタＤ１４は、出力電圧Ｖ４の印加端と接地端との間に接続されている。

スイッチ制御部Ｄ１５は、出力電圧Ｖ３の入力を受けて動作し、帰還電圧ＦＢ４が目標値と一致するようにトランジスタＤ１〜Ｄ３のスイッチング制御を行う。また、スイッチ制御部Ｄ１５は、シーケンス制御部Ｘから入力されるオン／オフ制御信号Ｓ４に応じてオン／オフ制御される。

なお、上記した構成要素のうち、トランジスタＤ１〜Ｄ３、及び、スイッチ制御部Ｄ１５はいずれも半導体装置Ｙに集積化されており、その他の回路素子Ｄ４〜Ｄ１４はいずれも半導体装置Ｙに外付けされている。

シーケンス制御部Ｘは、半導体装置Ｙに集積化されており、電源装置１の外部に設けられたメインコントローラ（不図示）からイネーブル信号Ｅ１の入力を受けて先述のオン／オフ制御信号Ｓ１〜Ｓ４を生成し、所定の順序で電源部Ａ〜Ｄのオン／オフ制御を行う。

具体的に述べると、シーケンス制御部Ｘは、電源装置１の起動時には出力電圧の目標値がより低い電源部から順にオンしていくようにオン／オフ制御信号Ｓ１〜Ｓ４を生成し、逆に、電源装置１の停止時には出力電圧の目標値がより高い電源部から順にオフしていくようにオン／オフ制御信号Ｓ１〜Ｓ４を生成する。すなわち、Ｖ１（目標値）＜Ｖ２（目標値）＜Ｖ３（目標値）＜Ｖ４（目標値）である場合、シーケンス制御部Ｘは、電源装置１の起動時には、第１降圧ＤＣ／ＤＣコンバータＡ、第２降圧ＤＣ／ＤＣコンバータＢ、昇圧ＤＣ／ＤＣコンバータＣ、正チャージポンプＤの順にオンしていくようにオン／オフ制御信号Ｓ１〜Ｓ４を生成し、逆に、電源装置１の停止時には、正チャージポンプＤ、昇圧ＤＣ／ＤＣコンバータＣ、第２降圧ＤＣ／ＤＣコンバータＢ、第１降圧ＤＣ／ＤＣコンバータＡの順にオフしていくようにオン／オフ制御信号Ｓ１〜Ｓ４を生成する。

また、シーケンス制御部Ｘは、出力電圧Ｖ１〜Ｖ４と各々に設定された閾値電圧とを各々比較して出力検出信号ＰＧ１〜ＰＧ４を生成し、外部端子を介して電源装置１の外部に出力する。なお、出力検出信号ＰＧ１〜ＰＧ４が伝達される信号線は、それぞれ、外付けの抵抗Ｒ１〜Ｒ４を介して定電圧ＲＥＧの印加端にプルアップされている。上記の出力検出信号ＰＧ１〜ＰＧ４は、電源装置１の外部において出力電圧Ｖ１〜Ｖ４の立ち上がり／立ち下がりが正しく完了したことを確認する際に用いられる一方、シーケンス制御部Ｘの内部において先述のオン／オフ制御信号Ｓ１〜Ｓ４を生成する際にも用いられる。

なお、図１では、半導体装置Ｙの外部に出力された出力検出信号ＰＧ１〜ＰＧ３をイネーブル信号ＥＮ２〜ＥＮ４として半導体装置Ｙの内部に再入力する構成が描写されているが、本発明の構成はこれに限定されるものではなく、シーケンス制御部Ｘの内部で出力検出信号ＰＧ１〜ＰＧ３をイネーブル信号ＥＮ２〜ＥＮ４として読み替える構成としても構わない。後者の構成を採用した場合、イネーブル信号ＥＮ２〜ＥＮ４を入力するための外部端子は不要となるので、半導体装置Ｙのサイズを小型化することが可能となる。また、いずれの構成を採用した場合でも、電源装置１の外部（メインコントローラ）から供給する必要があるのは、一系統のイネーブル信号ＥＮ１のみである。

＜シーケンス制御部＞
図２は、シーケンス制御部Ｘの一構成例を示す図である。本構成例のシーケンス制御部Ｘは、出力検出信号生成部Ｘ１０と、オン／オフ制御信号生成部Ｘ２０と、を含む。

出力検出信号生成部Ｘ１０は、帰還電圧ＦＢ１〜ＦＢ４（出力電圧Ｖ１〜Ｖ４の分圧電圧）と各々に設定された閾値電圧とを各々比較して出力検出信号ＰＧ１〜ＰＧ４を生成する回路ブロックであり、４系統のシュミットトリガＸ１１〜Ｘ１４を含む。なお、シュミットトリガＸ１１〜Ｘ１４の各閾値電圧には、所定のヒステリシスが与えられている。このような構成とすることにより、ノイズに対する耐性を高めることが可能となる。

オン／オフ制御信号生成部Ｘ２０は、イネーブル信号ＥＮ１と出力検出信号ＰＧ１〜ＰＧ４からオン／オフ制御信号Ｓ１〜Ｓ４を生成する回路ブロックであり、ＯＲゲートＸ２１〜Ｘ２３と、ＡＮＤゲートＸ２４〜Ｘ２６とを含む。ＯＲゲートＸ２１は、イネーブル信号ＥＮ１と出力検出信号ＰＧ２（＝イネーブル信号ＥＮ３）との論理和演算を行う。ＯＲゲートＸ２１の出力信号は、オン／オフ制御信号Ｓ１として出力される。ＯＲゲートＸ２２は、イネーブル信号ＥＮ１と出力検出信号ＰＧ３（＝イネーブル信号ＥＮ４）との論理和演算を行う。ＯＲゲートＸ２３は、イネーブル信号ＥＮ１と出力検出信号ＰＧ４との論理和演算を行う。ＡＮＤゲートＸ２４は、イネーブル信号ＥＮ１と出力検出信号ＰＧ３（＝イネーブル信号ＥＮ４）との論理積演算を行う。ＡＮＤゲートＸ２４の出力信号はオン／オフ制御信号Ｓ４として出力される。ＡＮＤゲートＸ２５は、ＯＲゲートＸ２２の出力信号と出力検出信号ＰＧ１（＝イネーブル信号ＥＮ２）との論理積演算を行う。ＡＮＤゲートＸ２５の出力信号は、オン／オフ制御信号Ｓ２として出力される。ＡＮＤゲートＸ２６は、ＯＲゲートＸ２３の出力信号と出力検出信号ＰＧ２（＝イネーブル信号ＥＮ３）との論理積演算を行う。ＡＮＤゲートＸ２６の出力信号は、オン／オフ制御信号Ｓ３として出力される。

＜タイムチャート＞
図３は、シーケンス制御部Ｘの一動作例を示すタイムチャートであり、上から順に、イネーブル信号ＥＮ１、オン／オフ制御信号Ｓ１、出力電圧Ｖ１、出力検出信号ＰＧ１（＝イネーブル信号ＥＮ２）、オン／オフ制御信号Ｓ２、出力電圧Ｖ２、出力検出信号ＰＧ２（＝イネーブル信号ＥＮ３）、オン／オフ制御信号Ｓ３、出力電圧Ｖ３、出力検出信号ＰＧ３（＝イネーブル信号ＥＮ４）、オン／オフ制御信号Ｓ４、出力電圧Ｖ４、及び、出力検出信号ＰＧ４が描写されている。

時刻ｔ１において、イネーブル信号ＥＮ１がローレベルからハイレベルに立ち上げられると、オン／オフ制御信号Ｓ１がローレベルからハイレベルに立ち上げられる。その結果第１降圧ＤＣ／ＤＣコンバータＡが起動されて出力電圧Ｖ１が上昇し始める。

時刻ｔ２において、出力電圧Ｖ１が所定の閾値電圧を上回り、出力検出信号ＰＧ１がローレベルからハイレベルに立ち上げられると、オン／オフ制御信号Ｓ２がローレベルからハイレベルに立ち上げられる。その結果、第２降圧ＤＣ／ＤＣコンバータＢが起動されて出力電圧Ｖ２が上昇し始める。

時刻ｔ３において、出力電圧Ｖ２が所定の閾値電圧を上回り、出力検出信号ＰＧ２がローレベルからハイレベルに立ち上げられると、オン／オフ制御信号Ｓ３がローレベルからハイレベルに立ち上げられる。その結果、昇圧ＤＣ／ＤＣコンバータＣが起動されて出力電圧Ｖ３が上昇し始める。

時刻ｔ４において、出力電圧Ｖ３が所定の閾値電圧を上回り、出力検出信号ＰＧ３がローレベルからハイレベルに立ち上げられると、オン／オフ制御信号Ｓ４がローレベルからハイレベルに立ち上げられる。その結果、正チャージポンプＤが起動されて出力電圧Ｖ４が上昇し始める。

時刻ｔ５において、出力電圧Ｖ４が所定の閾値電圧を上回り、出力検出信号ＰＧ４がローレベルからハイレベルに立ち上げられる。この時点で、電源部Ａ〜Ｄの起動が全て完了されたことになる。

時刻ｔ６において、イネーブル信号ＥＮ１がハイレベルからローレベルに立ち下げられると、オン／オフ制御信号Ｓ４がハイレベルからローレベルに立ち下げられる。その結果正チャージポンプＤが停止されて出力電圧Ｖ４が低下し始める。

時刻ｔ７において、出力電圧Ｖ４が所定の閾値電圧を下回り、出力検出信号ＰＧ４がハイレベルからローレベルに立ち下げられると、オン／オフ制御信号Ｓ３がハイレベルからローレベルに立ち下げられる。その結果、昇圧ＤＣ／ＤＣコンバータＣが停止されて出力電圧Ｖ３が低下し始める。

時刻ｔ８において、出力電圧Ｖ３が所定の閾値電圧を下回り、出力検出信号ＰＧ３がハイレベルからローレベルに立ち下げられると、オン／オフ制御信号Ｓ２がハイレベルからローレベルに立ち下げられる。その結果、第２降圧ＤＣ／ＤＣコンバータＢが停止されて出力電圧Ｖ２が低下し始める。

時刻ｔ９において、出力電圧Ｖ２が所定の閾値電圧を下回り、出力検出信号ＰＧ２がハイレベルからローレベルに立ち下げられると、オン／オフ制御信号Ｓ１がハイレベルからローレベルに立ち下げられる。その結果、第１降圧ＤＣ／ＤＣコンバータＡが停止されて出力電圧Ｖ１が低下し始める。

時刻ｔ１０において、出力電圧Ｖ１が所定の閾値電圧を下回り、出力検出信号ＰＧ１がハイレベルからローレベルに立ち下げられる。この時点で、電源部Ａ〜Ｄの停止が全て完了されたことになる。

上記したように、シーケンス制御部Ｘは、電源装置１の起動時には出力電圧の目標値がより低い電源部から順にオンしていくようにオン／オフ制御信号Ｓ１〜Ｓ４を生成し、逆に、電源装置１の停止時には出力電圧の目標値がより高い電源部から順にオフしていくようにオン／オフ制御信号Ｓ１〜Ｓ４を生成する。このような構成とすることにより、システムの安全性を高めることが可能となる。

また、電源装置１が搭載されるシステム全体を見た場合、上記のオン／オフシーケンスを実現するに際して、電源装置１の外部（メインコントローラ）から供給する必要があるのは、一系統のイネーブル信号ＥＮ１のみである。従って、メインコントローラの負荷軽減やシステムの省スペース化に貢献することが可能となる。

また、シーケンス制御部Ｘは、電源装置１の起動時には先にオンした電源部の出力電圧が立ち上がったことを検出して次にオンすべき電源部をオンし、電源装置１の停止時には先にオフした電源部の出力電圧が立ち下がったことを検出して次にオフすべき電源部をオフする構成とされている。このような構成とすることにより、オン／オフシーケンスの確実性を高めることが可能となる。

＜その他の変形例＞
なお、上記の実施形態では、４チャンネルの電源部を備えた電源装置に本発明を適用した構成を例に挙げて説明を行ったが、出力チャンネル数は上記の実施形態に限定されるものではなく、複数の出力電圧を生成する多出力型の電源装置全般に広く適用することが可能である。

例えば、図４では、負荷３ａ〜３ｇにそれぞれ別系統の出力電圧Ｖ１〜Ｖ７を供給する７チャンネルの電源部Ａ〜Ｇ（第１降圧ＤＣ／ＤＣコンバータＡ、第２降圧ＤＣ／ＤＣコンバータＢ、昇圧ＤＣ／ＤＣコンバータＣ、正チャージポンプＤ、負チャージポンプＥ、コモン電圧生成部Ｆ、及び、高電圧ＬＤＯ［Low Drop-Out］レギュレータＧ）を備えた電源装置１（液晶パネル向けのシステム電源ＩＣ）が描写されている。このような多チャンネルの電源装置１において、メインコントローラ２からイネーブル信号ＥＮ１のみの入力を受けて所定の順序で電源部Ａ〜Ｇのオン／オフ制御を行うシーケンス制御部Ｘを設ければ、メインコントローラ２の負荷（電源装置１が搭載されるシステム側の負荷）を大幅に低減することが可能となる。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

例えば、上記実施形態では、全ての電源部毎にオン／オフタイミングが異なる場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、複数の電源部のうち、オン／オフタイミングが一致しているものがあっても構わない。

また、上記実施形態では、電源装置の起動時には出力電圧の目標値がより低い電源部から順にオンしていき、電源装置の停止時には出力電圧の目標値がより高い電源部から順にオフしていく構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、上記以外のオン／オフシーケンスとしても構わない。

本発明に係る多出力型の電源装置は、例えば、液晶パネル向けのシステム電源ＩＣとして利用することが可能である。

１ 電源装置
２ メインコントローラ
３ａ〜３ｇ 負荷
Ａ 第１降圧ＤＣ／ＤＣコンバータ
Ｂ 第２降圧ＤＣ／ＤＣコンバータ
Ｃ 昇圧ＤＣ／ＤＣコンバータ
Ｄ 正チャージポンプ
Ｅ 負チャージポンプ
Ｆ コモン電圧生成部
Ｇ 高電圧ＬＤＯレギュレータ
Ｘ シーケンス制御部
Ｘ１０ 出力検出信号生成部
Ｘ２０ オン／オフ制御信号生成部

Claims (8)

1. 各々別系統の出力電圧を生成する複数の電源部と、
   イネーブル信号の入力を受けて所定の順序で前記複数の電源部のオン／オフ制御を行うシーケンス制御部と、
   を有することを特徴とする電源装置。
2. 前記シーケンス制御部は、前記電源装置の起動時には出力電圧の目標値がより低い電源部から順にオンしていくことを特徴とする請求項１に記載の電源装置。
3. 前記シーケンス制御部は、前記電源装置の停止時には出力電圧の目標値がより高い電源部から順にオフしていくことを特徴とする請求項２に記載の電源装置。
4. 前記シーケンス制御部は、前記電源装置の起動時には先にオンした電源部の出力電圧が立ち上がったことを検出して次にオンすべき電源部をオンし、前記電源装置の停止時には先にオフした電源部の出力電圧が立ち下がったことを検出して次にオフすべき電源部をオフすることを特徴とする請求項３に記載の電源装置。
5. 前記シーケンス制御部は、
   前記複数の出力電圧と各々に設定された閾値電圧とを各々比較して複数の出力検出信号を生成する出力検出信号生成部と、
   前記イネーブル信号と前記複数の出力検出信号から複数のオン／オフ制御信号を生成して前記複数の電源部に各々供給するオン／オフ制御信号生成部と、
   を含むことを特徴とする請求項４に記載の電源装置。
6. 前記閾値電圧には、ヒステリシスが与えられていることを特徴とする請求項５に記載の電源装置。
7. 前記複数の出力検出信号を前記電源装置の外部に出力するための外部端子を有することを特徴とする請求項６に記載の電源装置。
8. 請求項１〜請求項７のいずれか一項に記載の電源装置と、
   前記電源装置に前記イネーブル信号を供給するメインコントローラと、
   前記複数の出力電圧が供給される複数の負荷と、
   を有することを特徴とする電子機器。

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