JP2012160731A - 電荷積分多重線形画像センサ - Google Patents

Abstract

【課題】ＣＭＯＳ技術と互換性を有する時間遅延および信号積分線形画像センサ（ＴＤＩセンサ）を提供する。
【解決手段】ピクセルは、半導体層１２を覆う連続する複数の絶縁されたゲートＧ１_ｉ、Ｇ２_ｉ、Ｇ３_ｉ、Ｇ４_ｉを含み、１個のピクセルのゲートは互いに分離されていて、且つゲートの狭く覆われていない間隙により、別のラインの隣接するピクセルのゲートから分離されていて、ｐ型のドープ領域１６に覆われたｎ型のドープ領域１４を含み、表面領域は全く同一の基準電位に保たれており、隣接するゲート間の狭い間隙の幅は、ゲートが、１個のピクセルから次のピクセルへの電荷の移動に必要な電位の交替を継続する場合に、ｎ型のドープ領域１４の内部電位が狭い間隙の幅全体にわたり変更される。
【選択図】図１

Description

本発明は、時間遅延および信号積分線形画像センサ（または「Ｔｉｍｅ Ｄｅｌａｙ Ｉｎｔｅｇｒａｔｉｏｎ Ｌｉｎｅａｒ Ｓｅｎｓｏｒｓ」を略したＴＤＩセンサ）に関し、センサの前をシーンが段階的に移動するにつれて、シーンの全く同一のラインを連続的に観察するいくつかの感光性のラインにより撮像された、連続的な画像を追加することにより、観察されたシーンの点のラインの画像が再構成される。

これらのセンサは例えばスキャナに用いられる。これらは、感光性のピクセルのいくつかの平行なラインのバーを含んでいて、各種ラインの制御回路のシーケンス決定（露出時間、次いで光生成された電荷の読取りの、制御）は、シーンおよびセンサの相対移動に対して同期化されるため、センサの全てのラインが、観察されたシーンの全く同一のラインを連続的に識別する。各ラインにより生成された信号は次いで、観察されたラインの各点について１個づつ追加される。

露出時間が一定の場合、センサの感度はラインの個数Ｎに比例して向上し、あるいは、感度が一定の場合、露出時間をＮ分割することできる。この個数Ｎは、例えば工業制御の用途または宇宙から地球を観察する用途では１６または３２、あるいは医療用途（歯科、乳房Ｘ線撮影等）では６０〜１００であってもよい。

信号対雑音比は、センサのラインの個数Ｎの２乗根に比例して向上する。

更に、全く同一のバーのピクセルの感度が不均一であること、およびピクセルの暗電流が不均一であることは、各種ラインの信号を追加した結果平均化されることにより緩和される。

電荷移動画像センサ（ＣＣＤセンサ）において、１点毎の信号の追加は、ピクセルの先行ラインで生成されて蓄積された電荷を、シーンおよびセンサの相対移動と同期して、ピクセルのあるラインから単に除去することにより実行される。観察された画像ラインにより生成された電荷のＮ倍を蓄積しているピクセルの最後のラインを読み取ることができる。

ＣＣＤ画像センサの適用には、高電力の供給電圧を使用し、かなりの電力を消費するという短所がある。当該技術は、隣接して互いに重なり合う多結晶シリコンゲートの使用に基づいている。積分の密度はあまり高くない。

画像センサの技術はその後、トランジスタを有する能動ピクセルセンサへ向かって発展してきた。このセンサは、通常はＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ−ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いて製造されることから簡便のため以降ＣＭＯＳセンサと呼ぶ。これらのＣＭＯＳセンサでは、読取り回路またはレジスタへの１ライン毎の電荷の移動は無いが、光生成された電気電荷を集めてそれらを直接電圧または電流に変換するトランジスタを有する、能動ピクセルが存在する。センサの各種ラインは従って、ラインが受けた照射量を表す電圧または電流を連続的に供給する。これらの構造では、そのような電流または電圧の蓄積を雑音無しに実行することができない。従って、時間遅延積分センサの製造は困難である。にもかかわらず加工技術は簡単であり、電力をさほど消費せず、低電圧で動作する。

しかし、ＣＭＯＳ時間遅延積分センサを製造する試みがなされてきた。

特に、受信した連続的な電流を積分して、１列内の複数のピクセルで受信された電荷を、全く同一のキャパシタに蓄積するスイッチトキャパシタを用いる試みがなされてきた。（米国特許第６９０６７４９号明細書、国際公開第０１２６３８２号パンフレット）。

ピクセルのラインから生じた信号をデジタル値に変換して、ラインの行ｊのピクセルに対応するデジタル値を、Ｎ個の連続的なラインの全く同一の行ｊのピクセルに対応するデジタル値を累算する行ｊの累算レジスタに蓄積することも提案されている（仏国特許第２９０６０８０号明細書）。

仏国特許第２９０６０８１号明細書では、フォトダイオードを絶縁して光に起因する新規電荷を積分する前に先行ピクセルの電荷をそこに複製することにより、積分時間の終了時点で、フォトダイオードが先行ラインに対応する電荷と新規に積分された電荷の合計を含むようにすべく、ラインのピクセルのフォトダイオードに先行ラインのピクセルの出力電圧を印加することが提案されている。しかしこの動作は信号対雑音比を低下させる転送雑音を誘発する。

例えば米国特許出願公開第２００８／０２１７６６１号明細書において、ピクセル内の電荷の蓄積を用いる解決策が提案されている。これらは、ＣＭＯＳ技術を用いた画像センサの製造に厳密に必要であるよりも複雑な技術を使用するが、さもなければ電荷移動の間に損失が生じる。

最後に、本出願人による未公開の先行出願において、幅の広いゲートと、基板の電位にある領域ｐ＋＋により当該ゲートから分離された狭いフォトダイオードとを交互に配置してピクセルを構成し、フォトダイオードに隣接する極めて狭いゲートフィンガーの下以外では電荷の移動を防止する電位障壁を形成することが提案されている。ゲートフィンガーが狭いことで、それらに接触するｐ＋＋領域の影響により、ゲートが低電位にある場合にのみ電位障壁が形成される。ゲートが高電位にある場合、この障壁は十分に下がる。従って移動の指向性が保証されるが、その代償として構造がより複雑化し、電荷移動のボトルネックが生じる。

通常のＣＣＤ技術より簡単な技術を用いて時間遅延積分線形センサを製造する試みは、従って完全に満足すべきものではなく、本発明の一つの目的はこれらの問題に対する別の解決策を提案することである。

本発明の目的は従って、電荷移動構造の原理に従い動作するセンサを製造するためにより有利であるが、ＣＭＯＳ技術による回路と互換性を有する技術、特に多結晶シリコン内で従来のＣＣＤ技術のように２層の互いに重なり合うゲートではなく、ただ１個のゲートレベルだけを用いる技術を使用して解決策を提案することである。

本発明によれば、時間遅延および電荷積分を伴い動作する電荷移動画像センサを提案し、当該センサはＰ個のピクセルのＮ個の隣接ラインを、当該各種ライン内で所与のランクのピクセル内の画像点により生成された電荷が蓄積されたピクセルの複数のラインにより、全く同一の画像ラインを連続的に観察する目的で含み、当該ピクセルは、光透過性の絶縁ゲートに覆われた第１の種類の導電性を有する半導体層内に形成されていて、ゲートに高および低電位を交互に印加して、電荷の保存、次いで１個のゲートから次のゲートへの指向的移動を可能にする手段が提供され、１個のピクセルが半導体層の上方に一連の複数の絶縁ゲートを含んでいて、１個のピクセルのゲートは互いに分離されていて、且つ第１の種類のドープ表面領域に覆われた第２の種類の導電性を有するドープ領域上方に配置された、狭くて覆われていない間隙により、別のラインの隣接ピクセルのゲートから分離されていて、当該表面領域は全く同一の基準電位に保たれており、隣接するゲート間の狭い間隙の幅は、当該間隙に隣接するゲートが高および低電位を交互に受信した際に、第２の種類のドープ領域の内部電位が、狭い間隙の幅全体にわたり変更されることを特徴とする。

この結果から特に、狭い間隙のいずれかの側の２個のゲートが共に、基準電位より全く同一の電位だけ高いかまたは低い場合、狭い間隙における第２の種類の領域の内部電位がゲートの電位の影響を受けて、基準電位にもたらされる表面領域の存在にも拘わらず、当該電位に追随して各々上昇または下降する傾向がある。

基準電位は好適には、第１の種類の半導体層の共通電位である。第１の種類の導電性を有する表面領域は好適には、半導体層を接合する同一種類の深い拡散部に全て隣接している。従って、ゲート間の狭い間隙に位置する第１の種類の表面領域は全て、当該手段により半導体層の基準電位に直接設定することができる。

この新規な構造は、ゲート間の狭い間隙が第２のゲートレベルに覆われていないため、ただ１個のゲートレベルのみを用いる。従って、極めて簡単且つＣＭＯＳ技術と互換性を有する技術を用いて製造することができる。これにより、ゲート間に位置する半導体領域のドーピングレベルに対する選択の自由が大幅に増す。これらのドーピングが、ゲートに電圧を印加する間に半導体層に生じた電位障壁のレベルおよび電位井戸を決定するため、本発明ではドーピングの選択により、損失無しに電荷の指向的移動を最適化することが可能になる。後ほどこの点に戻る。

ピクセルは好適には、狭い間隙により分離された４個の隣接するゲートからなり、４個のフェーズにより制御される。すなわち、各種のピクセルの同一行の全てのゲートが、４個のフェーズから取られた全く同一のフェーズを受信する。フェーズは、漸進的に所望の移動方向に電荷を押し出すべく互いに後続する。

本発明はまた、３個の連続的なフェーズにより制御される、狭い間隙により分離された３個の隣接するゲートを有するピクセルにも適用できる。

本発明の他の特徴および利点は、添付の図面を参照しながら以下に述べる詳細説明を精査することで明らかになろう。

本発明による多重線形感光センサの構造の、ラインの方向に垂直な断面図を示す。 積分の各種フェーズにおける電位井戸および電位障壁を有する半導体内で生じる電位、およびゲートが広い間隙により分離されている場合に生じる移動の説明図を示す。 列方向における半ピクセル上の電荷の移動を表す４段階の移動の間における、本発明によるセンサの場合に半導体内で生じる電位の説明図を示す。 第２から第３のステップへの遷移の詳細を示す。

図１の断面図は、一方が上流に位置するピクセルのＰ_ｉ−１に隣接し、他方がピクセル群の同一列の下流に位置するピクセルのＰ_ｉ＋１に隣接するピクセルのＰ_ｉを示す。これらのピクセルは、各々がＰ個のピクセルのＮ個の隣接するラインを含む画像センサバーの一部をなし、当該バーはＴＤＩモードで動作すべく設計されている。行ｉ（ｉ＝１〜Ｎ）の各ラインは、ラインの方向に垂直な方向にバーに相対的に画像が同期化されて移動する間、全く同一の画像ラインを連続的に読み込む。各種ラインの全く同一の行ｊ（ｊ＝１〜Ｐ）のピクセルにより集められた電荷は、全く同一の画像点の観察に対応し、単一のラインが当該画像を識別した場合よりも大きい信号を（各ピクセルラインの所与の露出時間にわたり）取得すべく蓄積される。信号対雑音比は、このように全く同一の画像点を何回も読み込むことにより向上する。

図に示す列に隣接する列は、当該図が列方向に切った断面であるため見えないが、ある列のピクセルから別の列のピクセルへ電荷が移動するのを防止する絶縁領域により、互いに分離されている。これらの絶縁領域は、当該ピクセル間で自然電位障壁を生成する基準電位とされた、極めて高レベルにドーピングされた半導体領域であってよい。

ピクセルは、上部が僅かにドーピングされたエピタキシャル半導体層１２である半導体基板１０に形成される。本例では、当該基板は極めて高レベルにドーピングされたｐ＋＋型であり、エピタキシャル層はｐ型（第１の種類の導電性）である。エピタキシャル層がｎ型であったならば、ここで定義する全ての種類の導電性、およびフォトダイオードとゲートに印加された電位の符号を反転させることが必要となろう。基板１０は原理的に、エピタキシャル層１２と同種の導電性を有するが、同じく反対型であってもよい。

ピクセルＰ_ｉは、列方向において、エピタキシャル層から絶縁されていて、ゲートに覆われていない狭い間隙により互いに分離された、一連の複数のゲート、本例では４個の隣接するゲートＧ１_ｉ〜Ｇ４_ｉを含んでいる。これらの間隙は好適には全て同一幅を有している。行ｉのピクセルの最後のゲートＧ４_ｉは、好適には他と同一である狭い間隙により、後続ピクセルＰ_ｉ＋１の第１のゲートＧ１_ｉ＋１から分離されている。

上記の狭い間隙は、ゲートが単一の堆積層から作られる場合、工業生産においてゲートを画定する技術が許容する限度のまたは限度に近い幅を有する。ゲートを形成すべく堆積される層は、好適には多結晶シリコンから作られている。この層は、好適にはシリコン酸化物で作られた薄い絶縁層の上に位置する。狭い空間の幅の典型的なオーダーは、幅が０．１８マイクロメートルのラインが画定可能な限度である、いわゆる０．１８マイクロメートルの技術の場合、０．２５マイクロメートルである。

狭い間隙において、ｎ型（第２の種類の導電性、第１の種類はエピタキシャル層１２の導電性）の領域１４が形成される。２個の隣接するゲートの間にこのように形成された各々のｎ型領域１４の上に、第１の種類の導電性（エピタキシャル層より多くドーピングされたｐ＋）の各々の表面領域１６が、領域１４より浅く形成される。

ピクセルの絶縁されたゲートは従って、ｐ型の表面拡散領域１６に覆われたｎ型の狭い領域１４により、互いに分離されている。ｎ型領域１４は浮いている、すなわちそれら自体に電位を印加する導電体に接続されていない。ｐ型の領域１６は全て、全く同一の基準電位とされ、この電位は好適には、エピタキシャル層１２が基板と同種の場合に通常基板１０の電位である。この電位は０基準電位にあると考えられる。領域ｐを０電位にすべく、実際には領域１６を、エピタキシャル層を接合し且つ、それ自体の０電位に揃っている、ｐ型の、極めて高レベルにドーピングされた拡散部と隣接させるようにする。これらの図１に示さない拡散部は、ピクセルの列を互いに絶縁すべく用いる拡散部であってよい。

領域１４内の電位の深さプロファイルは、第一に領域１４のドーピングおよび深さに、次いでエピタキシャル層のドーピングに依存する。更に、これらの領域に電荷が保存されている場合、電位は保存された電荷の量に依存する。

領域１４が広い場合、例えばそれらの中央部が隣接するゲートに印加された電位の影響を維持しない場合、深さに応じた領域１４の電位プロファイルは当然ながら（領域ｎとエピタキシャル層ｐ間の接合の近傍で）特定の深さの最小値を示すであろう。この最小値は、内蔵電位Ｖ_ｂｉと呼ばれる値を有する。値Ｖ_ｂｉは、ドーピングの値およびドーピングされた領域の深さに依存する。通常、一例として、０基準電位に保たれた表面領域ｐに覆われた領域ｎからなるフォトダイオードの内蔵電位は約１．５ボルトであってもよく、従来よりフォトダイオードにドーピングが用いられている。表面拡散部ｐ１６に覆われた領域ｎ１４はフォトダイオードとして形成され、これがフォトダイオードに関してビルトイン電位に言及できる理由である。

しかし、本発明によるセンサでは、ゲート間の間隙が狭いため、領域ｎ内の電位は隣接するゲートの存在に極めて影響される。従って、表面領域が基準電位に保たれているために電荷が存在しないと仮定される領域ｎ内の電位が固定されたままである従来のフォトダイオードの動作とは異なる。本発明によるセンサでは、隣接するゲートの影響は、間隙が狭いため間隙の幅全体にわたり及ぶ。

光子によるピクセルの照射がゲートを介して実行される。後者は、可視波長の範囲の光を透過させる（青では僅か透過性が下がり、赤では極めて透過性が高い）。ピクセルは従って、フォトモス型である。より低い程度に（ゲート間の空間がゲートより極めて狭いため）、領域ｎ１４の直接照射も、たとえ当該照射があまり電荷の完全な生成に貢献しなくても、行われる。領域ｎ１４は従って、若干埋め込みフォトダイオードのように振舞う（「埋め込み」とはこれらの領域の表面電位が固定されていることを示す）。ＰＨ１_ｉ、ＰＨ２_ｉ、ＰＨ３_ｉ、ＰＨ４_ｉは行ｉのピクセルの隣接するゲート間の狭い間隙である。図１において、ＰＨ４_ｉ−１はピクセルＰ_ｉ−１の最後のゲートとピクセルＰ_ｉの第１のゲートとの間の間隙であることがわかる。

ゲートの下およびゲート間におけるエピタキシャル層１２の照射により電荷が生成され、これらの電荷は積分期間中にゲートの下に形成された電位井戸に蓄積する。以下では、このように集められた電荷は電子であると考える。ゲートの下に電位井戸を生成すべく、エピタキシャル層の電位に相対的に正の電位がこれらのゲートに印加され、ゲートの下に電位障壁を生成すべく、エピタキシャル層の基準電位に相対的にゼロ電位がゲートに印加される。

本発明によるセンサの動作方法の理解を深めるべく、領域１４の幅がより大きい場合に、各種の積分および移動フェーズの間に半導体層１２内における電位の説明図がどのようになるか、すなわち、ゲート電位が領域１４の幅全体にわたり電位に影響しないことを最初に示す。

図２にこの状況を示し、当該ピクセルが、全てのラインのゲートＧ１、Ｇ２、Ｇ３、Ｇ４の各々に印加される４個の制御フェーズΦ１、Φ２、Φ３、Φ４で動作する４個のゲートを有するピクセルであると仮定する。これらのフェーズは、ゲートを交互に電位０およびＶｄｄにするため、ゲートの下で交互にＶ_ＬおよびＶ_Ｈ（ゲートの下に蓄積された電荷が存在しない場合）である電位を確定する。蓄積された電荷が電子である場合の通常の表現方法によれば、電位は図の一番下へ向かって増大する。

ドーピングｎおよびｐが、領域１４の内蔵電位Ｖ_ｂｉがＶ_ＬとＶ_Ｈの間の間隙のほぼ中央にあるように選択されているものと仮定する。

第１のステップを実行する間（図のラインＡ；Φ１、Φ４は０、Φ２、Φ３はＶｄｄ）、ゲートＧ１およびＧ４は低電位、ゲートＧ２およびＧ３は高電位とされる。電位井戸がゲートＧ２およびＧ３の下に生じる。電位障壁がゲートＧ１およびＧ４の下に生じる。更に、電位障壁は、Ｇ２とＧ３を分離する領域ＰＨ２に存在し、（余分な）電位井戸が先行するゲートＧ１とゲートＧ４の間に位置する領域１４に生じる。ゲートＧ２およびＧ３の下で、および領域ＰＨ１、ＰＨ２、ＰＨ３の下で光生成された電荷は、ゲートＧ２およびＧ３の下の井戸に蓄積される。ゲートＧ１およびＧ４の下で生成された電荷は、上流（左側）および下流（右側）で共有され、注目するピクセル、または上流および下流のピクセルのゲートＧ２およびＧ３の下で直接生成された電荷に追加される。しかし、ゲートＧ１の上流に位置する領域ＰＨ４の下に存在する電位井戸、およびゲートＧ４の下流に位置する領域ＰＨ４の下に存在する電位井戸に、電荷が閉じ込められていることは明らかである。これらの井戸は、ゼロ電位の表面領域１６が、領域ＰＨ４内のＶ_Ｌより高いＶ_ｂｉに等しい電位を印加するため、実際に生じる。

第２のステップ（図のラインＢ；Φ１は０、Φ２、Φ３はＶｄｄ）において、第４フェーズΦ４のみが状態変化してＶｄｄとなる。その結果、ゲートＧ４だけが高レベルへ変化する。このとき電位井戸はＧ２、Ｇ３、Ｇ４の下に存在し、電位障壁は領域ＰＨ２、ＰＨ３に存在する。ゲートＧ２およびＧ３の下、および領域ＰＨ１〜ＰＨ４の下で光生成された電荷は、ゲートＧ２、Ｇ３、Ｇ４の下で蓄積される。ピクセルＰの領域ＰＨ４の下で閉じ込められた電荷は上流に位置するゲートＧ４まで流出する。

第３のステップ（図のラインＣ；Φ１は０、第２フェーズΦ２のみ０に達し、Φ３、Φ４はＶｄｄ）において、ゲートＧ２は低レベルに戻るべく変化する。ゲートＧ２は、低レベルであるゲートＧ３の下の電位井戸に保存されていた電荷を押し出す。しかし、これらの電荷の一部は、次いでゲートＧ１とＧ２の間の領域ＰＨ１に作成された深さＶ_ｂｉの電位井戸に閉じ込められる。

第４のステップ（図のラインＤ；Φ１はＶｄｄに達し、Φ２は０、Φ３、Φ４はＶｄｄである）において、ゲートＧ１のみが高レベルに上昇することにより変化する。この遷移において、ゲートＧ２およびＧ３の下に先に保存された全ての電荷の下流方向への指向的移動が望まれているのに対し、領域ＰＨ１に閉じ込められた電荷は上流方向に流出する。

保存されている電荷の一部は従って、ステップＡおよびＣで閉じ込められて、ステップＢおよびＤにおいて上流へ送り返される。

図示しない第５のステップにおいて、低レベルに戻るにはゲートＧ３である。蓄積された電荷は、次のピクセルの下流のゲートＧ４の下、およびゲートＧ１の下に現在あるため、ラインＡの構成に対して半ピクセル分だけ前進している。ここでＧ３、Ｇ４（すなわちΦ３、Φ４）に、先にＧ１およびＧ２（Φ１およびΦ２）が果たした役割を担わせ、その結果Ｇ１およびＧ２に、先にＧ３およびＧ４が果たした役割を担わせることにより、図示しないステップ５〜８がステップ１〜４から推論される。
− フェーズΦ３はゼロに減らされ、
− フェーズΦ２はＶｄｄに上げられ、
− フェーズΦ４は０に減らされ、
− 最後にフェーズΦ１は、ラインＡの構成に従い、０に減らされる。

完全なサイクルが作られ、電荷が完全な１ピクセル分だけ前進して、次のピクセルのゲートＧ２およびＧ３の下にある。

ＴＤＩ型の動作の場合、この前進はセンサの前方での画像の移動に同期して生じるため、下流ピクセルＰ_ｉ＋１と前の行のピクセルが同一画像点を見た時点で、下流ピクセルＰ_ｉ＋１のゲートの下に保存された電荷は、当該ピクセルの照射により蓄積された電荷と、前の行のピクセルにより蓄積された電荷との合計となる。

従って、電荷が前進する各サイクルの間、同時に低電位にある２個のゲートを分離する領域ＰＨの下に存在する深さＶ_ｂｉの電位井戸に起因して、電荷が後向きに送られることがわかる。

ここで図３に、本発明によるセンサの場合に何が生じるかを示す。図２と同様に半ピクセル分の前進に対応する最初の４ステップだけを記述し、これらのステップに他の４個の同一ステップが続くことにより、電荷が完全な１ピクセル分だけ前進する。同時に低電位とされた２個のゲートを分離する領域ＰＨの下に、依然として電位井戸が存在することがわかる。しかし、これは一方では極めて狭く且つ極めて浅く、他方では当該電位は意外にも問題ではないことが示される。なぜなら、これは実際には電荷が空のままであり、従って第２または第４のステップの時点で上流に電荷を送らないからである。

Ｖ_ｂｉが、使用するドーピングのレベルから直接生じる、フォトダイオード領域ＰＨ１〜ＰＨ４の内蔵電位にある場合、これらの領域内に存在する真の電位は、０ボルトまたはＶｄｄにあるゲート電位の強い影響により、これらの領域の幅全体にわたりレベルＶ_ｂｉとは大幅に異なる。図３は従って、図２の領域ＰＨの固定電位のレベルを示していない。

従って、全く同一の領域１４に隣接する２個のゲートが０ボルトである場合、領域１４の電位はＶ_ｂｉより大幅に低いＶ_ｂｉＬとなる。２個のゲートがＶｄｄである場合、領域１４の電位はＶ_ｂｉより大幅に高いＶ_ｂｉＨとなる。一方のゲートがＶｄｄで、もう一方が０である場合、第１のゲートの下に存在する電位Ｖ_Ｈからもう一方の下にある電位Ｖ_Ｌまで、平坦になることなく領域１４の電位が連続的に変化する。

領域１４に対するゲートの電位の影響は、これらの領域の狭さのため、ゲートを分離する領域１４の幅全体にわたり感じられる。ここで、領域１４に隣接する２個のゲートが共に低電位または共に高電位のいずれであるかに応じて、領域１４にある意味で大幅に異なる２個の内蔵電位Ｖ_ｂｉＬおよびＶ_ｂｉＨが存在する構成を与える。

従って、低電位にある２個のゲート間に浅い電位井戸が生じる。同様に、高電位にある２個のゲート間に低電位障壁が生じる。

ゲートに適用されるフェーズは図２と全く同一であり、上流から下流への半ピクセル分の移動のために互いに後続する４個のステップは以下の順である。
− 図のラインＡ；Φ１、Φ４は０、Φ２、Φ３はＶｄｄ、
− 図のラインＢ；Φ４はＶｄｄに達し、
− 図のラインＣ；Φ２は０に達し、
− 図のラインＤ；Φ１はＶｄｄとなる。

次いで、以下の４フェーズにおいて別の半ピクセル分の移動を完了すべく、Ｇ１およびＧ２は、Ｇ３およびＧ４が先に果たした役割を担わされ、逆も成り立つ。

ステップＡおよびＣで領域１４内に閉じ込められた電荷は、深さＶ_ｂｉＬの電位井戸が狭くて浅いため、少量である。

しかし、更に、ステップＢからステップＣへの（およびステップＤから後続のステップＡへの）遷移の間に何が生じるかを正確に観察したならば、これらの浅い電位井戸には実際に電荷が閉じ込められておらず、従って、後続ステップで上流へ送り返される電荷が無いことがわかる。

具体的には、領域１４内の電位に対するゲートの影響が強いため、例えばステップＢからのステップＣへの遷移の場合に以下のことが生じる。すなわち、ゲートＧ２の下に存在する電荷をゲートＧ３まで追跡すべく電位Ｇ２が下がる一方、既に低電位にあるゲートＧ１の存在のため引き下げられた領域ＰＨ１の電位もゲートの影響を受けて同時に下降する。この結果、ステップＣにおいてゲートＧ２によりゲートＧ３の方へ排斥された電荷は、領域ＰＨ１において電位井戸が適切に形成される前に全量がゲートＧ３に流出する時間を有している。ゲートＧ２の電位の降下終了時点でこの井戸が真に形成されるとき、これらの電荷にはゲートＧ３の下に流出する時間が有ったため、もはやゲートＧ２の下に既に蓄積されていた電荷を集めることが一切ない。

ステップＢとＣの間の遷移のこの手順をわかり易くするために、図４に、４個の連続的な画像における、ステップＢとＣの間の遷移、すなわちゲートＧ２の電位がＶｄｄから０へ降下する間における電位の分布の詳細を示す。

ラインＢは、図３のラインＢと同一の開始ステップである。

ラインＢＣ１において、ゲートＧ２の下の電位は下降し始め、ゲートの下に保存された電荷が領域ＰＨ２の低電位障壁にわたりゲートＧ３の下に流出し始める。

ラインＢＣ２において、電位は下降し続け、電荷はＧ３の下への流出を終える。

ラインＢＣ３において、電位はその低レベルＶ_Ｌにほぼ達して、領域ＰＨ１の下に電位井戸が形成され始めるが、ゲートＧ２の下にはもはや電荷は存在せず、従って領域ＰＨ１内に電荷は一切閉じ込められていない。

その結果、所与の時点において、ゲートＧ２の下の電位が上流に位置する領域ＰＨ１の下の電位より高いままである一方で、ゲートＧ２の下の電位がゲートＧ２の下流に位置する領域ＰＨ２の下で生じた電位より低い場合、電荷の全量がゲートＧ３へ流出することができる。これは、ゲートＧ２の下の電位が、領域ＰＨ２の電位より低く且つ領域ＰＨ１の電位より高くなることは、これらの電位が同一であることから、できないため、図２に示す構造（ゲート間の間隙が広い）では不可能であった。

ステップＢからステップＣへの遷移の間における、ゲートＧ２の下ならびに領域ＰＨ１（上流）およびＰＨ２（下流）内の電位のシミュレーションから、ゲート、電位Ｖ_ｂｉＬおよび電位Ｖ_ｂｉＨの間の間隙全体にわたり、ゲートを互いに分離すべく、ゲート間の間隙の電位にゲートＧ２が十分に影響を及ぼした直後に、ゲートＧ２の電位の降下の遷移フェーズを観察したときに、これが実際に起きることであることがわかる。低過ぎず（下流側に電位障壁が残る場合がある）も高過ぎずもない（上流に電位井戸が尚早に生じる）領域Ｎ１４のドーピングが選択される。

上述の装置は各ピクセル毎に４個のゲートを含んでいる。当該ゲートは各々、４個のフェーズのうち１個のフェーズにより制御される。電荷は２個の隣接するゲートの下に保存され、１個のピクセルから次のピクセルへ電荷を移動させるために８ステップが必要である。

本発明はまた、３個のフェーズにより制御される３個の隣接するゲートを有するピクセルにも用いることができる。電荷は１個のゲートの下に保存され、１個のピクセルから次のピクセルへ電荷を移動するために６ステップが必要である。連続的なステップは以下の通りである。
− Φ２はＶｄｄ、Φ１およびΦ３は０、第２のゲートの下に電荷を保存する、
− Φ３はＶｄｄに達し、電荷はＧ２およびＧ３の下に拡散する、
− Φ２はゼロに達し、電荷はＧ３の下に集められる。これらはゲートＧ２からゲートＧ３まで前進したものである。
− Φ１はＶｄｄに達し、電荷はＧ３と次のピクセルのゲートＧ１との間で拡散する、
− Φ３はゼロに達し、電荷は次のピクセルのゲートＧ１の下で集められる。
以下同様に、フェーズの周期的循環を通じて、電荷は２ステップで１個のゲートから、および６ステップで完全な１個のピクセルから前進する。

最後に、ピクセルの列に沿って電荷が移動した後で、電荷は最後のピクセルから電荷読取り回路へ流出する。読取り回路は好適には、領域Ｎ１４と同様であるが表面領域Ｐ＋に覆われていないＮ型の浮遊拡散部、読取りトランジスタ、正基準電位とされたドレインＮ＋で作られたリセットトランジスタ、および浮遊拡散をドレインから分離する絶縁トランスファーゲートを含んでいる。浮遊拡散部は、読取りトランジスタのゲートに電気的に接続されている。

行Ｎのラインにおける最後の電荷積分ステップの後で、ピクセルＰ_Ｎの第２のフォトダイオードに含まれる電荷は、ピクセルＰ_Ｎの後にＮ＋１番目のピクセルがあたかも存在したかのように、電位Φ１により制御可能な最終的なゲートを通って、読取り回路の浮遊拡散部に流出する。この流出は、リセットトランジスタを導電性にするトランスファーゲートに対するリセット命令の後で実行される。読取りトランジスタは、リセットの後で浮遊拡散部に流出した電荷の量を示すそれ自体のゲートの電位を、それ自体のソースに移動させるための電圧トラッカとして搭載されている。

１０ 半導体基板
１２ エピタキシャル半導体層
１４ 領域
１６ 表面領域
Ａ〜Ｄ ライン
ＢＣ１〜ＢＣ３ ライン
Ｎ ラインの個数
Ｐ ピクセル
Ｇ１〜Ｇ４_１ ゲート
ＰＨ１〜ＰＨ４ 間隙
Φ１〜Φ４ 制御フェーズ
Ｖ_Ｌ，Ｖ_Ｈ，Ｖｄｄ 電位
Ｖ_ｂｉ、Ｖ_ｂｉＨ、Ｖ_ｂｉＬ 内蔵電位

Claims (5)

1. 時間遅延および電荷積分を伴い動作する電荷移動画像センサであって、前記センサがＰ個のピクセルのＮ個の隣接ラインを、前記各種ライン内で所与のランクのピクセル内の画像点により生成された電荷が蓄積されたピクセルの複数のラインにより、全く同一の画像ラインを連続的に観察する目的で含み、前記ピクセルが、光透過性の絶縁ゲートに覆われた第１の種類の導電性を有する半導体層内に形成されていて、前記ゲートに高および低電位を交互に印加して、電荷の保存、次いで、１個のゲートから次のゲートへの指向的移動を可能にする手段が提供され、１個のピクセルが前記半導体層の上方に一連の複数の絶縁ゲートを含んでいて、１個のピクセルの前記ゲートは互いに分離されていて、且つ前記第１の種類のドープ表面領域に覆われた第２の種類の導電性を有するドープ領域上方に配置された、狭くて覆われていない間隙により、別のラインの隣接ピクセルのゲートから分離されていて、前記表面領域が全く同一の基準電位に保たれており、隣接するゲート間の前記狭い間隙の幅が、前記間隙に隣接するゲートが高および低電位を交互に受信した際に、前記第２の種類のドープ領域の内部電位が、前記狭い間隙の幅全体にわたり変更されることを特徴とする画像センサ。
2. 前記基準電位が、前記第１の種類の半導体層の共通電位であることを特徴とする、請求項１に記載の画像センサ。
3. 前記第１の種類の導電性を有する前記表面領域が全て、前記半導体層を接合する同一種類の深い拡散部と隣接していることを特徴とする、請求項２に記載の画像センサ。
4. 前記ピクセルが、狭い間隙により分離された４個の隣接するゲートを含むこと、且つ４個のフェーズにより制御されること、すなわち前記各種ピクセルの同一行の全てのゲートが、前記４個のフェーズから取られた全く同一のフェーズを受信すること、を特徴とする、請求項１〜３のいずれか１項に記載の画像センサ。
5. 前記ピクセルが、狭い間隙により分離された３個の隣接するゲートを含むこと、且つ３個のフェーズにより制御されること、すなわち前記各種のピクセルの全く同一の行の全てのゲートが、前記３個のフェーズから取られた全く同一のフェーズを受信すること、を特徴とする、請求項１〜３のいずれか１項に記載の画像センサ。

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