JP2012160779A - 発振回路及び電子機器 - Google Patents

Abstract

【課題】本発明の目的は、実装基板に配置される水晶発振回路における浮遊容量Ｃsを低減する手段を提供することである。
【解決手段】本発明は、発振回路を構成するＣＭＯＳインバータの入出力端子間に接続する水晶振動子と、前記ＣＭＯＳインバータの入力端子パッドへ接続する前記水晶振動子側の入力端子を含む入力配線ラインと、前記ＣＭＯＳインバータの出力端子パッドへ接続する前記水晶振動子側の出力端子を含む出力配線ラインと、前記水晶振動子側の接地電源端子を含む接地電源配線ラインと、前記入力配線ラインと前記接地電源配線ラインとの間、及び前記出力配線ラインと前記接地配線ラインとの間に接続された容量素子と、を有する発振回路において、前記入力配線ラインと前記出力配線ラインとの間の少なくとも一部に前記接地電源配線ラインが配置されていることを特徴とする。
【選択図】図１

Description

本発明は、低消費電力の水晶発振回路を実現するための方法に関するもので、特に水晶発振回路を構成する負荷容量の低減化を行う方法に関する。

時計や携帯電話等の携帯機器において、当該機器の無充電による長時間動作や搭載される電池の充電頻度低減化の要求から、当該機器に用いられる水晶振動子等の圧電素子を組み込んだ発振回路の駆動電力の低減や発振回路の待機時（発振回路が発振した状態でかつ無負荷状態の時）における超低消費電力化がますます要求されている。

図１２は、圧電振動子として水晶振動子を用いた典型的な発振回路であり、反転増幅器となるＣＭＯＳインバータＩＶ０１、ＣＭＯＳインバータＩＶ０１の入力端子ＸＣＩＮと出力端子ＸＣＯＵＴとの間に接続された水晶振動子Ｘ２、ＣＭＯＳインバータＩＶ０１の入力端子ＸＣＩＮと接地電位Ｖssの電源端子との間に接続された負荷容量Ｃgを構成する容量素子、およびＣＭＯＳインバータＩＶ０１の出力端子ＸＣＯＵＴと接地電位Ｖssの電源端子との間に接続された負荷容量Ｃdを構成する容量素子を有している。

また、ＣＭＯＳインバータＩＶ０１は、電源電圧Ｖddが共有される第１の電源端子と、接地電位が供給される第２の電源端子との間に直列接続されたPMOSトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１とからなるＣＭＯＳインバータおよび帰還抵抗Ｒfから構成されている。
ＣＭＯＳインバータＩＶ０１のＰＭＯＳトランジスタＰＭ１1のソースと第１の電源端子との間、およびＣＭＯＳインバータＩＶ０２のＮＭＯＳトランジスタＮＭ１１と第２の電源端子との間には、水晶振動子Ｘ２を励振する駆動電流を制限する駆動電流調整用抵抗素子ｒ１およびｒ２が接続されている。

携帯機器等に搭載する発振回路は近年低消費電力化が要求されているが、そのためには発振回路における水晶振動子の駆動電流を低下させる必要がある。そのために発振回路におけるＣＭＯＳインバータの相互コンダクタンスＧｍを小さくする。しかし、相互コンダクタンスＧｍを小さくすると発振回路の発振余裕度Ｍを低下させる場合がある。

発振回路の発振余裕度Ｍは次式で与えられる。
Ｍ＝｜−Ｇm｜／｛(ω²Ｃg・Cd)＊(１／Ｒ１(max))｝＝＋ＲＬ／Ｒ１(max)
ωは発振周波数の角周波数、ＲＬは負性抵抗、Ｒ１(max)は水晶振動子の実効抵抗Ｒ１の最大値であり、発振余裕度Ｍは５以上の値が要求される。

水晶振動子の実効抵抗Ｒ１は水晶振動子の小型化の要請から決定される値であるから、余り小さくすることはできない。従って、相互コンダクタンスＧmを小さくしても発振回路の発振余裕度Ｍを維持するには、ＣＭＯＳインバータに外付けされる負荷容量を構成するコンデンサの負荷容量値Ｃgおよび／またはCdを下げれば良いことが分かる。従ってそれを実現するためには、発振回路の水晶振動子は、組み込まれるマイコン等のＩＣに対して要求される低消費電力化の仕様に見合った負荷容量ＣＬを有することが要求される。すなわち、既に出願人は従来から使用されている水晶振動子の負荷容量ＣＬである12.5pFに対して、負荷容量ＣＬの低減すなわち低ＣＬ化（3pF〜5pF）を提案してきた。（特許文献１）

しかしながら、負荷容量ＣＬを小さくすると、負荷容量ＣＬの容量許容差と発振周波数の周波数偏差Δｆの問題が顕著になる。たとえば、負荷容量ＣＬが通常の容量許容差の範囲であるΔＣ（±５％）変化した場合の発振周波数の安定性Δｆ(ppm)は、負荷容量ＣＬが12.5pFのときΔＣが1.25pFで発振周波数の安定性Δｆは7.3ppmとなり、負荷容量ＣＬが6pFのときΔＣが0.6pFで発振周波数の安定性Δｆは13.2ppmとなり、負荷容量ＣＬが3pFのときΔＣが0.3pFで発振周波数の安定性Δｆは20.5ppmとなる。
すなわち、負荷容量ＣＬ(3pF)では、従来の12.5pFの場合よりも2.8倍も周波数偏差が大きくなるので、負荷容量CLの低容量化（低ＣＬ化）を実現するためには、負荷容量ＣＬの容量許容差に対する発振周波数の安定性を向上させる必要がある。

図１２における入出力端子間ＸＣＩＮおよびＸＯＵＴ間の水晶振動子側の等価回路は図１３となる。水晶振動子Ｘ２には直列に負荷容量ＣＬが接続されていて、水晶振動子は圧電効果により生ずる機械的共振を等価的に表したインダクタンスＬ１、容量Ｃ１、抵抗Ｒ１の直列共振回路に電極間容量Ｃ0が並列接続した回路として表される。また入出力端子間ＸＣＩＮおよびＸＣＯＵＴ間にはＣＭＯＳ半導体基板や信号配線等により種々の浮遊容量が存在しているが、これらの（合成）浮遊容量をＣsとすると、図１４に示すように、負荷容量ＣＬは浮遊容量Ｃsと直列接続された外部（外付け）容量ＣgおよびＣdとの並列接続となっている。従って、ＣＬ＝Ｃs＋Ｃg＊Ｃd／（Ｃg＋Ｃd）の関係式が成り立つ。
上式（２）の関係を満足するような負荷容量ＣＬ値（2pF〜6pF）になるように、発振周波数にマッチングするような外付け容量素子ＣgおよびＣdを選択すれば、発振周波数の安定性を向上できる。すなわち、負荷容量ＣＬは浮遊容量Ｃsと外部容量素子（コンデンサ）Ｃext｛＝Ｃg＊Ｃd／（Ｃg＋Ｃd）｝の和であるため、負荷容量ＣＬと浮遊容量Ｃsとの差に相当するように、外部容量素子Ｃextの値を選定すれば、上式が満足され、水晶振動子の負荷容量ＣＬと、水晶振動子から見た発振回路側の負荷容量ＣＬがマッチング（整合）することを意味している。

図１５は水晶発振回路における駆動電流と負荷容量ＣＬとの関係を示す図である。負荷容量が小さくなると駆動電流は顕著に小さくなることが分かる。たとえば、従来用いられている負荷容量１２．５ｐＦの駆動電流は約１．５μＡであるが、負荷容量２．２ｐＦの駆動電流は０．０７３μＡとなり、駆動電流が約５％に低減している。このように、負荷容量ＣＬを低減することは水晶発振回路の低消費電力化、しいてはその水晶発振回路を用いている電子機器の低電力化に大きく寄与できる。

特開２００８−２０５６５８号公報

水晶発振回路の低消費電力を実現するには、負荷容量を低減することが非常に有効である。
上記で説明した式より、浮遊容量Ｃsが大きいと負荷容量ＣＬも大きくなる。そこで小さい負荷容量ＣＬを実現するには浮遊容量Ｃsを小さくする必要がある。浮遊容量Ｃsは、ＣＭＯＳ半導体基板、信号配線等により生じる合成された浮遊容量であり、たとえば、実装基板の積層数により変化し、単層基板では1pF程度、２層基板では2pF程度、３層基板では３pF程度である。しかし、このような小さい負荷容量を安定して実現する方法や浮遊容量Ｃsを小さくするために、実装基板に発振回路を搭載するときの具体的な方法は確立されていない。

本発明の目的は、実装基板に配置される水晶発振回路における浮遊容量Ｃsを低減する手段を提供することである。具体的には、発振回路を構成するＣＭＯＳインバータの入出力端子間に接続する水晶振動子と、前記ＣＭＯＳインバータの入力端子パッドへ接続する前記水晶振動子側の入力端子を含む入力配線ラインと、前記ＣＭＯＳインバータの出力端子パッドへ接続する前記水晶振動子側の出力端子を含む出力配線ラインと、前記水晶振動子側の接地電源端子を含む接地電源配線ラインと、前記入力配線ラインと前記接地電源配線ラインとの間、及び前記出力配線ラインと前記接地電源配線ラインとの間に接続された容量素子と、を有する発振回路において、前記入力配線ラインと前記出力配線ラインとの間の少なくとも一部に前記接地電源配線ラインが配置されていることを特徴とする。

実装基板にレイアウトされた水晶発振回路における入出力端子および配線間にアース配線（接地電源配線ライン）を配置することにより、入出力間浮遊容量Ｃosを低減することができ、全浮遊容量Ｃsの低減化も可能となり、水晶発振回路の低消費電力化を実現できる。

図１は、入出力配線ラインの間に接地電源配線ラインを配置した本発明のシールド線方式を模式的に示す図である。 図２は、水晶振動子および２つの外付け容量素子を配置した実装基板を模式的に示した従来の発振回路をレイアウトした図である。 図３は、本発明のシールド線方式を用いた外付け水晶振動子付きのＩＣチップを搭載した実装基板のレイアウトの一実施形態を示す図である。 図４は、図３における実装パターンの変形実施形態を示す模式図である。 図５は、図３および図４に示す実施形態の別の変形実施形態を示す図である。 図６は、発振回路用インバータを内蔵したＩＣチップを搭載したＩＣパッケージを実装基板に実装し、同じく実装基板に形成した発振回路用配線パターンに水晶振動子および負荷容量を実装した場合における、本発明のシールド線方式によるパターンを模式的に表した実施形態を示す図である。 図７は、図６に示した実施形態を変形した実施形態を示す図である。 図８は、ＩＣチップの発振回路用インバータの入力パッドと出力パッドの間に接地電源パッドを配置した場合における、本発明のシールド線方式に関する実装レイアウトの実施形態を示す図である。 図９は、図８に示す実施形態の変形実施形態を示す図である。 図１０は、発振回路用インバータを内蔵したＩＣチップを搭載したＩＣパッケージを実装基板に実装し、同じく実装基板に形成した発振回路用配線パターンに水晶振動子および負荷容量を実装した場合における、本発明のシールド線方式によるパターンを模式的に表した実施形態を示す図である。 図１１は、図１０に示した実施形態を変形した実施形態を示す図である。 図１２は、水晶振動子を用いた発振回路を示す図である。 図１３は、図１２における入出力端子間ＸＣＩＮおよびＸＯＵＴ間の水晶振動子側の等価回路を示す図である。 図１４は、負荷容量ＣＬを構成する容量を示す図である。 図１５は、水晶発振回路における駆動電流と負荷容量ＣＬとの関係を示す図である。 図１６は、シールド線方式および単線方式における浮遊容量および発振特性（発振起動時間、負性抵抗）の測定データを示す表である。

本発明の目的は、実装基板に配置される水晶発振回路における浮遊容量Ｃsを低減する手段を提供し、それにより水晶発振回路における負荷容量ＣＬを低減することである。具体的には、浮遊容量Ｃsは、信号や電源配線の引きまわしでもかなり変化し、我々は種々の実験により、アース（グランド）、すなわち接地電位（Ｖss）ラインの取り方で大きく低減できる。なお、ここで水晶発振回路とは、圧電振動子として水晶振動子を用いた発振回路のことを指す。

図２は、水晶振動子Ｘ２および２つの外付け容量素子（Ｃg、Ｃd）を配置した実装基板を模式的に示した従来の発振回路をレイアウトした図で、この回路に発生する浮遊容量を破線で示す。実装基板１１において、ＣＭＯＳインバータＩＶ０１の入力端子ＸＣＩＮおよびそれにつながる入力配線ライン１２（以下、入力配線ラインは特に明記しない場合には入力端子を含む）とアース（ＧＮＤ、接地電源端子Ｖss）およびそれにつながる接地電源配線ライン１４（以下、接地電源配線ラインは特に明記しない場合には接地電源端子を含む）の間に接続する外付け容量素子Ｃg、並びに出力端子ＸＣＯＵＴおよびそれにつながる出力配線ライン１３（以下、出力配線ラインは特に明記しない場合には出力端子を含む）と接地電源配線ライン１４の間に接続する外付け容量素子Ｃdｓ、およびＣＭＯＳインバータＩＶ０１の入力端子ＸＣＩＮにつながる入力配線ライン１２と出力端子ＸＣＯＵＴにつながる出力配線ライン１３との間に接続された水晶振動子Ｘ２が配置されている。また、実装基板１１に配置された配線ライン間には浮遊容量が存在する。すなわち、入力配線ライン１２および接地電源配線ラインの間には浮遊容量Ｃgs、出力配線ライン１３およびアース端子（接地端子）ＧＮＤの間には浮遊容量Ｃds、入力配線ライン１２および出力配線ライン１３の間には浮遊容量Ｃosが存在し、これらから全浮遊容量Ｃsは、以下の式で示される。
Ｃs＝Ｃos＋Ｃgs＊Ｃds／（Ｃgs＋Ｃds）
従って、浮遊容量Ｃsを低減するには、浮遊容量Ｃosを低減すれば良いことが分かる。

図１は入出力配線ラインの間に接地電源配線ラインを配置した本発明のシールド線方式を模式的に示す図であるが、図１（ａ）に示すように、入力配線ライン１２と出力配線ライン１３との間に接地電源配線ライン１５を配置する。接地電源配線ライン１５は基板１１の入力端子ＸＣＩＮおよび出力端子ＸＣＯＵＴの端まで可能な限り延ばす（すなわち、基板１１の入力端子ＸＣＩＮおよび出力端子ＸＣＯＵＴの端から接地電源配線ライン１５の端までの距離Ｌ→０）ことにより、浮遊容量Ｃosをゼロに近づけることができる。たとえば、図１（ｂ）に示すように、入力端子ＸＣＩＮおよび出力端子ＸＣＯＵＴの間に接地電源端子（ＧＮＤ）を配置することにより、浮遊容量Ｃosを低減する（浮遊容量Ｃosが非常に小さくなり、理想状態（浮遊容量Ｃos→０）に近づける）ことが可能となる。その結果、上式により、全浮遊容量Ｃs≒浮遊容量Ｃgs＊外付け容量素子Ｃds／（浮遊容量Ｃgs＋外付け容量素子Ｃds）となる。このことは、浮遊容量の値を外付け容量ＣgおよびＣdで制御できることになり、低ＣＬ化を実現できることになる。すなわち、入力端子ＸＣＩＮおよびアース端子（接地端子）ＧＮＤの間に存在する容量ＣGは、ＣG＝Ｃg＋Cgs＋Cg0、出力端子ＸＣＯＵＴおよびアース端子（接地端子）ＧＮＤの間に存在する容量CDは、ＣD＝Ｃd＋Ｃds＋Cd0となる。

以下、本発明の実施形態について詳細に説明する。尚、本発明の入出力配線ライン間に接地電源配線ラインを入れて浮遊容量Ｃosを低減する方式をシールド線方式と呼ぶ。
図３は、本発明のシールド線方式を用いた外付け水晶振動子付きのＩＣチップを搭載した実装基板のレイアウトの一実施形態を示す図である。ＩＣはたとえば、携帯電話用マイコンやカメラ制御用マイコン等である。実装基板２１０に発振回路用インバータを内蔵したＩＣチップ２１１をベアチップ実装する。実装基板としてはリジッド基板やフレキシブル基板等のプリント基板などである。あるいは、リードフレーム、セラミック基板や前述の基板上に実装しプラスチックモールドパッケージ化する場合もある。基板上には図に示すような発振回路配線パターン（２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８、２２９、２３１、２３２、２３４等）が形成されている。配線パターンは金、銀、銅、アルミニウム、またはこれらの合金などから形成されており、コンデンサ等の部品やワイヤボンドする部分以外の配線はレジスト等の絶縁膜で被覆されている。

ＩＣの発振回路用インバータの入力端子（パッド）２１３と水晶振動子が搭載される基板側の発振回路側の入力端子（パッド）２２２（図１において、ＸＣＩＮで示されている）は金属ワイヤ２１６で接続さる。また、ＩＣの発振回路用インバータの出力端子（パッド）２１４と水晶振動子が搭載される基板側の発振回路側の出力端子（パッド）２２３（図１において、ＸＯＵＴで示されている）は金属ワイヤ２１７で接続されている。金属ワイヤ２１６や２１７は銅、金、アルミニウム等の導電体材料である。実装基板の入力側配線２３２（２３２−１、２３２−２）に接続する配線端子（パッド）２２６および実装基板の出力側配線２３４（２３４−１、２３４−２）に接続する配線端子（パッド）２２７の間に水晶振動子２４３のリード配線２４４（２４４−１、２４４−２）が接続している。ＩＣ２１１の接地電源端子（パッド）２１２は、基板側の接地端子（パッド）２２１に金属ワイヤ２１５で接続している（図１２の発振回路図ではＶssで示されている）。基板側の接地電源配線ラインは２３１（２３１−１、２、３、４、５）で示されている。実装基板の入力側配線２３２の一部である配線端子（パッド）２２４および接地電源配線ライン２３１の一部である配線端子（パッド）２２８に負荷容量（コンデンサ）２４１（図１２におけるＣg）の両端の電極が接続している。また、実装基板の出力側配線２３４の一部である配線端子（パッド）２２５および接地電源配線ライン２３１の一部である配線端子（パッド）２２９に負荷容量（コンデンサ）２４２（図１２におけるＣd）の両端の電極が接続している。このように、ベアチップ２１１、負荷容量２４１、２４２および水晶振動子が実装基板に搭載されて発振回路部を構成している。

図３における実施形態では、チップ側の接地電源パッド２１２が、入出力パッド２１３および２１４の外側に配置された場合における、実装基板の接地電源配線ライン２３１の配線パターンを模式的に示している。すなわち、実装基板の接地電源配線ライン２３１は、実装基板側の入力端子２２２、並びにそれにつながる入力側配線２３２（２３２−１、２）、配線パッド２２４および２２６を取り巻き、また、実装基板側の出力端子２２３、並びにそれにつながる出力側配線２３４（２３４−１、２）、配線パッド２２５および２２７を取り巻いている。さらに重要なことは、実装基板側の入力側配線ライン（２２２、２３２（２３２−１、２）、配線パッド２２４および２２６）と出力側配線ライン（２２３、２３４（２３４−１、２）、配線パッド２２５および２２７）との間に接地電源配線ライン２３１（２３１−３）が完全に入り込んでいて分断している。従って、図１において説明したように浮遊容量Ｃosが非常に小さくなっている。ただし、図３における場合には、ＩＣ側の入力パッド２１３および出力パッド２１４の間には接地電源配線ラインがなく、さらにワイヤ２１６および２１７の間にも接地電源配線ラインが存在しないので、まだ不十分である。尚、ＩＣチップには、本発明の説明には無関係な端子パッドは記載していないが、他の部品や実装基板の配線と接続する端子パッドがＩＣチップの任意の場所に存在していても良い。

図４は、図３におけるパターンの変形形態を示す模式図である。この実施形態は、ＩＣチップの入出力端子２１３および２１４と基板側の入出力端子２２２および２２３の間に接地電源配線ラインがない場合を示している。（すなわち、図３における接地電源配線ライン２３１−２がない場合である。）たとえば、ＩＣチップの載置場所と基板側の入出力端子２２２および２２３の距離が短くて接地電源配線ライン２３１−２を形成できない場合、あるいは金属ワイヤ２１６および２１７が接地電源配線ライン２３１−２をまたぐためにノイズ等が発生する場合、特に金属ワイヤが近づいて問題が発生する場合（ただし、通常は、絶縁膜であるレジスト等で被覆しているため接触しても導通等の問題は少ない）などが挙げられる。そのような接地電源配線ライン２３１−２を設けられない場合でも、図４に示すように、基板側の入力配線ライン２３２等および出力配線ライン２３４等を外側から取り囲んでいる接地電源配線ライン２３１（２３１−１、２３１−４、２３１−５）から、実装基板側の入力側配線ライン（２２２、２３２（２３２−１、２）、配線パッド２２４および２２６）と出力側配線ライン（２２３、２３４（２３４−１、２）、配線パッド２２５および２２７）との間に接地電源配線ライン２３１（２３１−３）を入れてできる限り分断し、望ましくは入力パッド２２２および出力パッド２２３も完全に分断するように接地電源配線ライン２３１（２３１−３）を延ばす。矢印および点線で示すように、接地電源配線ライン２３１（２３１−３）をＩＣチップ２１１の方へできるだけ近づける。さらに、ＩＣチップとオーバーラップしても問題なければ、点線ラインで示すように、ＩＣチップの下に接地電源配線ライン２３１−６を形成し、ＩＣ２１１の入力パッド２１３および出力パッド２１４の間を通すこともさらに効果が出る。

図５は、図３および図４に示す実施形態のさらなる変形形態を示す。ＩＣの入出力パッドおよび接地電源パッドの配置は図３および図４と同じであり、ＩＣチップ２１１は実装基板２１０に実装される。水晶振動子側の発振回路の配線パターンは別基板２５０に形成され、その別基板２５０上に水晶振動子２４３と負荷容量２４１および２４２が搭載されている。水晶振動子側の発振回路の配線パターンは図４に示す場合と同様であるが、接地電源配線ライン２３１は接地電源端子（パッド）２５４に接続している。この別基板２５０は実装基板２１０にＩＣチップと同様に（接着等により）搭載することができる（あるいは、別々に分けておくこともできる）。実装基板２１０には接地電源端子（パッド）２２１が形成され、この接地電源パッド２２１とＩＣの接地電源パッド２１２が金属ワイヤ２１５で接続されている。実装基板２１０にはこの接地電源パッド２２１につながる接地電源配線ライン２５１が形成され、さらに接地電源パッド２５２も形成されている。この接地電源パッド２５２と別基板２５０上の接地電源パッド２５４も金属ワイヤで接続される。この結果、ＩＣ２１１の接地電源パッドは水晶振動子が搭載された別基板２５０の接地電源配線ラインおよび実装基板２１０の接地電位と同電位となる。別基板２５０においても接地電源配線ライン２３１（２３１−３）が水晶振動子側の発振回路の入力配線ライン２３２等と出力配線ライン２３４等を分断していて、浮遊容量Ｃosを低減している。このように別基板２５０に水晶振動子側の発振回路を形成しておけば、実装基板２１０にわざわざ発振回路配線パターンを形成しなくてもＩＣチップと組み合わせてＩＣとしての機能を有した発振回路を実装基板上に配置することができる。尚、別基板の接地電源配線ライン２３１を、図３に示すような配線パターンにして、入出力パッド２２２および２２３を取り囲んでも良い。さらに、別基板の接地電源パッド２５４とＩＣの接地電源パッド２１２を直接金属ワイヤで接続することもできる。

図６は、発振回路用インバータを内蔵したＩＣチップを搭載したＩＣパッケージ２７１を実装基板２１０に実装し、同じく実装基板２１０に形成した発振回路用配線パターンに水晶振動子および負荷容量を実装した場合における、本発明のシールド線方式によるパターンを模式的に表した別の実施形態を示す図である。ＩＣパッケージ２７１の発振回路用インバータの入力リード端子２７２および出力リード端子２７３の外側に接地電源リード端子２７４は、基板２１０における水晶振動子側の発振回路パターンの入力端子（パッド）２２２、出力端子（パッド）２２３、および接地電源端子（パッド）２２１へそれぞれ接続している。接続方法は、ＩＣパッケージ２７１のリード（導電線）を実装基板の配線パッドに半田付けする方法や導電性接着剤で接着する方法などである。ＩＣパッケージはＱＦＰ、ＳＯＰ、ＳＯＪ、ＱＦＪ、ＰＬＣＣ、等のリード線タイプ、ＱＦＮ、ＳＯＮ、ＬＬＣＣ等のノンリードタイプ、ＢＧＡやＣＳＰ等のボール端子タイプ、ＬＧＡ等の平面電極タイプ、ＴＣＰ等のテープタイプ、ＤＩＰ等の挿入タイプなど種々のプラスチックパッケージ、あるいは種々のセラミックパッケージ等である。実装基板への実装（端子接続）方法として、それぞれのパッケージに合わせた方法を用いることができる。

実装基板２１０の配線が１層の場合には、図３に示したようなＩＣパッケージ２７１と水晶振動子側の発振回路の入出力端子２２２および２２３との間に、図３に示したような接地電源配線ライン２３１−２を形成することができないので、実装基板側の発振回路パターンを取り囲む接地電源配線ライン２３１（２３１−４）から分岐した接地電源配線ライン２３１−３を入力配線ライン２３２等と出力配線ライン２３４等との間に入れて、これらの入出力配線ラインを分断する。接地電源配線ライン２３１−３は図６に示すようにできるだけＩＣパッケーッジに近づける。ＩＣの機能、発振特性上、あるいは端子パッドの接続上で問題がなければ、ＩＣチップが搭載される領域の直下に点線で示す接地電源配線ライン２７５を配線することもできる。このようにすればＣosをさらに小さくすることが可能となる。

図７は図６に示した実施形態を変形した形態を示す図である。図７においては、ＩＣパッケーッジ２７１の入出力リード端子２７２、２７３、および接地電源リード端子２７４の関係は図６と同様である。しかし、実装基板２１０は配線ラインを２層にできる基板を用いている。従って、実装基板内の配線パターンを交差させることが可能となる。たとえば、リード線２７２および２７３の直下に接地電源配線ライン２７６を入れて、入出力配線ラインを取り囲むことができる。あるいは、図６と同様にＩＣチップ２７１の下に接地電源配線ライン２７５を入れることもできる。これにより浮遊容量Ｃosをさらに低減することが可能となる。この場合、接地電源配線ライン２７６と他の接地電源配線ラインと配線の階層とは異なる場合もあるが、これら２つの上下の接地電源配線ラインはスルーホールで接続すれば良い。また、入力配線ライン２２２および出力配線ライン２２３を交差させて接地電源配線ライン２３１（２３１−６）を形成することもできる。このようにして、接地電源配線ライン２３１、２７５や２７６を用いて、実装基板における発振回路を取り囲んで浮遊容量Ｃosを低減することが可能となる。

図８は、ＩＣチップの発振回路用インバータの入力端子（パッド）と出力端子（パッド）の間に接地電源端子（パッド）を配置した場合における、本発明のシールド線方式に関する実装レイアウトの実施形態を示す図である。ＩＣチップ２１１の発振回路用インバータの入力パッド２１３および出力パッド２１４の間に接地電源パッド２６１が配置されている。このＩＣチップ２１１を実装基板２１０にベアチップ実装する。これに対して水晶振動子側の発振回路パターン配線がレイアウトされている。水晶振動子側の入力端子（パッド）２２２および出力端子（パッド）２２３の間に、接地電源端子（パッド）２６２が配置される。ＩＣチップ２１１の入力パッド２１３、出力パッド２１４および接地電源パッド２６１は実装基板上の水晶振動子側の入力端子（パッド）２２２、出力端子（パッド）２２３および接地電源端子（パッド）２６２にそれぞれ金属ワイヤ２１６、２１７および２６３で導電接続している。金属ワイヤはワイヤボンド法でそれぞれの端子（パッド）に接着している。図８において、接地電源配線ライン２３１（２３１−１、２、４、５）、２２８、２２９は接地電源端子（パッド）２６２に接続して、基板側の発振回路用配線２３２（２３２−１、２）、２２４、２２５、２３４（２３４−１、２）や負荷容量２４１、２４２や水晶振動子２４３を完全に取り囲んでいる。また、接地電源パッド２６２につながる接地電源配線ライン２３１（２３１−３）は入力配線ライン２３２および出力配線ライン２３４の間に入りこれらを完全に分離している。これにより浮遊容量Ｃosの低減化を実現できる。さらに浮遊容量Ｃosを低減化するにはＩＣチップ２１１を実装基板の入出力パッド２２２、２２３および接地電源パッド２６２に可能な限り近づけるようにすることが望ましい。もちろん金属ワイヤ２１６、２１７および２６２の長さを短くすることも必要である。

図９は、図８に示す実施形態の変形形態である。すなわち、水晶振動子側の発振回路は別基板２５０にレイアウト配線され、これに水晶振動子２４３および負荷容量２４１、２４２が搭載されている。この別基板２５０はＩＣチップ２１１のパッド配置に合わせて実装基板２１０に接着等されて配置される。この場合も、ＩＣチップ２１１の入力パッド２１３、出力パッド２１４および接地電源パッド２６１は実装基板上に固定された別基板の水晶振動子側の入力端子（パッド）２２２、出力端子（パッド）２２３および接地電源端子（パッド）２６２はそれぞれ金属ワイヤ２１６、２１７および２６３で導電接続している。図９における別基板２５０では、接地電源配線ライン２３１は入力配線ライン２３２等および出力配線ライン２３４等を完全に取り囲んでいない（図８における２３１（２３１−２）の配線ラインがない）が、接地電源パッド２６２に接続する接地電源配線ライン２３１（２３１−３）が入力配線ライン２３２および出力配線ライン２３４の間に完全に入り込み、これらの配線ラインを完全に分離しているので、浮遊容量Ｃosの低減化を行うことができる。別基板２５０のサイズを大きくしても良い場合は、図８に示すように接地電源配線ライン２３１（２３１−２）を形成して全体を完全に取り囲んでも良い。本実施形態の特徴は、実装基板２１０に発振回路に必要なレイアウト配線をしなくても良いことである。別基板２５０を実装できるスペースをあけておくだけで所望の発振特性を得られる発振回路を種々選択できる。たとえば、もっと低消費電力化したいときには、低ＣＬ化した水晶振動子側の別基板に交換することが容易である。あるいは他のＩＣチップと組み合わせることもできる。尚、図８における場合にも接地電源配線ライン２３１（２３１−２）を設けるスペースがない場合や接地電源配線ライン２３１（２３１−２）を設けると不具合を生じる（発振特性やＩＣの特性に影響が生じるなどの）場合には接地電源配線ライン２３１（２３１−２）をレイアウト配線しなければ良い。

図１０は、図６における場合と同様に、発振回路用インバータを内蔵したＩＣチップを搭載したＩＣパッケージ２７１を実装基板２１０に実装し、同じく実装基板２１０に形成した発振回路用配線パターンに水晶振動子および負荷容量を実装した場合における、本発明のシールド線方式によるパターンを模式的に表した実施形態を示す図である。ＩＣパッケージ２７１の発振回路用インバータの入力リード端子２７２および出力リード端子２７３の間には、接地電源リード端子２７４が存在する。従って、基板２１０における水晶振動子側の発振回路パターンの入力端子（パッド）２２２および出力端子（パッド）２２３の間に接地電源端子（パッド）２６２を配置しておけば、図１０に示すようにＩＣパッケージのリード端子２７４を直接実装基板の接地電源端子（パッド）２６２に接続させることができる。また、入力リード端子２７２および出力リード端子２７３は直接に基板２１０の入力端子パッド２２２および出力端子パッド２２３に接続する。尚、ＩＣパッケージに搭載される集積回路（ＩＣ）においても、発振回路を構成するＣＭＯＳインバータの入力端子パッドと出力端子パッドとの間に接地電源端子パッドが配置されていることが望ましい。当然に、これらのＣＭＯＳインバータの入力端子パッド、出力端子パッドおよび接地電源端子パッドはＩＣパッケージの入力リード端子２７２、出力リード端子２７３および接地電源リード端子２７４にそれぞれ接続している。

実装基板の配線が１層の場合においても、ＩＣパッケージ２７１と水晶振動子側の発振回路の入出力端子２２２および２２３との間に、接地電源パッド２６２が形成でき、かつ入力配線ライン２３２（２３２−１、２）等と出力配線ライン２３４（２３４−１、２）等との間に接地電源パッド２６２に接続する接地電源配線ライン２３１−３を入れることができる。この結果入力パッド配線ライン（２２２、２３２、２２４）および出力パッド配線ライン（２２３、２３４、２２５）を接地電源パッド配線ライン（２６２、２３１−３）によって完全に分断できる。しかもＩＣ側の入力配線ライン（リード端子２７２およびそれにつながる配線ライン）および出力配線ライン（リード端子２７３およびそれにつながる配線ライン）も接地電源配線ライン（リード端子２７４およびそれにつながる配線ライン）により分断されている。この結果、浮遊容量Ｃosを非常に小さくしゼロに近づけることができる。

実装基板２１０の配線が１層の場合には、図３に示したような接地電源配線ライン２３１−２を形成することができないが、図１０に示すように入出力配線ラインの三方を取り囲むように接地電源配線ライン２３１（２３１−１、３、４）を形成できる。尚、実装基板２１０の配線が１層の場合でも、点線２８１で示すように接地電源配線ラインをＩＣパッケージ２７１の下に形成すれば、入出力配線ライン全体を接地電源配線ラインで取り囲むことができる。

図１１は図１０に示した実施形態を変形した形態を示す図である。図１１においては、実装基板２１０の配線は２層以上可能である場合を示している。図１１においては、接地電源配線ライン２３１（２３１−１、２、３、４、５、７）は実装基板配線の下層に形成されていて、入出力配線ライン２３２等および２３４等は上層に形成されているが、入出力配線ラインを２３１（２３１−１、２、３、４、５）により取り囲んでおり、かつ入出力配線ラインを接地電源配線ライン２６２、２３１（２３１−３、７）で分断しているので、Ｃosの低減化を実現できる。あるいは、リード端子（２７２、２７３、２７４）やＩＣパッケージ２７１の下にも破線で示す接地電源配線ライン２８３を配置することができるので、さらにＣosの低減化を実現できる。

図２に示す接地配線１４が入力端子ＸＣＩＮとそれにつながる配線１２および出力端子ＸＣＯＵＴとそれにつながる配線１３を取り囲んでいる方式（単線方式と呼ぶ）、並びに図１に示すような接地配線１５が入力端子ＸＣＩＮとそれにつながる配線１２および出力端子ＸＣＯＵＴとそれにつながる配線１３を取り囲みながら、かつ入力端子ＸＣＩＮにつながる配線１２と出力端子ＸＣＯＵＴにつながる配線１３との間にアース配線（接地電源配線ライン）１５を配置した方式（シールド線方式）のパターンを有する基板に、ＣＬ＝3.7pFの水晶振動子、Cg=3pFおよびＣd＝2pFの負荷容量を取り付け、浮遊容量および発振特性（発振起動時間、負性抵抗）を測定した。その結果を図１６に示す。図１６の表から分かるように、単線方式の場合における浮遊容量Ｃos＝0.85pFが、シールド線方式にすると浮遊容量Ｃos＝0.38pFとなり、シールド線方式により大幅に浮遊容量Ｃosを減らすことができる。浮遊容量Ｃgsおよび外付け容量素子Ｃdsは少し増加するが、外付け容量ＣgおよびＣdを調整することによりコントロールでき、低ＣＬ化が安定して実現できる。また、シールド線方式により発振起動時間を短くする（約１５％）こともでき、単線方式に比べ発振利得を約２５％改善することができた。

以上のように本願発明では、（１）入力端子ＸＣＩＮと出力端子ＸＣＯＵＴとの間、および／または入力端子ＸＣＩＮにつながる配線（入力配線ライン）と出力端子ＸＣＯＵＴにつながる配線（出力配線ライン）との間に接地電源配線ライン（アース線、グランド線または接地線）を入れてシールドをする。（２）入力端子ＸＣＩＮと出力端子ＸＣＯＵＴとの間、および／または入力端子ＸＣＩＮにつながる配線と出力端子ＸＣＯＵＴにつながる配線全体を接地電源配線ラインで取り囲み包囲する。（３）入力端子ＸＣＩＮと出力端子ＸＣＯＵＴとの間にアース端子（グランド端子、接地端子、Ｖss端子）を設けて、それにつながる接地電源配線ラインで入力端子ＸＣＩＮにつながる配線（入力配線ライン）と出力端子ＸＣＯＵＴにつながる配線（出力配線ライン）との間をサンドイッチ状にシールドする。これらにより、浮遊容量Ｃosを低減し、低ＣＬ化を実現でき、消費電力を低減できる

さらに、上記説明したシールド線方式は、入出力間端子・配線間の浮遊容量Ｃosの低減化以外にも、ノイズ耐性の強化および発振性能の向上にも有効である。図１６に示すように、シールドを行うことにより、負性抵抗ＲＬが大きくなり発振利得が約２５％向上している。さらに、図１６に示すように、シールドを行うことにより、発振起動時間も約１５％短くなり発振性能が向上している。尚、上記のシールド方式をさらに高めるために、電極面積を小さくし、端子間隔（入力端子ＸＣＩＮと接地線出力端子ＸＣＯＵＴとの間隔、あるいはそれにつながる配線間隔）を大きくすることや、基板に比誘電率の小さい材料を用いることなども低ＣＬ化に有効である。
尚、上記において主に水晶振動子を用いた発振回路について説明してきたが、水晶振動子の代わりに他の圧電振動子（たとえばセラミック振動子）などを用いる場合にも本発明のシールド線方式を適用できる。
上述した本発明の発振回路は、水晶振動子や他の圧電振動子を使用した発振器や電子機器に用いられる発振回路のすべてに搭載して適用できる。たとえば、時計、携帯電話、携帯端末、ノートパソコン等の電池駆動の電子機器である。さらには省エネや省電力化を要求されている車載用電子機器、テレビ・冷蔵庫・エアコン等の家電製品など広範な電子機器にも適用できる。

本発明は、圧電振動子として水晶振動子を用いた発振回路に用いることができる。特に低消費電力化を行う場合に有用である。また、水晶振動子を用いた発振回路を搭載した発振器や電子機器等に用いることができる。

１１・・・実施基板、１２・・・入力配線ライン、１３・・・出力配線ライン、
１４・・・接地電源配線ライン、１５・・・接地電源配線ライン、２１０・・・実装基板、２１１・・・ＩＣチップ、２１２・・・接地電源パッド、２１３・・・入力端子パッド、
２１４・・・出力端子パッド、２１５・・・金属ワイヤ、２１６・・・金属ワイヤ、
２１７・・・金属ワイヤ、２２１・・・接地端子（パッド）、
２２２・・・入力端子（パッド）、２２３・・・出力端子（パッド）、
２３１・・・接地電源配線ライン、２３２・・・入力側配線ライン、
２３４・・・出力側配線ライン、

Claims (7)

1. 発振回路を構成するＣＭＯＳインバータの入出力端子間に接続する水晶振動子と、
   前記ＣＭＯＳインバータの入力端子パッドへ接続する前記水晶振動子側の入力端子を含む入力配線ラインと、
   前記ＣＭＯＳインバータの出力端子パッドへ接続する前記水晶振動子側の出力端子を含む出力配線ラインと、
   前記水晶振動子側の接地電源端子を含む接地電源配線ラインと、
   前記入力配線ラインと前記接地電源配線ラインとの間、及び前記出力配線ラインと前記接地電源配線ラインとの間に接続された容量素子と、
   を有する発振回路において、
   前記入力配線ラインと前記出力配線ラインとの間の少なくとも一部に前記接地電源配線ラインが配置されていることを特徴とする発振回路。
2. 前記ＣＭＯＳインバータの入力端子パッドに接続する前記水晶振動子側の入力端子と前記ＣＭＯＳインバータの出力端子パッドに接続する前記水晶振動子側の出力端子との間に、前記水晶振動子側の接地電源端子が配置されていることを特徴とする請求項１に記載の発振回路。
3. 前記水晶振動子側の入力端子、前記水晶振動子側の出力端子、及び前記水晶振動子側の接地電源端子が、それぞれ集積回路チップ側の入力端子パッド、出力端子パッド、接地電源端子パッドに接続されていることを特徴とする請求項１又は２に記載の発振回路。
4. 前記水晶振動子側の入力端子、前記水晶振動子側の出力端子、及び前記水晶振動子側の接地電源端子が、それぞれ集積回路チップを搭載するＩＣパッケージ側の入力端子、出力端子、接地電源端子に接続されていることを特徴とする請求項１又は２に記載の発振回路。
5. 前記水晶振動子側の入力端子の外側、及び前記水晶振動子側の出力端子の外側に、前記水晶振動子側の接地電源端子を有することを特徴とする請求項１に記載の発振回路。
6. 前記接地電源配線ラインは、前記入力配線ライン及び前記出力配線ラインを取り囲んでいることを特徴とする請求項１〜５のいずれかの項に記載の発振回路。
7. 請求項１〜６のいずれかの項に記載の発振回路を基板上に搭載した電子機器。

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