JP2012186784A - 水晶発振装置および半導体装置 - Google Patents

Abstract

【課題】低負荷容量値対応の水晶振動子を十分に適用することが可能な水晶発振装置を提供する。
【解決手段】例えば、配線基板ＰＣＢ上に、発振入力信号ＸＩＮ用の配線パターンＬＮ＿ＸＩＮと、発振出力信号ＸＯＵＴ用の配線パターンＬＮ＿ＸＯＵＴを設け、その間の領域に接地電源電圧ＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｂを配置する。ＬＮ＿ＸＩＮとＬＮ＿ＸＯＵＴの間には水晶振動子ＸＴＡＬを接続し、その負荷容量となる容量Ｃｇ，Ｃｄの一端をＬＮ＿ＶＳＳ１ｂに接続する。更に、これらの配線パターンを囲むようにＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ａを配置し、加えて、下層にもＶＳＳ用の配線パターンＬＮ＿ＶＳＳｎを配置する。これらによって、ＸＩＮノードとＸＯＵＴノード間の寄生容量の低減や、当該ノードのノイズ耐性の向上等が可能になる。
【選択図】図１

Description

本発明は、水晶発振装置及び水晶発振器に接続される半導体装置に関し、特に、３２ｋＨｚを代表とする低周波数用の水晶発振装置及び水晶発振器に接続される半導体装置に適用して有効な技術に関する。

例えば、特許文献１には、低消費電力化のため、水晶発振回路におけるインバータ回路に流れる電流をインバータ回路の電源電圧側と接地電源電圧側にそれぞれ挿入した電流源で制御する構成が示されている。また、特許文献２には、水晶発振回路において、負荷容量に可変容量を適用することに加えて、インバータ回路の電源電圧を電圧変換回路を介して可変設定可能にすることで、発振周波数の可変範囲を拡大した構成が示されている。更に、特許文献３には、多層基板上に実装される負荷容量や水晶振動子等を含んだ水晶発振器において、この負荷容量や水晶振動子等の実装領域に対向する内層部分を空にする構成が示されている。これによって、パターン間などの静電容量の影響を大幅に低減し、発振周波数等が設計値に対して大きく外れてしまうのを防止することができる。

特開２００１−２７４６２７号公報 特開２００６−１３５７３９号公報 特開平１０−２２７３４号公報

例えば、マイクロコンピュータ（マイコン）を代表とする各種電子機器では、通常、時計機能を実現するための水晶発振装置を搭載している。水晶発振装置は、電池等のバッテリによって動作する場合が多く、高精度と共に特に低消費電力化等が求められる。水晶発振装置を低消費電力化するためには、小さい負荷容量値（ＣＬ値）に対応した低ＣＬ値対応の水晶振動子を用いることが有益である。図３０は、一般的な水晶発振装置の構成例を示す回路図である。図３１は、本発明の前提として検討した発振回路部の配置例を示す概略図である。

図３０に示す水晶発振装置は、半導体パッケージＰＫＧｘと、その外付け部品となる水晶振動子ＸＴＡＬ、容量Ｃｄ，Ｃｇ、および制限用の抵抗Ｒｄ等によって構成される。Ｒｄは、省略することも可能である。ＰＫＧｘ内の半導体チップには、インバータ回路（反転論理回路又は負性抵抗生成回路）ＩＶと、その入力（ＸＩＮ）と出力（ＸＯＵＴ）の間に接続された高抵抗の帰還抵抗Ｒｆとを含んだ発振回路部ＯＳＣＢＫが形成されている。ＸＴＡＬは、ＸＩＮとＸＯＵＴの間に接続され、ＣｇはＸＩＮと接地電源電圧ＧＮＤの間に、ＣｄはＸＯＵＴとＧＮＤの間にそれぞれ接続される。このような構成によって、ＸＯＵＴに例えば発振周波数３２ｋＨｚ等の発振信号が生成される。

また、図３１に示すように、半導体パッケージＰＫＧｘ内の発振回路部ＯＳＣＢＫは、例えば、ＯＳＣＢＫ内のＧＮＤ（ＶＳＳ）と前述した外付け部品のＧＮＤとの間に差を持たせないように、ＰＫＧｘの電源端子（ＶＣＣ，ＶＳＳ）の近傍に配置される。所謂白物家電等に使用するローエンドマイコンでは、外部端子数が少ないため、電源ペア（ＶＣＣとＶＳＳ）が１組しか存在しないことが多い。その場合は配線抵抗による電圧降下ＩＲ＿Ｄｒｏｐを最小にするために電源ペアは辺の真ん中に置かれる。そのためＯＳＣＢＫも辺の真ん中の近くに置かれることになる。

ここで、前述した負荷容量値（ＣＬ値）とは、水晶振動子ＸＴＡＬから見た等価容量値を意味する。図３０の場合において、各種寄生容量を無視すると、ＣＬ値はＣｇとＣｄの直列接続の容量値に該当する。一般的に広く普及している水晶振動子のＣＬ値は、１２．５ｐＦ（標準ＣＬ値と称す）等であり、この場合、実際の寄生容量を加味してそれぞれ１０〜２０ｐＦ等の値を持つＣｄ，Ｃｇが用いられる。一方、近年では、３〜７ｐＦ等の低ＣＬ値に対応したＸＴＡＬが開発されており、この場合には、それぞれ２〜８ｐＦ等の値を持つＣｄ，Ｃｇが必要となる。このような低ＣＬ値対応のＸＴＡＬを用いると、発振余裕度を十分に確保した状態でＣｄ，Ｃｇ等への充放電電流を小さくできることから低消費電力化が図れる。しかしながら、その一方で、標準ＣＬ値を用いる場合と比較して、例えば、（１）チップや配線基板の寄生容量、（２）ノイズ耐性等の観点で十分な注意が必要となることが見出された。

まず、（１）チップや配線基板の寄生容量に関しては、例えば、寄生容量が大きくなると、その分容量値が小さな負荷容量（Ｃｄ，Ｃｇ）が必要となり、現実的にこのような小さな外付け負荷容量を入手できなくなる恐れがある。特に、図３１で述べたようなローエンドマイコン等では、外部端子数が少なくその信号割り当ての自由度も低いため、外部端子間の寄生容量が問題となり得る。また、低ＣＬ値になるほど、容量値が変動した際の周波数感度が高くなるため、寄生容量のばらつきに伴い発振動作に不具合が生じる恐れがある。なお、標準ＣＬ値を用いた場合には、例えば１〜３ｐＦ程度の寄生容量が存在した場合でも、Ｃｄ，Ｃｇの値の調整によって十分に寄生容量を補償でき、また周波数感度が低いため、各容量値の精度が若干低くても大きな問題は生じない。

次に、（２）ノイズ耐性に関しては、低消費電力化に伴い負荷容量（Ｃｄ，Ｃｇ）を充放電する電流が小さくなるため、水晶発振装置全体がノイズに対してより敏感になってくる。また、図３０の外部端子（ＸＩＮ，ＸＯＵＴ）におけるＥＭＣ（Electromagnetic Compatibility）の対策もより重要性が増してくる。更に、電源ノイズに関しても、図３１で説明したように、特に電源ペアが１組しか存在しないような場合には、チップ内部や配線基板上での電源の揺らぎが近くの発振回路部ＯＳＣＢＫに影響を及ぼす恐れがある。そのため、例えば端子配置、配線基板パターン、あるいはチップ内レイアウト等の最適化によって十分なノイズ対策を行うことが望ましい。

図３２は、本発明の前提として検討した水晶発振装置において、その配線基板のレイアウト構成例を示す概略図である。図３２では、配線基板ＰＣＢｘ上に半導体パッケージＰＫＧｘ、水晶振動子ＸＴＡＬ、容量Ｃｇ，Ｃｄ、および抵抗Ｒｄが実装され、これらがＰＣＢｘ上で適宜接続されている。ＰＫＧｘは、発振入力信号ＸＩＮ用、発振出力信号ＸＯＵＴ用、接地電源電圧ＶＳＳ用、所定の信号ＸＸ用を含む複数の外部端子ＰＮを備えている。ここでは、ＰＮ（ＸＩＮ）とＰＮ（ＸＯＵＴ）が隣接して配置されている。ＰＮ（ＸＩＮ）は、ＰＣＢｘ上の配線パターンＬＮ＿ＸＩＮに接続され、ＰＮ（ＸＯＵＴ）は、Ｒｄを介してＰＣＢｘ上の配線パターンＬＮ＿ＸＯＵＴに接続される。ＬＮ＿ＸＩＮとＬＮ＿ＸＯＵＴは、互いにノイズを与えないように、間隔をおいて延伸する。また、ＰＮ（ＸＩＮ）に隣接するＰＮ（ＸＸ）からの配線パターンＬＮ＿ＸＸは、できるだけＬＮ＿ＸＩＮと併走しないように、ＬＮ＿ＸＩＮの延伸方向と直交する方向に向けて延伸している。

ＸＴＡＬはＬＮ＿ＸＩＮとＬＮ＿ＸＯＵＴの間に接続され、Ｃｇの一端はＬＮ＿ＸＩＮに接続され、Ｃｄの一端はＬＮ＿ＸＯＵＴに接続される。ＰＮ（ＶＳＳ）は、ＰＣＢｘ上の配線パターンＬＮ＿ＶＳＳ１ａに接続され、ＬＮ＿ＶＳＳ１ａは、前述したＸＴＡＬ，Ｃｇ，Ｃｄ，ＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴの形成領域又は実装領域を囲むように略ループ状に配置されている。ただし、ＬＮ＿ＶＳＳ１ａの末端は、完全にループを形成しないように開放状態となっている。Ｃｇ，Ｃｄの他端は、このＬＮ＿ＶＳＳ１ａにそれぞれ接続される。このようなループ状のＬＮ＿ＶＳＳ１ａを用いることで、前述したＸＴＡＬ，Ｃｇ，Ｃｄ，ＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴの領域とその外部との間のノイズの伝達を抑制することが可能となる。また、当該領域の下層（中層）部分は、空となっている。これは、特にＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴと下層（中層）との間の寄生容量等を低減するためである。

この図３２のレイアウト構成例は、前述した寄生容量やノイズの観点である程度の注意を払ったものとなっている。しかしながら、特に低ＣＬ値対応の水晶振動子を用いる場合、図３２のレイアウト構成例では、十分とは言えず、更なる工夫が必要となることが見出された。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、低負荷容量値対応の水晶振動子を十分に適用することが可能な水晶発振装置を提供することにある。

また、本発明者等は、前述したレイアウトの観点に加えて回路の観点からも検討を行った。図５０は、一般的な水晶発振装置の構成例を示す回路図である。図５０に示す水晶発振装置は、半導体パッケージＰＫＧｘと、その外付け部品となる水晶振動子ＸＴＡＬ、容量Ｃｄ，Ｃｇ、および制限用の抵抗Ｒｄ等によって構成される。Ｒｄは、省略することも可能である。ＰＫＧｘ内の半導体チップには、インバータ回路（反転論理回路又は負性抵抗生成回路）ＩＶｏと、その入力（ＸＩＮ）と出力（ＸＯＵＴ）の間に接続された高抵抗（例えば１０ＭΩ等）の帰還抵抗Ｒｆとを含んだ発振回路部ＯＳＣＢＫが形成されている。ＸＴＡＬは、ＸＩＮとＸＯＵＴの間に接続され、ＣｇはＸＩＮと接地電源電圧ＧＮＤの間に、ＣｄはＸＯＵＴとＧＮＤの間にそれぞれ接続される。このような構成によって、ＸＯＵＴに例えば３２ｋＨｚ等の周波数を持つ発振信号が生成される。

このような水晶発振装置は、電池等のバッテリによって動作する場合が多く、特に低消費電力化が求められる。水晶発振装置を低消費電力化するためには、負荷容量値（ＣＬ値）が小さい水晶振動子ＸＴＡＬを用いることが有益である。ＣＬ値とは、ＸＴＡＬから見た等価容量値を意味し、図５０の例ではＣｇとＣｄの直列接続の容量値に該当する。一般的には、例えば１２．５ｐＦ（標準ＣＬ値と称す）等のＣＬ値に対応したＸＴＡＬが広く用いられているが、近年では、例えば３〜７ｐＦ（低ＣＬ値と称す）等のＣＬ値に対応したＸＴＡＬが開発されており、このような低ＣＬ値対応のＸＴＡＬを用いることが有益となる。しかしながら、このような低ＣＬ値対応のＸＴＡＬを用いて低消費電力化を図る場合、例えば、次の（１）〜（４）のような事態が生じ得ることが本発明者等によって見出された。

（１）広範囲な電源電圧（特に低電源電圧）に十分に対応できない恐れがある。水晶発振装置は、様々な電子機器で使用されるため広範囲な電源電圧（例えば１．６２Ｖ〜５．５Ｖ）に対応できることが望ましく、特に、電子機器の低消費電力化（すなわち低電源電圧化）のトレンドを受けて、低電源電圧に対応できることが有益となる。こうした中、例えば特許文献１の技術を用いた場合、図５０のインバータ回路ＩＶｏにおいて電源電圧と接地電源電圧の間に直列接続されるトランジスタ段数が多くなり、低電源電圧に対応できない恐れがある。また、例えば特許文献２のような技術を用いた場合、特許文献１と同様にトランジスタ段数の増大が懸念されると共に、電圧変換回路が低電源電圧に対応できない場合もある。

（２）発振開始時間が増大する恐れがある。低消費電力化を図るためには、図５０のインバータ回路ＩＶｏの消費電流を小さくすることが有益である。発振起動時には、このインバータ回路ＩＶｏの出力電流で外付けの容量Ｃｇ，Ｃｄ（例えば５〜２０ｐＦ）が充電され、動作点付近の電圧に持ち上げられてから（水晶振動子ＸＴＡＬの両端子の電圧がほぼ等しくなってから）、ノイズ起因の微小発振が成長して安定発振動作に至る。そのため、ＩＶｏの電流を小さくすると、発振開始時間が例えば２ｓ以上といった大きな値になってしまう恐れがある。

（３）ノイズ耐性が低下する恐れがある。従来のように比較的大きい電流で発振動作を行っている際には、外付けの容量Ｃｇ，Ｃｄを充放電する電流が大きく、発振信号の振幅（図５０のＸＯＵＴにおける振幅）は、ほぼ電源電圧レベルの振幅となる。しかしながら、電力削減のため小さい電流で発振動作を行う場合、外付けの容量Ｃｇ，Ｃｄを充放電する電流が小さくなり、発振信号の振幅（図５０のＸＯＵＴにおける振幅）は、例えば、１００〜３００ｍＶ程度になり得る。そのため、外来ノイズによる影響を受け易くなり、また影響を受けた場合の回復も遅いためノイズ耐性劣化が顕著に現れるようになる。

（４）水晶振動子ＸＴＡＬの選択肢が限定され、市場からの多様な要求に対応できない（すなわち汎用性が低下する）恐れがある。図５０の水晶発振装置を低ＣＬ値対応の水晶振動子ＸＴＡＬに特化して設計した場合、当該水晶発振装置に標準ＣＬ値対応のＸＴＡＬを適用することは困難となる。しかしながら、低ＣＬ値対応のＸＴＡＬは、標準ＣＬ値対応のＸＴＡＬに比べてコストが高いこと等から、ユーザに対しては低ＣＬ値対応のＸＴＡＬか標準ＣＬ値対応のＸＴＡＬかを選択肢として与えられるようにすることが望ましい。

本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、低消費電力化に寄与できる水晶発振装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態による水晶発振装置は、配線基板上に半導体パッケージと水晶振動子が実装されたものとなっている。半導体パッケージは、水晶振動子の接続用となる第１および第２外部端子を備える。配線基板には、第１外部端子から延伸し水晶振動子の一端に接続される第１配線パターンと、第２外部端子から第１配線パターンとほぼ同一方向に延伸し水晶振動子の他端に接続される第２配線パターンとが形成される。ここで、配線基板には、更に、第１配線パターンと第２配線パターンの間の領域に配置され、接地電源電圧に電気的に接続される第３配線パターンが形成される。

このような構成例を用いると、第１外部端子と第２外部端子との間のピン間の寄生容量を低減でき、またピン間のカップリングノイズを低減することが可能になる。その結果、寄生容量の低減やノイズ耐性の向上がより一層必要とされる低負荷容量値対応の水晶振動子において、当該要求を十分に満たすことが可能になる。

また、本実施の形態による水晶発振装置は、仮に前述した第１外部端子と第２外部端子が隣接配置される場合であっても、半導体パッケージ内の半導体チップにおいて、第１外部端子用の第１パッドと第２外部端子用の第２パッドとの間に間隔を確保し、この間に電源配線を配置するような構成となっている。これによっても、ピン間の寄生容量の低減や、カップリングノイズの低減が可能になる。

また、本実施の形態による半導体装置は、基準電流を生成する基準電流生成回路と、一端に電源電圧が供給され、当該基準電流をカレントミラーすることで第１電流を生成する電流源と、当該第１電流が供給され、ソース接地となる発振用ＭＩＳトランジスタと、そのドレイン（第１ノード）を入力とするコンパレータ回路ブロックを備える。また、当該半導体装置は、発振用ＭＩＳトランジスタのゲート（第２ノード）とドレイン（第１ノード）間に挿入された帰還抵抗を備える。半導体装置の外部において、第１ノードおよび第２ノードと接地電源電圧ノードの間にはそれぞれ容量が接続され、第１ノードと第２ノードの間には水晶振動子が接続される。ここで、コンパレータ回路ブロックは、第１ノードに生成された第１振幅を持つ第１発振信号を第１比較電圧を基準として大小判定し、第１振幅よりも大きい第２振幅を持つ第２発振信号を生成する。

このように、水晶発振部の反転論理回路を、電流源と発振用ＭＩＳトランジスタからなるソース接地増幅回路で構成することで、半導体装置（水晶発振部）の特に低電源電圧化（言い換えれば低消費電力化）が可能になる。更に、低負荷容量値（低ＣＬ値）対応の水晶振動子に応じて第１電流を小さく設定し、これによる第１振幅の低下をコンパレータ回路ブロックで補償する回路トポロジーを用いることで、半導体装置（水晶発振部）の低消費電力化が可能になる。

また、前述した半導体装置は、水晶発振部の反転論理回路の電流源が、水晶振動子のＣＬ値に応じて第１電流の電流値を第１電流値か第２電流値に可変設定可能な可変電流源となっている。これによって、ユーザが選定する水晶振動子の選択肢として、低ＣＬ値対応のみならず、標準ＣＬ値対応を与えることが可能になる。この際に、発振用ＭＩＳトランジスタはサブスレッショルド領域で動作させ、第１電流の電流値は、「標準ＣＬ値／低ＣＬ値」の値が「Ｍ」の場合、「第２電流値／第１電流値」の値が「Ｍ」の２乗となるように設定されることが望ましい。これによって、ＣＬ値に依らず発振余裕度が一定に保てるため、マージン設計が不要となり、その分、第１電流の電流値を小さく設定することが可能になる。更に、第１電流の電流値は、基準電流生成回路をＰＴＡＴ回路とすること等で、温度に比例して増加させることが望ましい。これによっても、発振余裕度が一定に保てるため、その分、第１電流の電流値を小さく設定することが可能になる。

また、前述したコンパレータ回路ブロックは、水晶発振部の反転論理回路の回路構成を反映したレプリカ回路によって第１比較電圧を生成するように構成されることが望ましい。これによって、反転論理回路におけるＰＶＴばらつきが第１比較電圧にも反映されるため、第１比較電圧の電圧レベルを適切に設定でき、第２発振信号の波形品質（例えばデューティ特性）を向上させることが可能になる。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、低負荷容量値対応の水晶振動子を十分に適用できる水晶発振装置を実現することが可能になる。また、低消費電力化に寄与できる水晶発振装置が実現可能になる。

本発明の一実施の形態による水晶発振装置全体の概略構成例を示すものであり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’間の断面図である。 本発明の一実施の形態による水晶発振装置において、図１とは異なる全体の概略構成例を示す平面図である。 ＸＩＮノードとＸＯＵＴノード間に生じる寄生容量の一例を表す回路図である。 本発明の一実施の形態による水晶発振装置において、その詳細なピン配置の一例を示す概略図である。 図４を変形したピン配置の一例を示す概略図である。 図５を変形したピン配置の一例を示す概略図である。 図６を変形したピン配置の一例を示す概略図である。 図７を変形したピン配置の一例を示す概略図である。 本発明の一実施の形態による水晶発振装置において、その構成要素となる半導体チップの主要部のレイアウト構成例を示す概略図である。 図９を変形したレイアウト構成例を示す概略図である。 図９を変形した他のレイアウト構成例を示す概略図である。 図１１を変形したレイアウト構成例を示す概略図である。 本発明の一実施の形態による水晶発振装置において、図９等とは異なる半導体チップの主要部のレイアウト構成例を示す概略図である。 図１３を変形したレイアウト構成例を示す概略図である。 図１３の構成例において、その各セルの詳細な構成例を示す概略図である。 本発明の一実施の形態による水晶発振装置において、そのパッケージ構成の一例を示す概略図である。 本発明の一実施の形態による水晶発振装置において、その構成要素となる配線基板のレイアウト構成例を示す概略図である。 本発明の一実施の形態による水晶発振装置において、その構成要素となる配線基板の他のレイアウト構成例を示す概略図である。 図１８を変形したレイアウト構成例を示す概略図である。 図１８を変形した他のレイアウト構成例を示す概略図である。 図２０を変形したレイアウト構成例を示す概略図である。 図２１を変形したレイアウト構成例を示す概略図である。 図１７を変形したレイアウト構成例を示す概略図である。 図１９を変形したレイアウト構成例を示す概略図である。 図２４を変形したレイアウト構成例を示す概略図である。 本発明の一実施の形態による水晶発振装置において、その構成要素となる配線基板の更に他のレイアウト構成例を示す概略図である。 図２６を変形したレイアウト構成例を示す概略図である。 本発明の一実施の形態による水晶発振装置において、その構成要素となる半導体パッケージならびに半導体チップの詳細なレイアウト構成例を示す図である。 図２８を変形した半導体パッケージならびに半導体チップの詳細なレイアウト構成例を示す図である。 一般的な水晶発振装置の構成例を示す回路図である。 本発明の前提として検討した発振回路部の配置例を示す概略図である。 本発明の前提として検討した水晶発振装置において、その配線基板のレイアウト構成例を示す概略図である。 本発明の前提として検討した水晶発振装置において、その詳細なピン配置の一例を示す概略図である。 本発明の一実施の形態による水晶発振装置において、その全体の構成例を示す概略図である。 本発明の一実施の形態による水晶発振装置において、図３４を変形した全体の構成例を示す概略図である。 図３５の水晶発振装置において、その詳細な構成例を示す回路ブロック図である。 図３６の比較例として検討した水晶発振装置全体の構成例を示す回路ブロック図である。 図３４の水晶発振装置における制御回路ブロックおよび発振回路ブロックの詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の一部を抽出した回路図である。 図３８におけるモード設定信号の生成方法の一例を示す説明図である。 図３８におけるモード設定信号の生成方法の一例を示す説明図である。 図３４の水晶発振装置において、そのコンパレータ回路ブロックの一部の詳細な構成例を示す回路図である。 （ａ）は、図４１に示したコンパレータ回路ブロックの変形例を示す回路図であり、（ｂ）は、（ａ）の動作例を示す波形図である。 図３６の水晶発振装置において、そのコンパレータ回路ブロックの一部の詳細な構成例を示す回路図である。 （ａ）、（ｂ）は、図３６の水晶発振装置において、そのコンパレータ回路のそれぞれ異なる構成例を示す回路図である。 （ａ）は、図３６の水晶発振装置において、そのコンパレータ回路ブロックの他の一部の詳細な構成例を示す回路図であり、（ｂ）は、（ａ）の概略的な動作例を示す説明図である。 （ａ）、（ｂ）は、図３４等の制御回路ブロックにおいて、その基準電流生成回路周りのそれぞれ異なる詳細な構成例を示す回路図である。 （ａ）は、図３４の水晶発振装置において、その発振回路ブロック周りのレイアウト構成例を示す概略図であり、（ｂ）は、（ａ）の効果を説明する補足図である。 本発明の一実施の形態による水晶発振装置において、その全体の詳細な構成例を示す回路図である。 本発明の一実施の形態による水晶発振装置において、図４８の変形例を示す回路図である。 一般的な水晶発振装置の構成例を示す回路図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）（ＭＩＳトランジスタと略す）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに矢印の記号を付すことで、ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

《水晶発振装置全体の代表的な実施の形態［１Ａ］》
図１は、本発明の一実施の形態による水晶発振装置全体の概略構成例を示すものであり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ’間の断面図である。図１（ａ）に示す水晶発振装置は、配線基板ＰＣＢと、ＰＣＢ上に実装された半導体パッケージＰＫＧおよび各種外付け部品と、ＰＣＢ上の各種配線パターンによって構成される。ＰＫＧは、半導体チップＣＰと、発振入力信号ＸＩＮ用、発振出力信号ＸＯＵＴ用、および接地電源電圧ＶＳＳ用を含む複数の外部端子（外部リード）ＰＮと、ＣＰとＰＮを適宜接続するボンディングワイヤＢＷを備えている。ここでは、一方向に向けて（Ｘ軸方向において）順に、回路ブロックＣＢ１用の外部端子ＰＮ２、ＯＳＣＢＫ用の外部端子ＰＮ３，ＰＮｉ，ＰＮｓ１，ＰＮｏ、回路ブロックＣＢ２用の外部端子ＰＮ１，ＰＮｓ２が配置されている。

半導体チップＣＰは、発振回路部ＯＳＣＢＫと、回路ブロックＣＢ１，ＣＢ２と、複数のセルＣＬを備えている。複数のＣＬは、ＣＰの一辺に沿って（Ｘ軸方向において）順に配置されている。ＯＳＣＢＫは、図３０に示したようなインバータ回路ＩＶおよび帰還抵抗Ｒｆ等を備え、ＯＳＣＢＫとＣＰの一辺との間には、ＯＳＣＢＫ用の４個のセルＣＬが配置される。この４個のセルＣＬの中には、それぞれ、パッドＰＤ３、ＸＩＮ用のパッドＰＤｉ、ＶＳＳ用のパッドＰＤｓ１、ＸＯＵＴ用のパッドＰＤｏが配置される。ＰＤｉおよびＰＤｏは、図３０に示すようにインバータ回路ＩＶの入力および出力に接続され、ＰＤｓ１は、当該ＩＶの接地電源電圧ノードに接続される。ＰＤ３，ＰＤｉ，ＰＤｓ１，ＰＤｏは、ここではＣＰ１の一辺に沿って順に等間隔で配置され、それぞれボンディングワイヤＢＷを介して、ＰＮ３，ＰＮｉ，ＰＮｓ１，ＰＮｏに接続される。なお、ＰＤ３，ＰＮ３は、例えば、電源電圧ＶＣＣ用等であるが、場合によっては、省略することも可能である。

回路ブロックＣＢ２と半導体チップＣＰの一辺との間には、ＣＢ２用の複数（ここでは２個以上）のセルＣＬが配置される。２個のＣＬの一方はパッドＰＤ１を含み、他方はＶＳＳ用のパッドＰＤｓ２を含む。ＰＤ１とＰＤｓ２は、ＣＰの一辺に沿って（Ｘ軸方向において）順に配置され、ＰＤ１の隣に前述したＸＯＵＴ用のパッドＰＤｏが配置される。ただし、ＰＤｓ１とＰＤｏの間隔よりも、ＰＤ１とＰＤｏの間隔の方が広くなるように各ＣＬが配置されている。ＰＤ１，ＰＤｓ２は、それぞれボンディングワイヤＢＷを介して、ＰＮ１，ＰＮｓ２に接続される。回路ブロックＣＢ１とＣＰの一辺との間には、パッドＰＤ２を含むＣＢ１用の１個以上のセルＣＬが配置される。ＰＤ２の隣には、前述したＯＳＣＢＫ用のＰＤ３が配置される。ただし、ＰＤｉとＰＤ３の間隔よりも、ＰＤ２とＰＤ３の間隔の方が広くなるように各ＣＬが配置されている。ＰＤ２は、ボンディングワイヤＢＷを介してＰＮ２に接続される。

配線基板ＰＣＢ上には、外付け部品として容量Ｃｇ，Ｃｄおよび水晶振動子ＸＴＡＬが実装される。また、ＰＣＢでは、図１（ａ）、（ｂ）に示すように、第１配線層（例えば部品実装面となる最上層）ＬＹ１において、配線パターンＬＮ＿ＸＩＮと，ＬＮ＿ＸＯＵＴ，ＬＮ＿ＶＳＳ１ａ，ＬＮ＿ＶＳＳ１ｂが形成される。ＬＮ＿ＸＩＮは、一端が外部端子ＰＮｉに接続され、略Ｙ軸方向に延伸し、他端がＸＴＡＬの一端に接続される。ＬＮ＿ＸＯＵＴは、一端が外部端子ＰＮｏに接続され、略Ｙ軸方向に延伸し、他端がＸＴＡＬの他端に接続される。ＬＮ＿ＶＳＳ１ｂは、一端が外部端子ＰＮｓ１に接続され、ＬＮ＿ＸＩＮとＬＮ＿ＸＯＵＴの間の領域で略Ｙ軸方向に延伸し、他端付近にＣｇ，Ｃｓの一端が接続される。Ｃｇの他端はＬＮ＿ＸＩＮに接続され、Ｃｄの他端はＬＮ＿ＸＯＵＴに接続される。ＬＮ＿ＶＳＳ１ａは、一端が外部端子ＰＮｓ２に接続され、前述したＸＴＡＬ，Ｃｇ，Ｃｄ，ＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴ，ＬＮ＿ＶＳＳ１ｂの形成領域又は実装領域を囲むように略ループ状に配置されている。

また、ＰＣＢでは、図１（ａ）、（ｂ）に示すように、前述した第１配線層ＬＹ１での各配線パターン（ＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴ，ＬＮ＿ＶＳＳ１ａ，ＬＮ＿ＶＳＳ１ｂ）から絶縁層（誘電体層）ＩＳＬを挟んで下層部分（Ｚ軸方向）となる第ｎ配線層ＬＹｎにおいて、ＶＳＳ用となる面状の配線パターンＬＮ＿ＶＳＳｎが形成されている。言い換えれば、ＬＹ１での各配線パターンは、Ｚ軸方向においてＬＮ＿ＶＳＳｎとの間で対向する部分を持つ。ＬＹｎは、望ましくは最下層であるが、必ずしもこれに限定されるものではなく、最上層と最下層の間に位置する内層であってもよい。前述したＬＮ＿ＶＳＳ１ｂの他端付近は、スルーホールＴＨを介してＬＮ＿ＶＳＳｎに接続され、ＬＮ＿ＶＳＳ１ａの一端付近および他端付近もスルーホールＴＨを介してＬＮ＿ＶＳＳｎに接続される。

このような構成例において、その主要な特徴は、次のような点にある。第１の特徴は、ＸＩＮ用の外部端子ＰＮｉ（パッドＰＤｉ）とＸＯＵＴ用の外部端子ＰＮｏ（パッドＰＤｏ）の間にＶＳＳ用の外部端子ＰＮｓ１（パッドＰＤｓ１）を配置した点にある。第２の特徴は、第１の特徴と同様に、ＸＩＮ用の配線パターンＬＮ＿ＸＩＮとＸＯＵＴ用の配線パターンＬＮ＿ＸＯＵＴの間にＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｂを配置した点にある。第３の特徴は、このＬＮ＿ＶＳＳ１ｂに容量Ｃｇ，Ｃｄの一端を接続した点にある。第４の特徴は、第１配線層ＬＹ１における各配線パターンの下層にＶＳＳ用の配線パターンＬＮ＿ＶＳＳｎを設けた点にある。第５の特徴は、ＯＳＣＢＫ用の各パッドと、ＣＢ１用およびＣＢ２用の各パッドとの間にある程度の間隔を確保している点にある。

まず、第１および第２の特徴により、ＸＩＮノードとＸＯＵＴノードの間に存在する直接的な寄生容量（ピン間の寄生容量）を低減できる。その結果、互いに逆極性の発振信号で振動するＸＩＮノードとＸＯＵＴノードの間のカップリングノイズを低減でき、更に、場合によってはＸＴＡＬの負荷容量値（ＣＬ値）に影響する寄生容量を低減することが可能となる。図３は、ＸＩＮノードとＸＯＵＴノード間に生じる寄生容量の一例を表す回路図である。図３に示すように、ＸＩＮノードとＸＯＵＴノード間には、直接的な寄生容量（ピン間の寄生容量）Ｃｓ’が存在し、ＸＩＮノードと接地電源電圧ＧＮＤ間およびＸＯＵＴノードとＧＮＤ間には、それぞれ、寄生容量Ｃｇ’およびＣｄ’が存在する。この場合、水晶振動子ＸＴＡＬ側から見た負荷容量（寄生容量）ＣＬ’の値は、式（１）のように、Ｃｇ’とＣｄ’の直列接続に伴う合成容量に、Ｃｓ’を並列接続した値となる。

ＣＬ’＝（Ｃｇ’・Ｃｄ’）／（Ｃｇ’＋Ｃｄ’）＋Ｃｓ’ （１）
ここで、例えば前述した図３２の構成例を代表に、寄生容量を低減するため、一般的にはＣｇ’やＣｄ’の値を低減することが重要視されるが、Ｃｇ’やＣｄ’の値を増加させても、Ｃｓ’の値を低減する方がより有効な場合がある。例えば、Ｃｇ’＝Ｃｄ’＝１ｐＦでＣｓ’＝３ｐＦの場合、ＣＬ’＝３．５ｐＦとなり、Ｃｇ’＝Ｃｄ’＝２ｐＦでＣｓ’＝２ｐＦの場合、ＣＬ’＝３．０ｐＦとなり、Ｃｇ’＝Ｃｄ’＝３ｐＦでＣｓ’＝１ｐＦの場合、ＣＬ’＝２．５ｐＦとなる。このことから、ＸＴＡＬの負荷容量値（ＣＬ値）にはＣｇ’，Ｃｄ’に比べてＣｓ’が大きく影響し、Ｃｇ’，Ｃｄ’が微増しても、Ｃｓ’を減らせればＣＬ値に影響する寄生容量（ＣＬ’）を低減できることが判る。

図１（ａ）、（ｂ）の構成例の場合、ＸＩＮノード（ＰＤｉ，ＢＷ，ＰＮｉ，ＬＮ＿ＸＩＮ）とＸＯＵＴノード（ＰＤｏ，ＢＷ，ＰＮｏ，ＬＮ＿ＸＯＵＴ）の間にＶＳＳ（ＧＮＤ）ノード（ＰＤｓ１，ＢＷ，ＰＮｓ１，ＬＮ＿ＶＳＳ１ｂ）が存在するため、Ｃｇ’，Ｃｄ’の値は若干増大する。ただし、Ｃｓ’の値は、ＶＳＳノードを挟んでいるためほぼゼロとみなすことができる。なお、比較例として図３２の場合には、ＸＩＮノードとＸＯＵＴノードの間で、その距離等に応じてある程度のピン間容量が存在することになる。Ｃｓ’が低減できると、前述したように寄生容量（ＣＬ’）を低減できることに加えて、ＸＩＮノードとＸＯＵＴノード間のカップリングノイズが低減できる。

次に、第３の特徴により、ノイズ耐性（ＥＭＣ）の向上が実現可能になる。Ｃｇ，Ｃｄの一端（ＬＮ＿ＶＳＳ１ｂ側）には、ＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴで生じる逆極性の発振信号が結合するが、これらは逆極性であるため、Ｃｇの一端とＣｄの一端を近距離で結合することで当該発振信号が相殺され、ＬＮ＿ＶＳＳ１ｂの電位レベルを一定に保つことが可能となる。その結果、ＧＮＤノイズが低減でき、ノイズ耐性の向上が図れる。一方、比較例として図３２の場合には、Ｃｇの一端とＣｄの一端がＬＮ＿ＶＳＳ１ａを介して遠距離で接続されるため、Ｃｇの一端の電位レベルとＣｄの一端の電位レベルとが一致しない事態が生じ得る。この電位レベルの不一致は、ノイズの発生源になり得る。

続いて、第４の特徴により、ノイズ耐性（ＥＭＣ）の向上が実現可能になる。図１（ａ）に示すように、略ループ状のＬＮ＿ＶＳＳ１ａを設けることで、ＸＴＡＬ，Ｃｇ，Ｃｄ，ＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴ，ＬＮ＿ＶＳＳ１ｂの形成領域又は実装領域とその外部との間のノイズの伝達を低減することが可能になる。ただし、その反面、略ループ状のＬＮ＿ＶＳＳ１ａがアンテナとして機能することでノイズ発生源となる恐れがある。そこで、ＬＮ＿ＶＳＳｎを設けることで、このＬＮ＿ＶＳＳ１ａのループ内における電磁波の通過を遮断し、ＬＮ＿ＶＳＳ１ａのアンテナとしての効果を抑制する。なお、ＬＮ＿ＶＳＳｎを設けることで、図３に示した寄生容量Ｃｇ’，Ｃｄ’が増大する恐れがあるが、前述したように、寄生容量としてはピン間の寄生容量が支配的であるため、特に、大きな問題とはならない。ただし、Ｃｇ’，Ｃｄ’の増大が過大になると問題が生じ得るので、その観点で、図１（ｂ）に述べたように、ＬＮ＿ＶＳＳｎをＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴから最も距離が離れた最下層とする方が望ましい。

次に、第５の特徴により、ＯＳＣＢＫと、ＣＢ１，ＣＢ２との間の寄生成分を低減し、ノイズの伝達を低減することが可能になる。その結果、特に、ＸＩＮノードおよびＸＯＵＴノードにおけるノイズ耐性の向上が図れる。ＯＳＣＢＫは、その機能上、ＣＢ１，ＣＢ２から見るとノイズの発生源となり、また、逆に、ＣＢ１，ＣＢ２からのノイズを受けて比較的容易に誤動作を生じ得る。そこで、ＯＳＣＢＫ用の各セルＣＬとＣＢ１用の各セルＣＬとの間隔や、ＯＳＣＢＫ用の各セルＣＬとＣＢ２用の各セルＣＬとの間隔を離すことでノイズの伝達を抑制する。

以上のような特徴を備えることで、特に、低ＣＬ値（例えばＣＬ値＝３〜７ｐＦ）対応の水晶振動子ＸＴＡＬを用いた水晶発振装置を容易に実現することが可能になる。特に低ＣＬ値対応の水晶発振装置では、前述したように寄生容量（ＣＬ’）の低減やノイズの低減が求められるが、図１（ａ）、（ｂ）の構成例を用いることで、これらの要求を満たすことができる。また、低ＣＬ値対応の水晶発振装置を用いることで、消費電力の低減が可能となる。水晶発振装置では、一般的に、式（２）で与えられる発振余裕度（Ｒｍ／Ｒｅ）と呼ばれる指標を規定値以上に保つ必要がある。ωは発振周波数（角速度）であり、ｇｍは、発振回路部ＯＳＣＢＫにおけるインバータ回路ＩＶの相互コンダクタンスである。発振余裕度は、外付け容量Ｃｄ，Ｃｇの積に反比例するので、発振余裕度を一定としてＣｄ，Ｃｇを小さくするとｇｍを小さくできるため、ＯＳＣＢＫに流す電流も小さくできる。

（Ｒｍ／Ｒｅ）＝ｇｍ／（Ｃｇ・Ｃｄ・ω^２） （２）
《水晶発振装置全体の代表的な実施の形態［２Ａ］》
図２は、本発明の一実施の形態による水晶発振装置において、図１とは異なる全体の概略構成例を示す平面図である。ここでは、図１との相違点に着目して説明する。まず、図２に示す半導体パッケージＰＫＧは、図１の場合と異なり、ＸＩＮ用の外部端子ＰＮｉとＸＯＵＴ用の外部端子ＰＮｏが隣接して配置され、また、回路ブロックＣＢ２用の外部端子として、ＶＳＳ用の外部端子ＰＮｓ２に加えて電源電圧ＶＣＣ用の外部端子ＰＮｖが備わっている。図２のＰＣＢ上の各配線パターンに関しては、図１の場合とほぼ同様であるが、前述したＰＮｉとＰＮｏの隣接配置に伴いＬＮ＿ＶＳＳ１ｂの一端がオープンとなっており、更に、容量Ｃｇ，Ｃｄの一端がＬＮ＿ＶＳＳ１ａに接続された構成となっている。すなわち、図２では、ＬＮ＿ＸＩＮとＬＮ＿ＸＯＵＴの間に、スルーホールＴＨによってＬＮ＿ＶＳＳｎに接続されたＶＳＳ用の島（ＬＮ＿ＶＳＳ１ｂ）が存在している。

図２の半導体チップＣＰ内では、発振回路部ＯＳＣＢＫとＣＰの一辺の間にＯＳＣＢＫ用の３個のセルＣＬが配置されている。３個のセルＣＬは、Ｘ軸方向に沿って順に配置され、その両側のＣＬがそれぞれＸＩＮ用のパッドＰＤｉとＸＯＵＴ用のパッドＰＤｏを備え、その間のセルＣＬｐｗが電源供給用のセルとなっている。ＰＤｉおよびＰＤｏは、それぞれボンディングワイヤＢＷを介してＰＮｉ，ＰＮｏに接続される。また、回路ブロックＣＢ２とＣＰの一辺の間には、Ｘ軸方向に沿って順に２個のセルＣＬが配置される。２個のＣＬは、それぞれ、ＶＳＳ用のパッドＰＤｓ２と、ＶＣＣ用のパッドＰＤｖを含んでおり、ＰＤｓ２，ＰＤｖがそれぞれボンディングワイヤＢＷを介してＰＮｓ２，ＰＮｖに接続される。ここで、ＰＤｖはＣＰ内のメタル配線ＭＬｖｃｃを介してＯＳＣＢＫ内の電源供給用のＣＬｐｗに接続され、同様に、ＰＤｓ２はＣＰ内のメタル配線ＭＬｖｓｓを介してＯＳＣＢＫ内のＣＬｐｗに接続される。ＯＳＣＢＫ内のインバータ回路ＩＶ（図３０）等は、このＣＬｐｗを介して供給された電源で動作を行う。

このような構成例において、その主要な特徴は、次のような点にある。まず、第６の特徴として、ＯＳＣＢＫ内においてＸＩＮ用のＰＤｉを含むセルＣＬとＸＯＵＴ用のＰＤｏを含むセルＣＬの間に電源供給用のセルＣＬｐｗが配置された点にある。すなわち、図２は、図１の場合と異なり、ＯＳＣＢＫに向けた専用の電源が備わっておらず、共通使用となる１組の電源用外部端子ＰＮｖ，ＰＮｓ２から電源が供給される構成例となっている。このような構成例は、例えば外部端子数が少ないローエンドマイコン等で用いられ、この場合、外部端子の制約上、ＰＮｉとＰＮｏが隣接して配置されることも有り得る。ただし、このようにＰＮｉとＰＮｏが隣接配置される場合でも、図２に示すように、半導体チップＣＰの内部では、ＰＤｉとＰＤｏの間にセルＣＬｐｗを挟んで間隔を確保し、更に、ＣＬｐｗから電源（ＶＣＣ，ＶＳＳ）が供給される構成とする。これによって、前述した第１の特徴（ＰＮｉ（ＰＤｉ）とＰＮｏ（ＰＤｏ）の間にＰＮｓ１（ＰＤｓ１）を配置）と同様に、ピン間の寄生容量の低減が図れると共に、ピン間のカップリングノイズの低減が図れる。

また、図２の構成例は、図１の場合と同様に、第２の特徴（ＬＮ＿ＸＩＮとＬＮ＿ＸＯＵＴの間にＬＮ＿ＶＳＳ１ｂを配置）と、第４の特徴（下層にＬＮ＿ＶＳＳｎを配置）と、第５の特徴（ＯＳＣＢＫ用の各パッドと、ＣＢ１用およびＣＢ２用の各パッドとの間に間隔を確保）を備えている。これらによって図１の場合と同様の効果が得られる。また、図２の構成例は、前述した第３の特徴（ＬＮ＿ＶＳＳ１ｂにＣｇ，Ｃｄの一端を接続）を備えていないが、勿論、当該特徴を備えた構成とすることも可能である。ただし、図２の場合では、図１の場合と異なり、ＯＳＣＢＫ向けのＶＳＳ用の外部端子ＰＮｓ１が存在せず、ＯＳＣＢＫの接地電源電圧ノードとＬＮ＿ＶＳＳ１ｂの間に若干距離が生じることになるためＣｇ，Ｃｄの一端をＬＮ＿ＶＳＳ１ａに接続している。

以上、本発明による水晶発振装置全体の代表的な実施の形態について説明を行ったが、以降、前述した各特徴の詳細や更なる特徴について、主に、ピン配置、半導体チップＣＰのレイアウト、配線基板ＰＣＢのレイアウトの観点から個別に説明を行う。

《水晶発振装置の詳細なピン配置》
《ピン配置（比較例）》
図３３は、本発明の前提として検討した水晶発振装置において、その詳細なピン配置の一例を示す概略図である。図３３に示す半導体パッケージＰＫＧｘは、半導体チップＣＰｘと複数の外部端子ＰＮを備えている。ＣＰｘには、発振回路部ＯＳＣＢＫが含まれ、ＯＳＣＢＫとＣＰｘの一辺の間でＸ軸方向に沿って、ＸＩＮ用のパッドＰＤｉを含むセルＣＬとＸＯＵＴ用のパッドＰＤｏを含むＣＬが隣接して配置されている。また、このＸＩＮ用のＣＬの隣やＸＯＵＴ用のＣＬの隣には、所定のパッドＰＤを含んだＣＬがＸ軸方向に沿って順次複数配置される。ＰＤｉ，ＰＤｏを含めて各パッドＰＤは、等間隔で配置されている。また、各パッドＰＤは、ボンディングワイヤＢＷを介して所定の外部端子ＰＮに適宜接続される。しかしながら、このようなパッド配置では、ＸＩＮノードとＸＯＵＴノード間のピン間の寄生容量が大きくなり、また、ＸＩＮノードとＸＯＵＴノードのノイズ耐性が十分に保てない恐れがある。

《ピン配置［１］》
図４は、本発明の一実施の形態による水晶発振装置において、その詳細なピン配置の一例を示す概略図である。図４に示す半導体パッケージＰＫＧ１ａは、半導体チップＣＰ１と複数の外部端子ＰＮを備えている。ＣＰ１には、発振回路部ＯＳＣＢＫが含まれ、ＯＳＣＢＫとＣＰ１の一辺の間でＸ軸方向に沿って順に５個のセルＣＬが配置されている。５個のＣＬは、それぞれ、３個のＶＳＳ用のパッドＰＤｓ１，ＰＤｓ３，ＰＤｓ４と、ＸＩＮ用のパッドＰＤｉと、ＸＯＵＴ用のパッドＰＤｏを含んでいる。これらのパッドは、Ｘ軸方向に沿って、ＰＤｓ３，ＰＤｉ，ＰＤｓ１，ＰＤｏ，ＰＤｓ４の順で配置される。また、この５個のパッドは、ボンディングワイヤＢＷを介して順に隣接して配置された５本の外部端子ＰＮにそれぞれ接続される。

このように、ＸＩＮノード（ＰＤｉ，ＢＷ，ＰＮ）とＸＯＵＴノード（ＰＤｏ，ＢＷ，ＰＮ）のそれぞれをＶＳＳ（ＧＮＤ）ノードで挟み込んだ構成とすることで、第１の特徴で述べたように、ＸＩＮノードとＸＯＵＴノードにおけるピン間の寄生容量およびカップリングノイズを低減することが可能となる。この際に、ＸＩＮノードとＸＯＵＴノードの間に加えて、ＸＩＮノードとＸＯＵＴノードの外側にもＶＳＳ（ＧＮＤ）ノードが配置されているため、ＸＩＮノードとＸＯＵＴノードのノイズ耐性も大きく向上させることが可能になる。また、図４では、第５の特徴で述べたように、ＯＳＣＢＫ用の各セルＣＬは、所定の回路ブロック用の各セルＣＬから分離して配置されており、これによってノイズ耐性の向上が図られている。なお、ここでは、ＰＤｓ４に隣接して更にＯＳＣＢＫ用のＶＣＣ用のパッドＰＤｖ１が配置されており、ＯＳＣＢＫは、ここから供給される電源によって動作する。

《ピン配置［２］》
図５は、図４を変形したピン配置の一例を示す概略図である。図５に示す半導体パッケージＰＫＧ１ｂは、半導体チップＣＰ２と複数の外部端子ＰＮを備えている。ＣＰ２において、発振回路部ＯＳＣＢＫとＣＰ２の一辺の間には、図４と同様にＸ軸方向に沿って順に５個のセルＣＬが配置されるが、図４の場合と異なり、ＶＳＳ用のパッドＰＤｓ４を含んだセルＣＬの代わりにＶＣＣ用のパッドＰＤｖ２を含んだセルが配置されている。これによって、図４の場合と比較してＯＳＣＢＫ用のセル（パッド）が１個削減され、回路面積（又は外部端子数）の低減が可能となる。このような構成例を用いると、ＸＯＵＴノードがＶＳＳ（ＧＮＤノード）とＶＣＣノードに挟まれることになるが、この場合でも十分にピン間の寄生容量およびカップリングノイズの低減やノイズ耐性の向上が図れる。ただし、通常、ＶＣＣノードの方がＶＳＳノードに比べて若干ノイズ量が大きく、また、ＸＩＮノードはＸＯＵＴノードよりも信号量が小さく、よりノイズ耐性が低いため、ここでは、ＸＩＮノード側ではなくＸＯＵＴノード側にＶＣＣノードを配置している。

《ピン配置［３］》
図６は、図５を変形したピン配置の一例を示す概略図である。図６に示す半導体パッケージＰＫＧ１ｃは、半導体チップＣＰ３と複数の外部端子ＰＮを備えている。ＣＰ３において、発振回路部ＯＳＣＢＫとＣＰ３の一辺の間には、Ｘ軸方向に沿って順に４個のセルＣＬが配置されている。４個のＣＬは、それぞれ、ＶＣＣ用のパッドＰＤｖ３、ＸＩＮ用のパッドＰＤｉと、ＶＳＳ用のパッドＰＤｓ１と、ＸＯＵＴ用のパッドＰＤｏを含んでおり、これらのパッドが、Ｘ軸方向において、ＰＤｖ３，ＰＤｉ，ＰＤｓ１，ＰＤｏの順で配置されている。

このように、図６の構成例は、図５の構成例から更にＯＳＣＢＫ用のセル（パッド）を１個削除することで、回路面積（又は外部端子数）の低減が図られている。ＸＩＮノードは、ＶＣＣノードとＶＳＳノードで挟み込まれているため、図５で述べたようにＸＩＮノードとＸＯＵＴノードにおけるピン間の寄生容量の低減やカップリングノイズの低減、ならびにＸＩＮノードのノイズ耐性の向上が十分に可能となっている。また、ＸＯＵＴノードに関しては、一方側にＶＳＳノードが配置され、他方側では、第５の特徴で述べたような間隔が確保されることで、ピン間の寄生容量の低減やカップリングノイズの低減ならびにＸＯＵＴノードのノイズ耐性の向上が図られている。すなわち、パッドＰＤ１を含む他の回路ブロック用のセルＣＬは、ＰＤｏとＰＤｓ１の間隔よりもＰＤｏとＰＤ１の間隔の方が広くなるように配置されている。

《ピン配置［４］》
図７は、図６を変形したピン配置の一例を示す概略図である。図７に示す半導体パッケージＰＫＧ２は、半導体チップＣＰ４と外部端子ＰＮｉ，ＰＮｏを含む複数の外部端子ＰＮを備えている。ＣＰ４において、発振回路部ＯＳＣＢＫとＣＰ４の一辺の間には、Ｘ軸方向に沿って順に３個のセルＣＬが配置されている。３個のＣＬの内の両側のＣＬは、それぞれ、ＸＩＮ用のパッドＰＤｉと、ＸＯＵＴ用のパッドＰＤｏを含んでいる。また、３個のＣＬの内の真ん中のセルＣＬａは、特に、パッドを含んでいない。ＰＤｉとＰＤｏは、互いに隣接して配置されたＰＮｉ，ＰＮｏにボンディングワイヤＢＷを介してそれぞれ接続される。

このように、図７の構成例は、図６の構成例から更にＯＳＣＢＫ用のセル（パッド）を１個削除した構成となっている。前述した第６の特徴とほぼ同様に、ＰＮｉとＰＮｏは隣接して配置されるが、ＣＰ４内では、ＰＤｉとＰＤｏがセルＣＬａを介して離れて配置されており、これによりＸＩＮノードとＸＯＵＴノード間のピン間の寄生容量ならびにカップリングノイズの低減が図られている。また、第５の特徴のように、ＰＤｉを含んだセルＣＬと、これに並んで配置され、パッドＰＤ２を含んだ所定の回路ブロック用のセルＣＬとの間にはある程度の間隔が確保され、同様に、ＰＤｏを含んだセルＣＬと、これに並んで配置され、パッドＰＤ１を含んだ所定の回路ブロック用のセルＣＬとの間にもある程度の間隔が確保される。具体的には、ＰＤｉとＰＤｏの間隔の１／２よりも、ＰＤｉとＰＤ２の間隔が広く配置され、同様に、ＰＤｉとＰＤｏの間隔の１／２よりも、ＰＤｏとＰＤ１の間隔が広く配置される。これによって、ＸＩＮノードおよびＸＯＵＴノードと所定の回路ブロックとの間の寄生容量が低減でき、ＸＩＮノードおよびＸＯＵＴノードのノイズ耐性を向上させることができる。

《ピン配置［５］》
図８は、図７を変形したピン配置の一例を示す概略図である。図８に示す半導体パッケージＰＫＧ３は、半導体チップＣＰ５と外部端子ＰＮｉ，ＰＮｎｃ，ＰＮｏを含む複数の外部端子ＰＮを備えている。ＰＮｎｃは、ＰＮｉとＰＮｏの間に配置される。ＣＰ５において、発振回路部ＯＳＣＢＫとＣＰ５の一辺の間には、Ｘ軸方向に沿って順に２個のセルＣＬが配置されている。２個のＣＬは、それぞれ、ＸＩＮ用のパッドＰＤｉと、ＸＯＵＴ用のパッドＰＤｏを含んでいる。ＰＤｉ，ＰＤｏは、ＰＮｉ，ＰＮｏにボンディングワイヤＢＷを介してそれぞれ接続される。また、ＰＮｎｃには特に何も接続されない。

このように、図８の構成例は、図７の構成例から更にＯＳＣＢＫ用のセルを１個削除した構成となっている。ここでは、第７の特徴として、ＰＤｉとＰＤｏは隣接配置されるが、その代わりに、ＰＮｉとＰＮｏの間にＰＮｎｃを挟むことで、ＸＩＮノードとＸＯＵＴノード間のピン間の寄生容量ならびにカップリングノイズの低減が図られている。また、図７の場合と同様に、ＯＳＣＢＫ用のパッドＰＤｉ，ＰＤｏと、所定の回路ブロック用のパッドＰＤ１，ＰＤ２との間にある程度の間隔を確保することで、寄生容量の低減やノイズ耐性の向上が図られている。

《半導体チップの詳細なレイアウト》
《チップレイアウト［１］》
図９は、本発明の一実施の形態による水晶発振装置において、その構成要素となる半導体チップの主要部のレイアウト構成例を示す概略図である。図９に示す半導体チップＣＰ３ａは、ＣＰ３ａの一辺に沿って（Ｘ軸方向に沿って）順に配置された４個のセルＣＬを含んでいる。４個のＣＬは、発振回路部ＯＳＣＢＫ用であり、それぞれ、ＶＣＣ用のパッドＰＤｖ３、ＸＩＮ用のパッドＰＤｉ、ＶＳＳ用のパッドＰＤｓ１、ＸＯＵＴ用のパッドＰＤｏを備えている。各パッドの配列は、図６の場合と同様に、ＰＤｖ３，ＰＤｉ，ＰＤｓ１，ＰＤｏの順である。

ＰＤｖ３からはチップの内部方向（Ｙ軸方向）に向けてメタル配線ＭＬｖｃｃ３が延伸し、ＰＤｓ１からはＹ軸方向に向けてメタル配線ＭＬｖｓｓ１が延伸している。ＭＬｖｃｃ３，ＭＬｖｓｓ１は、最上層のメタル配線層ＰＭを用いて形成される。一方、ＰＤｉからは、Ｙ軸方向に向けたメタル配線ＭＬｘｉｎが延伸し、ＰＤｏからはＹ軸方向に向けてメタル配線ＭＬｘｏｕｔが延伸している。ＭＬｘｉｎ，ＭＬｘｏｕｔは、ＰＭよりも下層となる第１層目のメタル配線層Ｍ１を用いて形成され、図示はしないが、セルＣＬ内において、最上層のＰＭに位置するＰＤｉ，ＰＤｏにコンタクトホールを介してそれぞれ接続されている。

４個のセルＣＬに対してＹ軸方向に近接して給電領域ＶＡＲが設けられる。ＶＡＲでは、Ｍ１とＰＭの間に位置する２層分のメタル配線層Ｍ２，Ｍ３を用いて網目状のメタル配線が形成されている。ＶＡＲにおける最上層には、前述したＭＬｖｃｃ３，ＭＬｖｓｓ１が配置されており、このＭＬｖｃｃ３，ＭＬｖｓｓ１がそれぞれコンタクトホール（図示せず）を介してこの網目状のメタル配線に適宜接続されている。ＶＡＲにおける半導体基板上には、図３０に示したように、インバータ回路ＩＶ等を含む発振回路部ＯＳＣＢＫが形成されており、ＯＳＣＢＫは、この網目状のメタル配線からの電源供給を受けて動作する。また、ＭＬｘｉｎはＩＶの入力に接続され、ＭＬｘｏｕｔはＩＶの出力に接続される。

このように、図９のレイアウト構成例は、第８の特徴として、発振回路部ＯＳＣＢＫに対して、相対的に上層部分（ＰＭ，Ｍ３，Ｍ２）を用いて電源を供給し、相対的に下層部分（Ｍ１）を用いて信号を供給している。また、電源ラインには網目状のメタル配線を用いている。これにより、ＯＳＣＢＫに対してノイズが小さい電源を供給できると共に、ＸＩＮノードおよびＸＯＵＴノードの寄生容量を低減することが可能となる。電源ノイズの低減は、上層のメタル配線層を用いるほど配線抵抗を低減でき、更に、網目状のメタル配線を用いることでＩＲドロップの低減等が可能になることから得られる。また、寄生容量の低減は、セルＣＬ内において信号を下層のメタル配線層Ｍ１に落とし込むことで、信号と電源を同一メタル配線層内で並走させないことから得られる。

《チップレイアウト［２］》
図１０は、図９を変形したレイアウト構成例を示す概略図である。図１０に示す半導体チップＣＰ３ｂは、図９の半導体チップＣＰ３ａと比較として、ＶＣＣ用のメタル配線ＭＬｖｃｃ３とＶＳＳ用のメタル配線ＭＬｖｓｓ１が近接かつ並行にＹ軸方向に向けて延伸する構成となっている。すなわち、ＭＬｖｃｃ３は、セルＣＬの領域において、一旦、ＭＬｖｓｓ１に向けてＸ軸方向に延伸し、その後、Ｙ軸方向に向けて延伸する構成となっている。当該レイアウト構成例も用いた場合でも、図９と同様な効果が得られる。

《チップレイアウト［３］》
図１１は、図９を変形した他のレイアウト構成例を示す概略図である。図１１に示す半導体チップＣＰ１は、図９と比較して、図９におけるＶＣＣ用のパッドＰＤｖ３を含んだセルＣＬがＶＳＳ用のパッドＰＤｓ３を含んだセルＣＬに置き換わり、更に、図９におけるＸＯＵＴ用のパッドＰＤｏを含んだセルＣＬの隣にＶＳＳ用のパッドＰＤｓ４を含んだセルＣＬが追加された構成となっている。すなわち、各パッドの配置が、図４の構成例に対応したものとなっている。ＰＤｓ３からは、チップの内部方向（Ｙ軸方向）に向けてメタル配線ＭＬｖｓｓ３が延伸し、ＰＤｓ４からはＹ軸方向に向けてメタル配線ＭＬｖｓｓ４が延伸している。ＭＬｖｓｓ３，ＭＬｖｓｓ４は、最上層のメタル配線層ＰＭを用いて形成され、図９の場合と同様に、給電領域ＶＡＲにおける網目状のメタル配線に適宜接続される。当該レイアウト構成例も用いた場合でも、図９と同様な効果が得られる。また、このように電源配線が増加するほど、半導体チップ内でＸＩＮノード，ＸＯＵＴノードと電源間の寄生容量が増大する恐れがあるため、このようなレイアウト構成例を用いることがより有益となる。

《チップレイアウト［４］》
図１２は、図１１を変形したレイアウト構成例を示す概略図である。図１２に示す半導体チップＣＰ２は、図１１と比較して、図１１におけるＶＳＳ用のパッドＰＤｓ４を含んだセルＣＬがＶＣＣ用のパッドＰＤｖ２を含んだセルＣＬに置き換わった構成となっている。すなわち、各パッドの配置が、図５の構成例に対応したものとなっている。ＰＤｖ２からは、チップの内部方向（Ｙ軸方向）に向けてメタル配線ＭＬｖｃｃ２が延伸している。ＭＬｖｃｃ２は、最上層のメタル配線層ＰＭを用いて形成され、図１１の場合と同様に、給電領域ＶＡＲにおける網目状のメタル配線に適宜接続される。当該レイアウト構成例も用いた場合でも、図１１と同様な効果が得られる。

《チップレイアウト［５］》
図１３は、本発明の一実施の形態による水晶発振装置において、図９等とは異なる半導体チップの主要部のレイアウト構成例を示す概略図である。図１３に示す半導体チップＣＰ４は、ＣＰ４の一辺に沿って（Ｘ軸方向に沿って）順に配置された３個のセルＣＬを含んでいる。３個のＣＬは、発振回路部ＯＳＣＢＫ用であり、その両側のＣＬがそれぞれＸＩＮ用のパッドＰＤｉとＸＯＵＴ用のパッドＰＤｏを備え、その間のセルＣＬｐｗが電源供給用のセルとなっている。また、図１３では、当該ＯＳＣＢＫ用の各セル領域から一定の間隔を置いて、所定の回路ブロック用のセル領域が存在している。当該セル領域の中には、ＶＳＳ用のパッドＰＤｓ２を含んだセルＣＬと、ＶＣＣ用のパッドＰＤｖを含んだセルＣＬが備わっている。すなわち、各パッドの配列は、図２または図７の構成例に対応したものとなっている。

ＰＤｖからは、メタル配線ＭＬｖｃｃが電源供給用のＣＬｐｗに向けてＸ軸方向に（チップの一辺に沿って）延伸し、ＣＬｐｗに到達したのちチップの内部方向（Ｙ軸方向）に延伸している。同様に、ＰＤｓ２からは、メタル配線ＭＬｖｓｓがＣＬｐｗに向けてＸ軸方向に延伸し、ＣＬｐｗに到達したのちＭＬｖｃｃと近接かつ並行した状態でＹ軸方向に延伸している。ＭＬｖｃｃ，ＭＬｖｓｓは、最上層のメタル配線層ＰＭを用いて形成される。このＹ軸方向に延伸したＭＬｖｃｃ，ＭＬｖｓｓは、図９等の場合と同様に、ＯＳＣＢＫ用の給電領域ＶＡＲにおいて網目状のメタル配線に適宜接続される。また、ＰＤｉ，ＰＤｏからは、図９等の場合と同様に、第１層目のメタル配線層Ｍ１を用いたメタル配線ＭＬｘｉｎ，ＭＬｘｏｕｔがＹ軸方向に延伸している。このような構成例を用いることで、ＯＳＣＢＫが専用の電源を備えない場合でも、図９の場合と同様の理由で、ＯＳＣＢＫに対してノイズが小さい電源を供給できると共に、ＸＩＮノードおよびＸＯＵＴノードの寄生容量を低減することが可能となる。

《チップレイアウト［６］》
図１４は、図１３を変形したレイアウト構成例を示す概略図である。図１４に示す半導体チップＣＰ４ａは、図１３と比較して、図１３における電源供給用のセルＣＬｐｗ（図１４ではセルＣＬｐｗ１）に加えて、更に、ＸＩＮ用のパッドＰＤｉに隣接して電源供給用のセルＣＬｐｗ２が加わった構成となっている。すなわち、ＰＤｉを含むセルＣＬをＣＬｐｗ１とＣＬｐｗ２で挟んだ構成となっている。図１３に示したパッドＰＤｖからのメタル配線ＭＬｖｃｃは、図１４では、ＣＬｐｗ１に向けてＸ軸方向に（チップの一辺に沿って）延伸し、ＣＬｐｗ１に到達したのちチップの内部方向（Ｙ軸方向）に延伸している。一方、図１３に示したパッドＰＤｓ２からのメタル配線ＭＬｖｓｓは、図１４では、ＣＬｐｗ２に向けてＸ軸方向に延伸し、ＣＬｐｗ２に到達したのちチップのＹ軸方向に延伸している。ＭＬｖｃｃ，ＭＬｖｓｓは、図１３と同様に、給電領域ＶＡＲにおける網目状のメタル配線に適宜接続される。

このような構成例を用いると、図１３の場合と同様に、ＯＳＣＢＫに対してノイズが小さい電源を供給できると共に、ＸＩＮノードおよびＸＯＵＴノードの寄生容量を低減することが可能となる。更に、図１３の場合と比較して、パッドＰＤｉ用のセルＣＬの両側を電源供給用のセルＣＬｐｗ１，ＣＬｐｗ２で挟みこんでいるため、ＸＩＮノードのノイズ耐性を向上させることが可能になる。すなわち、ＸＯＵＴノードよりもＸＩＮノードの方が信号量が小さく、ノイズ耐性が低いため、ＸＩＮノードの方のノイズ耐性を優先的に高めることが有益となる。

《チップレイアウト［５’］》
図１５は、図１３の構成例において、その各セルの詳細な構成例を示す概略図である。図１５に示すように、ＸＩＮ用のパッドＰＤｉを含むセルＣＬ内には、ＥＳＤ保護素子（クランプ素子）ＣＬＰ１が設けられ、同様に、ＸＯＵＴ用のパッドＰＤｏを含むセルＣＬ内にも、ＥＳＤ保護素子（クランプ素子）ＣＬＰ１が設けられる。ＣＬＰ１は、ＰＤｉ，ＰＤｏと接地電源電圧ＧＮＤの間をクランプする。また、電源供給用のセルＣＬｐｗ内には、ＥＳＤ保護素子（クランプ素子）ＣＬＰ２が設けられる。ＣＬＰ２は、メタル配線ＭＬｖｃｃとメタル配線ＭＬｖｓｓの間をクランプする。

ＣＬＰ２は、例えば、ＭＬｖｓｓ側をアノード、ＭＬｖｃｃ側をカソードとするｐｎ接合ダイオードＤ２や、ＭＬｖｃｃとＭＬｖｓｓの間にソース・ドレイン経路が接続され、ＭＬｖｓｓにゲートが接続されたｎチャネル型ＭＯＳトランジスタＭＮｄ等によって構成される。一方、ＣＬＰ１は、ＧＮＤ側をアノード、ＰＤｉ，ＰＤｏ側をカソードとするｐｎ接合ダイオードＤ１等によって構成される。信号用となるＣＬＰ１においてＭＮｄのような保護素子を適用すると、寄生容量の増大やリーク電流の増大等が過大となるため、ここではｐｎ接合ダイオードを適用している。

図１５の構成例は、次のような特徴を備えている。まず、第９の特徴として、ＸＩＮ，ＸＯＵＴ用のパッドＰＤｉ，ＰＤｏには、電源電圧（ＶＣＣ）側のクランプ素子は接続されず、ＧＮＤ側のクランプ素子のみが接続されたことが挙げられる。これは、水晶発振装置を幅広い電源電圧に対応させるためである。すなわち、仮にＰＤｉ，ＰＤｏに電源電圧側のクランプ素子を接続すると、当該クランプ素子の容量値が電源電圧の値に応じて変化し、ＸＩＮノード，ＸＯＵＴノードの寄生容量の値が変化する（強いては発振が不安定となる）恐れがあり、これを防止するためである。

続いて、第１０の特徴として、ＣＬｐｗ内にＥＳＤ保護素子ＣＬＰ２を設けたことが挙げられる。通常、ＥＳＤ保護素子は、外部端子の直近（例えばＰＤｓ２やＰＤｖのセル内）に設けられるが、この場合、外部端子からＯＳＣＢＫまでの電源経路に距離が存在するため、例えば、ＭＬｖｃｃ，ＭＬｖｓｓにサージが直接混入したような場合に、ＯＳＣＢＫを十分に保護できない恐れがある。そこで、図１５の構成例ように、ＯＳＣＢＫの直近にＣＬＰ２を配置することで、ＯＳＣＢＫの十分なサージからの保護が実現可能になる。なお、外部端子の直近（例えばＰＤｓ２やＰＤｖのセル内）には、ＥＳＤ保護素子を配置してもよく、場合によっては省略することも可能である。なお、ここでは、図１３の構成例を例に説明を行ったが、パッドＰＤｉ，ＰＤｏのＥＳＤ保護素子に関しては、他の構成例でも同様に適用可能である。また、電源供給用のセルにおけるＥＳＤ保護素子に関しては、例えば、図１４の構成例も含めてＯＳＣＢＫが専用の電源を備えない構成に対して同様に適用可能である。

《半導体パッケージのレイアウト》
図１６は、本発明の一実施の形態による水晶発振装置において、そのパッケージ構成の一例を示す概略図である。図１６に示す半導体パッケージＰＫＧは、前述した図１３等の構成例と同様に、発振回路部ＯＳＣＢＫに専用の電源を備えない半導体チップＣＰ４ｂを搭載している。半導体パッケージＰＫＧは、ＶＳＳ用の外部端子ＰＮｓ２とＶＣＣ用の外部端子ＰＮｖからなる一組の電源端子を備えており、ＰＫＧ内のＣＰ４ｂは、この一組の電源端子から供給された電源によって所定の動作を行う。ＣＰ４ｂは、ここでは、ＯＳＣＢＫに加えて、所定の回路ブロックＣＢを備えている。そして、ＣＰ４ｂには、ＯＳＣＢＫに対応して複数のセルＣＬからなるセル領域ＣＬＢｏが配置され、ＣＢに対応して複数のＣＬからなるセル領域ＣＬＢｃが、ＣＬＢｏとは一定の距離を置いて配置される。

ここで、ＣＬＢｃ内では、第１１の特徴として、外部端子ＰＮｓ２に対応して２個のパッドＰＤｓ２１，ＰＤｓ２２が配置され、外部端子ＰＮｖに対応して２個のパッドＰＤｖ１１，ＰＤｖ１２が配置される。ＰＤｓ２１，ＰＤｓ２２は、それぞれ異なるボンディングワイヤＢＷを介してＰＮｓ２に共通に接続され、ＰＤｖ１１，ＰＤｖ１２は、それぞれ異なるボンディングワイヤＢＷを介してＰＮｖに共通に接続される。ＰＤｓ２１，ＰＤｖ１１には、図１３等で述べたようなＯＳＣＢＫに延伸するメタル配線ＭＬｖｓｓ，ＭＬｖｃｃがそれぞれ接続される。一方、ＰＤｓ２２，ＰＤｖ１２は、それぞれメタル配線ＭＬ１，ＭＬ２を介して回路ブロックＣＢに接続される。

このように、第１１の特徴を用いることで、電源ノイズの低減が実現可能になる。例えば、電源が一組しか存在せず、仮にＰＮｓ２，ＰＮｖに対応するパッドがそれぞれ１個であった場合には、ＣＢからの電源ノイズが当該パッドを介してＯＳＣＢＫ側に回り込み、発振の不具合が生じる恐れがある。そこで、図１６の構成例のように、１個の外部端子に対応して２個のパッドを設け、１個の外部端子からそれらにダブルボンディングを行うと、ＣＢからの電源ノイズは、２本のボンディングワイヤＢＷを介してＯＳＣＢＫ側に回り込むことになる。この際に、ＢＷは、インダクタ成分を持っているため、電源の寄生容量成分と併せてロウパスフィルタを構成し、その結果、ＣＢからＯＳＣＢＫ側に回り込む電源ノイズを減衰させることが可能となる。なお、ここでは、１個の外部端子に２個のパッドを対応させたが、更に拡張して３個以上のパッドに対応させることも可能である。

《配線基板の詳細なレイアウト》
《基板レイアウト［１］》
図１７は、本発明の一実施の形態による水晶発振装置において、その構成要素となる配線基板のレイアウト構成例を示す概略図である。図１７において、配線基板ＰＣＢ１上には、半導体パッケージＰＫＧ１ｄが実装される。ＰＫＧ１ｄでは、Ｘ軸方向に沿って順に、所定の信号ＸＸ用の外部端子ＰＮｘｘ、ＸＩＮ用の外部端子ＰＮｉ、ＶＳＳ用の外部端子ＰＮｓ１、ＸＯＵＴ用の外部端子ＰＮｏが配置され、１本の外部端子を挟んでＶＳＳ用の外部端子ＰＮｓ２が配置されている。ＰＣＢ１の最上層の配線層（図１（ｂ）の第１配線層ＬＹ１に該当）には、ＰＫＧ１ｄの実装部分においてＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｄが形成されている。このＬＮ＿ＶＳＳ１ｄには、前述したＶＳＳ用の２本の外部端子ＰＮｓ１，ＰＮｓ２が接続される。

ＰＣＢ１上には、外付け部品として容量Ｃｇ，Ｃｄおよび水晶振動子ＸＴＡＬが実装される。また、ＰＣＢ１では、最上層の配線層（図１（ｂ）のＬＹ１）において、ＬＮ＿ＶＳＳ１ｄに加えて、配線パターンＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴ，ＬＮ＿ＶＳＳ１ａ，ＬＮ＿ＶＳＳ１ｂ，ＬＮ＿ＶＳＳ１ｃ，ＬＮ＿ＸＸが形成される。ＬＮ＿ＸＩＮは、一端がＸＩＮ用のＰＮｉに接続され、略Ｙ軸方向に延伸し、他端がＣｇの一端に接続される。ＬＮ＿ＸＯＵＴは、一端がＸＯＵＴ用のＰＮｏに接続され、略Ｙ軸方向に抵抗Ｒｄ（省略可能）を介して延伸し、他端がＣｄの一端に接続される。ＬＮ＿ＸＩＮおよびＬＮ＿ＸＯＵＴは、Ｘ軸方向に延伸する分岐配線を持ち、ＬＮ＿ＸＩＮの分岐配線の先とＬＮ＿ＸＯＵＴの分岐配線の先との間にＸＴＡＬが接続される。

ＬＮ＿ＶＳＳ１ｂは、一端がＶＳＳ用のＰＮｓ１に接続され、ＬＮ＿ＸＩＮとＬＮ＿ＸＯＵＴの間の領域で略Ｙ軸方向に延伸する。Ｃｇ，Ｃｄの他端は、ＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｃに接続される。ＬＮ＿ＶＳＳ１ａは、一端がＶＳＳ用のＰＮｓ２に接続され、前述したＸＴＡＬ，Ｃｇ，Ｃｄ，ＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴ，ＬＮ＿ＶＳＳ１ｂ，ＬＮ＿ＶＳＳ１ｃの形成領域又は実装領域を囲むように略ループ状に配置されている。ＬＮ＿ＶＳＳ１ｃは、最上層の配線層（図１（ｂ）のＬＹ１）において、ＬＮ＿ＶＳＳ１ａに接続される。また、ＬＮ＿ＸＸは、一端がＸＸ用のＰＮｘｘに接続され、一旦、ＰＫＧ１ｄの内側方向に延伸したのち（ＰＫＧ１ｄの実装部分内で延伸したのち）、所定の方向に延伸する。

また、ＰＣＢ１では、前述した最上層の配線層での各配線パターン（ＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴ，ＬＮ＿ＶＳＳ１ａ，ＬＮ＿ＶＳＳ１ｂ，ＬＮ＿ＶＳＳ１ｃ）の下層部分（Ｚ軸方向）の配線層（図１（ｂ）の第ｎ配線層ＬＹｎに該当）において、ＶＳＳ用となる面状の配線パターンＬＮ＿ＶＳＳｎが形成されている。ＬＹｎは、望ましくは最下層であるが、必ずしもこれに限定されるものではなく、最上層と最下層の間に位置する内層であってもよい。前述したＬＮ＿ＶＳＳ１ｂの他端付近は、スルーホールＴＨを介してＬＮ＿ＶＳＳｎに接続され、ＬＮ＿ＶＳＳ１ａの一端付近および他端付近もスルーホールＴＨを介してＬＮ＿ＶＳＳｎに接続される。

ここで、図１７の構成例は、次のような特徴を備えている。まず、前述した第１の特徴（ＰＮｉとＰＮｏの間にＰＮｓ１が配置）、第２の特徴（ＬＮ＿ＸＩＮとＬＮ＿ＸＯＵＴの間にＬＮ＿ＶＳＳ１ｂが配置）、第４の特徴（下層にＬＮ＿ＶＳＳｎが配置）を備え、これによりピン間の寄生容量の低減効果、ピン間のカップリングノイズの低減効果、ならびにノイズ耐性の向上効果等が得られる。更に、第１２の特徴として、容量Ｃｇ，Ｃｄの他端を短い配線（ＬＮ＿ＶＳＳ１ｃ）で一旦結合したのち、ＬＮ＿ＶＳＳ１ａに接続している点が挙げられる。これによって、第３の特徴と同様に、ＬＮ＿ＶＳＳ１ａに直接接続する場合（図３２の構成例の場合）と比較してノイズ耐性の向上が図れる。ただし、更にノイズ耐性を向上させるためには、図１の構成例等にように、半導体パッケージのＶＳＳノードにより近く配置されたＬＮ＿ＶＳＳ１ｂに接続する方が望ましい。また、第１３の特徴として、配線パターンＬＮ＿ＸＸの配線方向が挙げられる。ＬＮ＿ＸＸをＰＮｘｘから半導体パッケージの内側方向に一旦延伸させることで、外側方向に延伸させる場合（図３２の構成例の場合）と比較して、ＸＩＮノードとの間の寄生容量およびカップリングノイズを低減でき、ＸＩＮノードのノイズ耐性を向上させることが可能になる。

なお、図１７では、ＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ａにおいてＶＳＳ用の外部端子ＰＮｓ２に近い箇所がＶＳＳ用のポート（ＰＯＲＴ）に接続されている。ＶＳＳ用のポート（ＰＯＲＴ）とは、当該配線基板上に実装される図示しない電源生成装置（ＤＣ−ＤＣコンバータ等）のＶＳＳ端子を意味する。ポート（ＰＯＲＴ）の接続位置は、特にこれに限定されるものではないが、できるだけ半導体パッケージのＶＳＳノード（ＶＳＳ用の外部端子）から近い位置とする方が望ましい。この観点で、接続位置を例えばＬＮ＿ＶＳＳ１ｄ等とすることも可能である。一方、比較例として仮に接続位置をＬＮ＿ＶＳＳ１ａのＰＮｓ２側ではない端部等とした場合、発振動作に伴いＰＮｓ２からＬＮ＿ＶＳＳ１ａの全体を介してポート（ＰＯＲＴ）に電流が流れることになるため、ノイズ耐性の観点で好ましくない。

《基板レイアウト［２］》
図１８は、本発明の一実施の形態による水晶発振装置において、その構成要素となる配線基板の他のレイアウト構成例を示す概略図である。図１８において、配線基板ＰＣＢ２上には、図１７と同様の半導体パッケージＰＫＧ１ｄならびに外付け部品（容量Ｃｇ，Ｃｄ、抵抗Ｒｄ、水晶振動子ＸＴＡＬ）が実装され、図１７とほぼ同様の配線パターンが形成されている。図１７との相違点は次の２点である。１点目は、ＸＩＮ用の外部端子ＰＮｉから延びる配線パターンＬＮ＿ＸＩＮの末端と、ＸＯＵＴ用の外部端子ＰＮｏから延びる配線パターンＬＮ＿ＸＯＵＴの末端との間にＸＴＡＬが接続された点である。２点目は、Ｃｇ，Ｃｄの一端がＶＳＳ用の外部端子ＰＮｓ１から延びる配線パターンＬＮ＿ＶＳＳ１ｂに接続され、Ｃｇの他端がＬＮ＿ＸＩＮに、Ｃｄの他端がＬＮ＿ＸＯＵＴに接続された点である。このように、図１８の構成例は、図１７で述べた第１２の特徴の代わりに図１で述べた第３の特徴（ＬＮ＿ＶＳＳ１ｂにＣｇ，Ｃｄの一端が接続される）を備えたものとなっている。これによって、図１７の構成例と比較して、更なるノイズ耐性の向上が期待できる。なお、その他の特徴に関しては、図１７の場合と同様である。

《基板レイアウト［３］》
図１９は、図１８を変形したレイアウト構成例を示す概略図である。図１９において、配線基板ＰＣＢ３上には、図１８とは異なる外部端子ＰＮを備えた半導体パッケージＰＫＧ１ａが実装される。ＰＫＧ１ａでは、Ｘ軸方向に沿って順に、ＶＳＳ用の外部端子ＰＮｓ３、ＸＩＮ用の外部端子ＰＮｉ、ＶＳＳ用の外部端子ＰＮｓ１、ＸＯＵＴ用の外部端子ＰＮｏ、ＶＳＳ用の外部端子ＰＮｓ４が配置されている。すなわち、前述した図４の構成例と同様に、ＰＮｉ，ＰＮｏのそれぞれがＶＳＳで挟まれた配置となっている。

ＰＣＢ３上において、ＰＫＧ１ａの実装部分に形成されたＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｄには、前述したＶＳＳ用の３個の外部端子ＰＮｓ３，ＰＮｓ１，ＰＮｓ４が接続される。ＰＮｉ，ＰＮｓ１，ＰＮｏから延伸する各配線パターンＬＮ＿ＸＩＮ，ＬＮ＿ＶＳＳ１ｂ，ＬＮ＿ＸＯＵＴや、これに接続される各種外付け部品（容量Ｃｇ，Ｃｄ、抵抗Ｒｄ、水晶振動子ＸＴＡＬ）の実装に関しては、図１８の構成例と同様である。ここで、図１９の構成例と図１８の構成例では、ＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ａの構成が若干異なっている。ＬＮ＿ＶＳＳ１ａは、図１８の構成例ではＰＮｓ２を起点に略ループ状に形成され、その終点が最上層の配線層（図１（ｂ）のＬＹ１）において開放状態とされたが、図１９の構成例ではＰＮｓ４とＰＮｓ３の間で完全にループを構成するように形成されている。すなわち、最上層の配線層においては、ＬＮ＿ＶＳＳ１ａとＬＮ＿ＶＳＳ１ｄによって完全なループ配線が形成される。

このような構成例を用いると、図１８で述べた各種効果に加えて、ＸＩＮノード、ＸＯＵＴノードおよび各種外付け部品をＶＳＳノードとなるループ配線によって完全にガードすることができるため、図１８の構成例と比較して、更なるノイズ耐性の向上が期待できる。ただし、当該ループ配線がループアンテナとして機能することによるノイズ耐性の低下が懸念されるが、ここでは、第４の特徴で述べたように、下層にＶＳＳ用となる面状の配線パターンＬＮ＿ＶＳＳｎを設けているため特に問題は生じない。なお、図１８の構成例におけるＬＮ＿ＶＳＳ１ａは、仮にＬＮ＿ＶＳＳｎが存在しない場合、一端が開放されているためループアンテナとしての機能は果たさないが、モノポールアンテナとして機能することがある。この場合、ＬＮ＿ＶＳＳ１ａの配線長に応じた周波数で共振が生じ、当該周波数のノイズが生じる可能性がある。また、図１９では、ＶＳＳ用のポートの接続位置は示していないが、例えば、ＬＮ＿ＶＳＳ１ａにおけるＰＮｓ４の近辺や、ＬＮ＿ＶＳＳ１ａにおけるＰＮｓ３の近辺や、あるいはＬＮ＿ＶＳＳ１ｄ等とすることも可能である。

《基板レイアウト［４］》
図２０は、図１８を変形した他のレイアウト構成例を示す概略図である。図２０において、配線基板ＰＣＢ２ａ上には、図１８とは異なる外部端子ＰＮを備えた半導体パッケージＰＫＧ２ａが実装される。ＰＫＧ２ａでは、Ｘ軸方向に沿って順に、所定の信号ＸＸ用の外部端子ＰＮｘｘ、ＸＩＮ用の外部端子ＰＮｉ、ＸＯＵＴ用の外部端子ＰＮｏが配置され、１本の外部端子を挟んでＶＳＳ用の外部端子ＰＮｓ２が配置されている。すなわち、前述した図２、図７等の構成例と同様に、ＰＮｉとＰＮｏが隣接配置された構成例となっている。

ＰＣＢ２ａ上において、ＰＫＧ２ａの実装部分に形成されたＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｄには、前述したＶＳＳ用の外部端子ＰＮｓ２が接続される。各外部端子ＰＮｘｘ，ＰＮｉ，ＰＮｏ，ＰＮｓ２から延伸する各配線パターンＬＮ＿ＸＸ，ＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴ，ＬＮ＿ＶＳＳ１ａに関しては、図１８の場合と同様である。ただし、ここでは、ＰＮｉとＰＮｏの間にＶＳＳ用の外部端子が存在しないため、ＬＮ＿ＸＩＮとＬＮ＿ＸＯＵＴの間の領域で、ＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｂが島状に孤立して配置される。ＬＮ＿ＶＳＳ１ｂは、スルーホールＴＨを介して下層のＶＳＳ用の配線パターンＬＮ＿ＶＳＳｎに接続されている。また、各種外付け部品（容量Ｃｇ，Ｃｄ、抵抗Ｒｄ、水晶振動子ＸＴＡＬ）の実装に関しては、図１８の場合と同様である。

このような構成例を用いると、ＸＩＮ用の外部端子ＰＮｉとＸＯＵＴ用の外部端子ＰＮｏが隣接する場合であっても、第２の特徴で述べたように、ＬＮ＿ＶＳＳ１ｂを設けることで、ＸＩＮノードとＸＯＵＴノードにおけるピン間の寄生容量やカップリングノイズを低減することが可能になる。また、第３の特徴で述べたように、このＬＮ＿ＶＳＳ１ｂにｇ，Ｃｄの一端を接続することで、ノイズ耐性の向上が図れる。なお、その他の特徴ならびに効果に関しては、図１８の場合と同様である。

《基板レイアウト［５］》
図２１は、図２０を変形したレイアウト構成例を示す概略図である。図２１に示す配線基板ＰＣＢ２ｂ上には、図２０と同様の半導体パッケージＰＫＧ２ａおよび各種外付け部品（容量Ｃｇ，Ｃｄ、抵抗Ｒｄ、水晶振動子ＸＴＡＬ）が実装され、図２０と同様の各種配線パターンが形成されている。図２１の構成例と図２０の構成例の違いは、配線パターンＬＮ＿ＶＳＳ１ｂが、図２０の構成例では島状に孤立して配置されていたのに対して、図２１の構成例では、外部端子ＰＮｉと外部端子ＰＮｏの間の空間を利用して、ＰＫＧ２ａの実装部分に形成されたＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｄに接続されている点にある。このような構成例を用いると、図２０で述べた各種効果に加えて、更なるノイズ耐性の向上が実現可能になる。すなわち、図２０の構成例では、ＰＫＧ２ａのＶＳＳノードと配線パターンＬＮ＿ＶＳＳ１ｂの間に距離が存在するため、ＶＳＳレベルの不一致が生じる恐れがあるが、図２１の構成例を用いることで当該距離が短縮でき、ＶＳＳレベルの不一致に伴う電源ノイズの発生を抑制することが可能になる。

《基板レイアウト［６］》
図２２は、図２１を変形したレイアウト構成例を示す概略図である。図２２に示す配線基板ＰＣＢ２ｃ上には、図２１とは異なる半導体パッケージＰＫＧ２ｂが実装されている。図２２の半導体パッケージＰＫＧ２ｂは、図２１のＰＫＧ２ａと異なり、ＸＩＮ用の外部端子ＰＮｉやＸＯＵＴ用の外部端子ＰＮｏの近辺にＶＳＳ用の外部端子（図２１におけるＰＮｓ２）が存在しない構成となっている。ＰＣＢ２ｃにおける配線パターンや各種外付け部品の実装方法に関しては図２１のＰＣＢ２ｂとほぼ同様である。

ここで、図２２と図２１の相違点として、図２２では、ＶＳＳ用の外部端子が存在しないため、略ループ状に形成されたＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ａの両端が最上層の配線層（図１（ｂ）のＬＹ１）において開放状態になっている。このような構成例を用いると、ＰＮｉ，ＰＮｏの近辺にＶＳＳ用の外部端子が存在しない場合であっても、図２１とほぼ同様な効果を得ることが可能になる。なお、ここでは、ＶＳＳ用のポート（ＰＯＲＴ）をＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｄに接続する例を示しているが、勿論、これに限定されるものではない。

《基板レイアウト［７］》
図２３は、図１７を変形したレイアウト構成例を示す概略図である。図２３に示す配線基板ＰＣＢ１ａ上には、図１７とは異なる半導体パッケージＰＫＧ２ａが実装されている。半導体パッケージＰＫＧ２ａでは、図２０等で述べたように、Ｘ軸方向に沿って順に、所定の信号ＸＸ用の外部端子ＰＮｘｘ、ＸＩＮ用の外部端子ＰＮｉ、ＸＯＵＴ用の外部端子ＰＮｏが配置され、１本の外部端子を挟んでＶＳＳ用の外部端子ＰＮｓ２が配置されている。すなわち、図１７のＰＫＧ１ｄと異なり、ＰＮｉとＰＮｏの間にＶＳＳ用の外部端子が存在しない構成となっている。

これに伴い、図２３のＰＣＢ１ａでは、ＸＩＮ用の配線パターンＬＮ＿ＸＩＮとＸＯＵＴ用の配線パターンＬＮ＿ＸＯＵＴの間の領域で、ＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｂが島状に孤立して配置される。ＬＮ＿ＶＳＳ１ｂは、スルーホールＴＨを介して下層のＶＳＳ用の配線パターンＬＮ＿ＶＳＳｎに接続されている。これ以外の構成に関しては、図１７と同様である。このような構成例を用いると、ＰＮｉとＰＮｏが隣接する場合であっても、第２の特徴で述べたように、ＬＮ＿ＶＳＳ１ｂを設けることで、ＸＩＮノードとＸＯＵＴノードにおけるピン間の寄生容量やカップリングノイズを低減することが可能になる。

《基板レイアウト［８］》
図２４は、図１９を変形したレイアウト構成例を示す概略図である。図２４に示す配線基板ＰＣＢ３ａ上には、図１９とは異なる半導体パッケージＰＫＧ１ｅが実装されている。半導体パッケージＰＫＧ１ｅでは、Ｘ軸方向に沿って順に、ＸＩＮ用の外部端子ＰＮｉ、ＶＳＳ用の外部端子ＰＮｓ１、ＸＯＵＴ用の外部端子ＰＮｏが配置されている。ただし、図１９の場合と異なり、ＰＮｉ，ＰＮｏの近辺には、ＰＮｓ１以外にＶＳＳ用の外部端子が存在しない構成となっている。

これに伴い、図２４のＰＣＢ３ａでは、ＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ａの両端が、隣接する外部端子ＰＮの間の空間を利用して、ＰＫＧ１ｅの実装部分に形成されたＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｄに接続されている。したがって、この場合も、図１９の構成例と同様に、ＬＮ＿ＶＳＳ１ａとＬＮ＿ＶＳＳ１ｄによってループ配線が形成される。その他の構成に関しては、図１９と同様である。このような構成例を用いると、ＰＮｉ，ＰＮｏの近辺にＶＳＳ用の外部端子が十分に存在しない場合であっても、図１９とほぼ同様な効果を得ることが可能になる。

《基板レイアウト［９］》
図２５は、図２４を変形したレイアウト構成例を示す概略図である。図２５に示す配線基板ＰＣＢ３ｂ上には、図２４と同様の半導体パッケージＰＫＧ１ｅが実装され、更に、図２４と同様の各種配線パターンが形成されている。図２５の構成例と図２４の構成例の違いは、容量Ｃｇ，Ｃｄの一端が、図２４ではＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｂに接続されていたのに対して、図２５ではＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ａに接続されている点にある。図２５の構成例を図２４の構成例と比較すると、第３の特徴で述べたように、ノイズ耐性の観点では図２４の構成例の方が望ましい。ただし、図３２の構成例と比較すると、第１および第２の特徴（ＸＩＮノードとＸＯＵＴノードの間にＶＳＳノードが存在）や、第４の特徴（下層にＬＮ＿ＶＳＳｎが存在）や、ＬＮ＿ＶＳＳ１ａ，ＬＮ＿ＶＳＳ１ｄからなるループ配線が存在することにより、十分なノイズ耐性向上の効果が得られる。

《基板レイアウト［１０］》
図２６は、本発明の一実施の形態による水晶発振装置において、その構成要素となる配線基板の更に他のレイアウト構成例を示す概略図である。図２６に示す配線基板ＰＣＢ４上には、半導体パッケージＰＫＧ１ｂ１が実装される。ＰＫＧ１ｂ１では、Ｘ軸方向に沿って順に、ＶＳＳ用の外部端子ＰＮｓ３、ＸＩＮ用の外部端子ＰＮｉ、ＶＳＳ用の外部端子ＰＮｓ１、ＸＯＵＴ用の外部端子ＰＮｏが配置されている。なお、この外部端子の配置は、図５の構成例に類似したものである。ＰＣＢ４の最上層の配線層（図１（ｂ）のＬＹ１）には、ＰＫＧ１ｂ１の実装部分においてＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｄが形成されている。このＬＮ＿ＶＳＳ１ｄには、前述したＶＳＳ用の２本の外部端子ＰＮｓ１，ＰＮｓ３が接続される。

ＰＮｉ，ＰＮｓ１，ＰＮｏに接続される各配線パターンＬＮ＿ＸＩＮ，ＬＮ＿ＶＳＳ１ｂ，ＬＮ＿ＸＯＵＴに関しては、図１８の配線パターンと同様であり、各種外付け部品（容量Ｃｇ，Ｃｄ、抵抗Ｒｄ、水晶振動子ＸＴＡＬ）の実装方法に関しても図１８の場合と同様である。ただし、ここでは、図１８の場合と異なり、下層にＶＳＳ用の配線パターン（図１８のＬＮ＿ＶＳＳｎ）を備えない構成例となっている。これは、例えば厚み（Ｚ軸方向）が非常に小さいような配線基板ＰＣＢ４を用いる場合に、この下層のＶＳＳ用の配線パターンに伴う寄生容量が過大となる事態が想定されるためである。

この場合には、ＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴ，ＬＮ＿ＶＳＳ１ｂの形成領域および各種外付け部品の実装領域をＶＳＳノードで十分にガードしつつも、ループアンテナの機能が生じないようにする必要がある。そこで、ここでは、ＰＮｓ３からＹ軸方向に延伸したのちＸ軸方向に延伸する略Ｌ字状の配線パターンＬＮ＿ＶＳＳ１ａ１と、ＬＮ＿ＸＯＵＴの周辺においてＬＮ＿ＶＳＳ１ｄから互い隣接する外部端子ＰＮの間の空間を通ってＹ軸方向に延伸する配線パターンＬＮ＿ＶＳＳ１ａ２が設けられる。そして、完全なループ配線が形成されないように、ＬＮ＿ＶＳＳ１ａ１の末端部分とＬＮ＿ＶＳＳ１ａ２の末端部分との間に若干の隙間が設けられる。この隙間の位置は、ＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴ全体から離れた位置としつつ、よりＬＮ＿ＸＩＮから離れた位置となっている。このような構成例を用いることで、非常に薄い配線基板を用いる場合であっても、これまでに述べたような各種効果をある程度得ることが可能になる。

《基板レイアウト［１１］》
図２７は、図２６を変形したレイアウト構成例を示す概略図である。図２７に示す構成例も、図２６の構成例と同様に、下層にＶＳＳ用の配線パターンを備えず、非常に薄い配線基板に対応したものとなっている。図２７に示す配線基板ＰＣＢ５上には、半導体パッケージＰＫＧ２ｃが実装される。ＰＫＧ２ｃでは、Ｘ軸方向に沿って順に、ＶＳＳ用の外部端子ＰＮｓ５が配置され、１本の外部端子を挟んでＸＩＮ用の外部端子ＰＮｉ、ＸＯＵＴ用の外部端子ＰＮｏが配置されている。

ＰＣＢ５には、図２６の場合と同様に、ＰＮｓ５に接続される配線パターンＬＮ＿ＶＳＳ１ａ１と、ＬＮ＿ＶＳＳ１ｄに接続される配線パターンＬＮ＿ＶＳＳ１ａ２が設けられる。ＰＮｉ，ＰＮｏに接続される各配線パターンＬＮ＿ＸＩＮ，ＬＮ＿ＸＯＵＴや、各種外付け部品（容量Ｃｇ，Ｃｄ、抵抗Ｒｄ、水晶振動子ＸＴＡＬ）の実装方法に関しては、図１７の構成例とほぼ同様である。ただし、ＬＮ＿ＸＩＮとＬＮ＿ＸＯＵＴの間に配置されるＶＳＳ用の配線パターンＬＮ＿ＶＳＳ１ｂに関しては、ＰＮｉとＰＮｏの間の空間を利用してＬＮ＿ＶＳＳ１ｄに接続される構成となっている。このような構成例を用いることで、図２６と同様な効果を得ることが可能となる。

《半導体パッケージおよびチップの詳細なレイアウト》
《レイアウト［１］》
図２８は、本発明の一実施の形態による水晶発振装置において、その構成要素となる半導体パッケージならびに半導体チップの詳細なレイアウト構成例を示す図である。図２８に示す構成例は、これまでに述べた各種特徴を適宜反映したものとなっている。図２８に示す半導体パッケージＰＫＧでは、Ｘ軸方向に沿って順に、設定信号用の外部端子ＰＮｍｆ、ＸＩＮ用の外部端子ＰＮｉ、ＸＯＵＴ用の外部端子ＰＮｏ、リセット信号用の外部端子ＰＮｒ、ＸＩＮ用の外部端子ＰＮｉ２、ＶＳＳ用の外部端子ＰＮｓ、ＸＯＵＴ用の外部端子ＰＤｏ２、ＶＣＣ用の外部端子ＰＮｖが配置されている。また、半導体チップＣＰ内には、サブクロック信号用の発振回路部ＯＳＣＢＫｓと、メインクロック信号用の発振回路部ＯＳＣＢＫｍが形成されている。

ＯＳＣＢＫｓ，ＯＳＣＢＫｍは、共に図３０に述べたようなインバータ回路ＩＶや帰還抵抗Ｒｆ等を備えるが、それぞれ生成する発振信号の周波数が異なっている。ＯＳＣＢＫｍは、例えば、数ＭＨｚ〜数十ＭＨｚ等の発振信号を生成し、ＯＳＣＢＫｓは、例えば３２ｋＨｚ等を代表に１ＭＨｚ未満の発振信号を生成する。前述したＰＮｉ，ＰＮｏは、ＯＳＣＢＫｓ用の信号端子であり、ＰＮｉ２，ＰＮｏ２は、ＯＳＣＢＫｍ用の信号端子である。ＰＮｉとＰＮｏの間には、図示はしないが、外付け部品として低ＣＬ値対応（例えばＣＬ値＝３〜７ｐＦ）の水晶振動子が接続される。当該水晶振動子としては、代表的には、音叉型水晶振動子が用いられる。一方、ＰＮｉ２とＰＮｏ２の間にも、図示はしないが、外付け部品として水晶振動子が接続される。当該水晶振動子としては、代表的には、ＡＴカット水晶振動子が用いられる。

半導体チップＣＰ内には、Ｘ軸方向に沿って、ＯＳＣＢＫｓに対応したセル領域ＣＬＢ１と、ＯＳＣＢＫｍに対応したセル領域ＣＬＢ２と、その他共通のセル領域ＣＬＢ３が設けられる。ＣＬＢ１は、Ｘ軸方向において、ＣＬＢ２とＣＬＢ３の間に配置されるが、ＣＬＢ２およびＣＬＢ３との間には一定の間隔が確保されている。外部端子ＰＮｓは、３本のボンディングワイヤＢＷを介してＣＬＢ２内に形成された３種類のパッドＰＤｓｑ１，ＰＤｓｑ２，ＰＤｓｓに接続される。外部端子ＰＮｖは、２本のボンディングワイヤＢＷを介してＣＬＢ２内に形成された２種類のパッドＰＤｖｑ１，ＰＤｖｑ２に接続される。この内、ＰＤｖｑ１，ＰＤｓｑ１は、メタル配線ＭＬｖｃｃ，ＭＬｖｓｓを介してＣＬＢ１内の各電源供給ライン（ＶＣＣＱ，ＶＳＳＱ等）に適宜接続される。また、ＰＤｖｑ２，ＰＤｓｑ２は、ＣＬＢ２内の各電源供給ライン（ＶＣＣＱ，ＶＳＳＱ等）に適宜接続される。ＣＬＢ１内の各電源供給ラインとＣＬＢ２内の各電源供給ラインは、ここでは共通の接地電源電圧ライン（ＶＳＳ）を１本設けていることを除いて基本的には分離して形成される。

セル領域ＣＬＢ１では、ＸＩＮ用のパッドＰＤｉとＸＯＵＴ用のパッドＰＤｏが形成され、ＰＤｉに対応するセルとＰＤｏに対応するセルとの間に、電源供給用のセルＣＬｐｗが備わっている。また、ＣＬＢ１は、前述したＭＬｖｃｃ，ＭＬｖｓｓからの電源供給を受ける２個のセルを備え、当該セルからの電源が各電源供給ラインを介してＣＬｐｗに伝送される共に当該ＣＬｐｗを介してＯＳＣＢＫｓの内部に供給される構成となっている。この電源供給を受ける２個のセルとＣＬｐｗ内には、ＥＳＤ保護素子が備わっている。

このような構成例において、ＯＳＣＢＫｍに関しては、ＰＮｉ２がＰＮｒとＰＮｓに挟まれ、ＰＤｏ２がＰＮｓとＰＮｖに挟まれており、これらに対応する各パッドもＸＩＮノードとＸＯＵＴノードを適宜挟み込む構成となっている。したがって、ピン間のカップリングノイズの低減や、ＸＩＮノード，ＸＯＵＴノードのノイズ耐性の向上等が十分に図れる。一方、ＯＳＣＢＫｓに関しては、ＰＮｉとＰＮｏが隣接配置されているため、ピン間の寄生容量の増大、カップリングノイズの増大が懸念され、加えてＸＩＮノード，ＸＯＵＴノードのノイズ耐性の低下も懸念される。そこで、ここでは、ＰＤｉ対応のセルとＰＤｏ対応のセルの間に電源供給用のセルＣＬｐｗを設けることで、寄生容量やカップリングノイズの問題を小さくし、更に、ＣＬＢ１とＣＬＢ２，ＣＬＢ３との間に一定の間隔を確保すると共に各電源供給ラインを分離して形成することでノイズ耐性を高めている。なお、ＰＮｒおよびＰＮｍｆは、それぞれリセット信号用および設定信号用であるため、頻繁に変動することは無く、この観点からもノイズ耐性の向上が可能となる。

《レイアウト［２］》
図２９は、図２８を変形した半導体パッケージならびに半導体チップの詳細なレイアウト構成例を示す図である。図２９の構成例と図２８の構成例の主な違いは、図２９の構成例では、チップの一辺に沿って（Ｘ軸方向に沿って）セル領域ＣＬＢ４が配置され、ＣＬＢ４とはＹ軸方向（チップの内側方向）で座標が異なる位置にセル領域ＣＬＢ１が配置されている点にある。ＣＬＢ１は、図２８の構成例と同様に、サブクロック向けの発振回路部ＯＳＣＢＫｓ用である。一方、ＣＬＢ４は、チップ共通用であり、その一部のセルがメインクロック向けの発振回路部ＯＳＣＢＫｍ用として用いられる。図２９の構成例を用いると、図２８の構成例と比較してＣＬＢ１を他のセル領域から更に分離できるため、更なるノイズ耐性の向上などが期待できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、本実施の形態の水晶発振装置は、図２８に示したように、３２ｋＨｚを代表とするサブクロック用の水晶発振装置に適用してより有益なものであるが、必ずしもこれに限らず、場合によってはメインクロック用の水晶発振装置に適用することも可能である。ただし、サブクロック用の水晶発振装置の方が、メインクロック用の水晶発振装置よりも消費電流が小さく、信号量も小さいため、よりノイズ耐性が低下する恐れがある。加えて、更なる消費電流の低減のため低ＣＬ値対応の水晶振動子を用いると、ノイズ耐性の更なる低下や寄生容量の影響等が懸念される。このような観点で、サブクロック用の水晶発振装置に適用することがより有益となる。

また、ここでは、半導体パッケージとして、ＱＦＰ（Quad Flat Package）等を代表とする外部リード型の形態を用いたが、勿論、これに限定されるものではなく、他のパッケージ形態であってもよい。例えば、ＢＧＡ（Ball Grid Array）等のようなボール型の形態であっても、前述した半導体チップ内の各種特徴や、配線基板上の各種特徴等は適宜適用可能である。

《水晶発振装置全体の代表的な実施の形態［１Ｂ］》
図３４は、本発明の一実施の形態による水晶発振装置において、その全体の構成例を示す概略図である。図３４に示す水晶発振装置は、半導体チップ（半導体装置）ＣＰ１と、ＣＰ１の外部に設けられた容量Ｃｇ，Ｃｄおよび水晶振動子ＸＴＡＬを備えている。ＣＰ１には、制御回路ブロックＣＴＬＢＫ、発振回路ブロック（発振回路部）ＯＳＣＢＫ１、およびコンパレータ回路ブロックＣＭＰＢＫが形成される。ＯＳＣＢＫ１は、一端が電源電圧ＶＣＣに接続された電流源ＩＳｏと、ドレインがＩＳｏの他端に接続され、ソースが接地電源電圧ＧＮＤ（０Ｖ）に接続された発振用のＮＭＯＳトランジスタＭＮｏと、ＭＮｏのゲートとドレイン間に接続された高抵抗（例えば１０ＭΩ等）の帰還抵抗Ｒｆを備えている。ＭＮｏのゲートは発振入力信号ＸＩＮ用の外部端子に接続され、ＭＮｏのドレインは発振出力信号ＸＯＵＴ用の外部端子に接続される。

容量Ｃｇは、ＸＩＮ用の外部端子とＧＮＤの間に接続され、容量Ｃｄは、ＸＯＵＴ用の外部端子とＧＮＤの間に接続される。ＸＴＡＬは、ＸＩＮ用の外部端子とＸＯＵＴ用の外部端子の間に接続される。なお、図３４では省略しているが、場合によっては、図５０のように制限用の抵抗Ｒｄ等を付加することも可能である。ＸＴＡＬは、例えば３〜７ｐＦといった低負荷容量値（低ＣＬ値）に対応した構成となっており、代表的には、音叉型水晶振動子が用いられる。Ｃｇ，Ｃｄは、例えば同一の容量値を持ち、各種寄生容量を無視するとＣｇ，Ｃｄの直列接続による合成容量値がＸＴＡＬのＣＬ値に一致するような値に設定される。

ＣＴＬＢＫは、電圧依存の無い安定した基準電流Ｉｒｅｆを生成する基準電流生成回路ＩＲＥＦＧを備え、電流源ＩＳｏは、このＩｒｅｆを用いて所定のバイアス電流を生成する。ＭＮｏおよびＩＳｏは、反転論理回路（又は負性抵抗生成回路）を構成し、ＭＮｏは、ＩＳｏからのバイアス電流を用いて水晶振動子ＸＴＡＬ等の各種パラメータに応じた発振周波数で発振動作を行う。これによって、外部端子（ＸＯＵＴ）には、例えば３２ｋＨｚ等の周波数を持つ発振出力信号ＸＯＵＴが生成される。ここで、ＩＳｏからのバイアス電流は、低消費電力化のため例えば１００ｎＡ程度といった非常に小さい値となっており、これに伴いＸＯＵＴにおける電圧振幅の大きさも例えば１００〜３００ｍＶ程度といった非常に小さい値となる。コンパレータ回路ブロックＣＭＰＢＫは、所定の比較電圧を基準としてＸＯＵＴの電圧レベルを大小判定することで、ＸＯＵＴをＶＣＣレベル（例えば１．６Ｖ以上等）の電圧振幅を持つ矩形波の発振信号（クロック信号）に整形する。

また、図３４の水晶発振装置は、低ＣＬ値対応の水晶振動子ＸＴＡＬのみならず、例えば１２．５ｐＦといった標準ＣＬ値対応のＸＴＡＬを接続することも可能な構成となっている。標準ＣＬ値対応のＸＴＡＬは、代表的にはＡＴカット水晶振動子が用いられる。標準ＣＬ値対応のＸＴＡＬを用いる場合、前述した電流源ＩＳｏからの低ＣＬ値用のバイアス電流（例えば１００ｎＡ程度）では電流値が不足する。そこで、図３４では、ＩＳｏが、制御回路ブロックＣＴＬＢＫからのモード設定信号ＭＤに応じてバイアス電流の大きさを変更可能な可変電流源となっている。標準ＣＬ値対応のＸＴＡＬを接続する場合、ＩＳｏからのバイアス電流は、前述した低ＣＬ値用のバイアス電流と比較して例えば１桁程度以上大きな値に設定される。

このように、図３４の水晶発振装置は、例えば、次のような特徴を備えている。第１の特徴は、低ＣＬ値対応の水晶振動子ＸＴＡＬに非常に小さいバイアス電流で動作する反転論理回路（ＭＮｏ，ＩＳｏ）を組み合わせ、その副作用となるＸＯＵＴにおける電圧振幅の縮小をコンパレータ回路ブロックＣＭＰＢＫで補償している点にある。これによって、特に、反転論理回路のバイアス電流を極限まで低減できることから、水晶発振装置の低消費電力化が図れる。第２の特徴は、反転論理回路（ＭＮｏ，ＩＳｏ）が、ＶＣＣとＧＮＤの間で２段の直列接続構成となっている点にある。これによって、広範囲な電源電圧ＶＣＣ（例えば、１．６２Ｖ〜５．５Ｖ）に対応でき、特に、各種電子機器の低消費電力化（すなわち低電源電圧化）のトレンドを受けて、低電源電圧に対応できるようになる。第３の特徴は、電流源ＩＳｏを可変電流源とし、ユーザに対して、同一の半導体チップＣＰ１を用いて複数の水晶振動子ＸＴＡＬの選択肢（低ＣＬ値対応か標準ＣＬ値対応か）を提供できるように構成した点にある。これによって、コストの低減や利便性の向上等が実現可能になる。

《水晶発振装置全体の代表的な実施の形態［２Ｂ］》
図３５は、本発明の一実施の形態による水晶発振装置において、図３４を変形した全体の構成例を示す概略図である。図３５に示す水晶発振装置は、図３４の構成例と比較して、半導体チップＣＰ２における発振回路ブロックＯＳＣＢＫ２内にスイッチ回路ＳＷ１が追加された点が異なっている。また、これに伴い、制御回路ブロックＣＴＬＢＫがＳＷ１のオン・オフをイネーブル信号ＩＥＮによって制御する点が異なっている。これら以外の構成に関しては図３４と同様であるため、詳細な説明は省略する。ＳＷ１は、電流源ＩＳｏと発振用のＮＭＯＳトランジスタＭＮｏのドレインの間に挿入される。そして、ＩＳｏとＳＷ１の接続ノードがＸＯＵＴ用の外部端子に接続される。

図３６は、図３５の水晶発振装置において、その詳細な構成例を示す回路ブロック図である。図３６において、半導体チップＣＰ２ａは、前述した発振入力信号ＸＩＮ用および発振出力信号ＸＯＵＴ用の外部端子に加えて、電源電圧ＶＣＣ用および接地電源電圧ＧＮＤ用の外部端子を備えている。ＣＰ２ａ内における制御回路ブロックＣＴＬＢＫには、複数（ここでは５本）の内部端子から、それぞれ、発振イネーブル信号ＸＯＳＣ＿ＥＮ、反転論理イネーブル信号ＸＩＮＶ＿ＥＮ、モード選択信号ＸＭＳＥＬ１，ＸＭＳＥＬ２、トリミング信号ＸＴＲＩＭが入力される。ＸＯＳＣ＿ＥＮは、水晶発振装置全体を活性状態（オン状態又は有効状態）あるいは非活性状態（オフ状態又は無効状態）に制御するためのマスタ信号であり、図３６の例では、非活性状態とされた場合、基準電流生成回路ＩＲＥＦＧが基準電流の生成動作を停止する。

反転論理イネーブル信号ＸＩＮＶ＿ＥＮは、前述したイネーブル信号ＩＥＮの元となる信号であり、発振回路ブロックＯＳＣＢＫ２内の反転論理回路の活性状態あるいは非活性状態を制御するための信号である。モード選択信号ＸＭＳＥＬ１，ＸＭＳＥＬ２は、水晶振動子ＸＴＡＬが低ＣＬ値対応か標準ＣＬ値対応かを判別するための信号であり、前述したモード設定信号ＭＤの元となる信号である。トリミング信号ＸＴＲＩＭは、電流源ＩＳｏの製造ばらつき等を補正するための信号である。これらの内部端子（ＸＯＳＣ＿ＥＮ，ＸＩＮＶ＿ＥＮ，ＸＭＳＥＬ１，ＸＭＳＥＬ２，ＸＴＲＩＭ）は、例えば、半導体チップＣＰ２ａ内に別途備わった図示しない各種機能ユニット（プロセッサユニット、コントローラユニット、クロック生成ユニット等）に接続され、場合によっては、一部がＣＰ２ａの外部端子であってもよい。

図３６において、発振回路ブロックＯＳＣＢＫ２内には、前述した電流源ＩＳｏ、発振用のＮＭＯＳトランジスタＭＮｏ、およびスイッチ回路ＳＷ１に該当するＮＭＯＳトランジスタＭＮｓｗが形成されている。また、ここではＭＮｓｗのゲートに容量Ｃ１が接続され、ＸＩＮＶ＿ＥＮに応じて基準電流生成回路ＩＲＥＦＧがＣ１に充放電を行うことでＭＮｓｗのオン・オフを制御する構成となっている。ただし、勿論、これに限定されるものではなく、ＸＩＮＶ＿ＥＮによってＭＮｓｗのゲートを直接電圧駆動するように構成してもよい。

図３６において、コンパレータ回路ブロックＣＭＰＢＫ内には、コンパレータ回路ＣＭＰ１、バッファ回路ＢＦ１、ノア演算回路ＮＲ１、インバータ回路ＩＶ１、およびアンド演算回路ＡＤ１が形成されている。ＣＭＰ１は、発振出力信号ＸＯＵＴを比較電圧Ｖｒｅｆを基準として大小判定し、電源電圧ＶＣＣレベルの電圧振幅を持つクロック信号を生成する。当該クロック信号は、ＢＦ１を介してＮＲ１の２入力の一方に伝送される。ＮＲ１の２入力の他方には、内部端子から入力されたクロック出力イネーブル信号ＸＣ＿ＥＮがＩＶ１を介して伝送され、ＮＲ１の出力はクロック信号ＸＣ用の内部端子に接続される。ＸＣ＿ＥＮが‘Ｌ’レベルの際には、ＢＦ１の出力に関わらず、クロック信号ＸＣが‘Ｌ’レベルに固定される。アンド演算回路ＡＤ１は、２入力の一方にＸＯＵＴが入力され、２入力の他方に内部端子から入力されたバイパスイネーブル信号ＸＢＹＰ＿ＥＮが伝送され、出力がバイパス信号ＸＢＹＰ用の内部端子に接続される。ＸＢＹＰ＿ＥＮが‘Ｈ’レベルの際には、ＸＯＵＴ用の外部端子がＸＢＹＰにバイパスされる。なお、各内部端子（ＸＣ＿ＥＮ，ＸＣ，ＸＢＹＰ＿ＥＮ，ＸＢＹＰ）は、前述した各種機能ユニットに接続されるか一部が外部端子として設けられる。

このように、第４の特徴として、発振回路ブロックＯＳＣＢＫ２内にスイッチ回路ＳＷ１（ＭＮｓｗ）を備えることで、水晶発振装置のテストを容易化でき、また、水晶発振装置における発振動作を非活性状態（オフ状態又は無効状態）から活性状態（オン状態又は有効状態）に遷移させる際に、その遷移時間を短縮可能になる。まず、テストの容易化に関し、仮に半導体チップＣＰ２（ＣＰ２ａ）が所謂マイコン等である場合、マイコン内の各種機能ユニットをテストする際に、水晶発振装置を介さずに外部のテスト装置からクロック信号を直接供給したいような場合がある。

この際に、仮に、図３４の構成例において、テスト装置から外部端子（ＸＯＵＴ）にクロック信号を供給すると、ＭＮｏがオン状態となり、ＸＯＵＴがＧＮＤに接続されるため、テスト装置からのクロック信号の供給が困難となる場合がある。そこで、図３５および図３６の構成例を用いると、ＳＷ１（ＭＮｓｗ）をオフに制御することで、前述したＭＮｏを介した短絡パスを無くすことができるため、テスト装置から外部端子（ＸＯＵＴ）にクロック信号を直接供給することが可能になる。具体的には、ＳＷ１（ＭＮｓｗ）をオフに制御すると共に、バイパスイネーブル信号ＸＢＹＰ＿ＥＮを‘Ｈ’レベルに設定することで、外部端子（ＸＯＵＴ）を内部端子（ＸＢＹＰ）にバイパスさせ、ＸＢＹＰによってテストが行われる。なお、外部端子（ＸＯＵＴ）から供給されたクロック信号を、内部端子（ＸＢＹＰ）ではなく内部端子（ＸＣ）から取り出すことも可能であるが、比較的、高い周波数を持つクロック信号を用いてテストを行いたいような場合のため、ＡＤ１を介したバイパス経路を備えることが有益となる。

次に、前述した発振動作の非活性状態から活性状態への遷移時間に関し、仮に、図３６のＸＯＳＣ＿ＥＮを用いてＩＲＥＦＧの動作を停止することで水晶発振装置を非活性状態にした場合、活性状態に復帰する際にＩＲＥＦＧの安定化に時間を要し、活性状態への遷移時間（ＸＯＵＴが安定化するまでの期間）が長期化する恐れがある。そこで、水晶発振装置を非活性状態にする際には、ＩＲＥＦＧを動作させた状態でＳＷ１（ＭＮｓｗ）をオフに制御することで発振回路ブロックＯＳＣＢＫ２（反転論理回路）の動作を停止する。これによって、活性状態に復帰する際（ＳＷ１（ＭＮｓｗ）をオンに戻した際）に、ＸＯＵＴが安定化するまでの遷移時間を短縮することが可能になる。

なお、非活性状態での消費電流を極限まで低減するためにはＩＲＥＦＧの動作を停止することが望ましいが、実用上は、ＯＳＣＢＫ２（反転論理回路）の動作を停止することでも十分な低消費電力化が図れる。また、前述した第２の特徴（ＶＣＣとＧＮＤ間の直列２段接続）に関し、図３５および図３６の構成例では、３段接続構成となるが、ＳＷ１（ＭＮｓｗ）は、スイッチとして機能するため（オープン状態かソース・ドレイン間電圧が極めて小さい状態であるため）、実質的には直列２段接続とみなせる。

《水晶発振装置全体の代表的な実施の形態［２Ｂ］の比較例》
図３７は、図３６の比較例として検討した水晶発振装置全体の構成例を示す回路ブロック図である。図３７では、半導体チップＣＰ１ａ内に図３６に示したスイッチ用のＮＭＯＳトランジスタＭＮｓｗが存在しない代わりに、２個のスイッチ回路ＳＷ１ａ，ＳＷ１ｂが備わった構成となっている。ＳＷ１ａは、発振用のＮＭＯＳトランジスタＭＮｏのゲートとドレインの間で帰還抵抗Ｒｆと直列に挿入され、内部端子（又は外部端子）からの発振動作停止信号ＲＦ＿ＯＦＦに応じてオン・オフが制御される。ＳＷ１ｂは、アンド演算回路ＡＤ１の２入力の一方（ＸＯＵＴ側）とＳＷ１ａの一端（ＭＮｏ側）の間に挿入され、発振出力停止信号ＸＯＵＴ＿ＯＦＦに応じてオン・オフが制御される。

このような構成例を用いると、スイッチ回路ＳＷ１ａ，ＳＷ１ｂをオフに制御することで、テスト時に外部端子（ＸＯＵＴ）と内部端子（ＸＢＹＰ）の間のバイパス経路を問題無く形成することや、発振回路ブロックＯＳＣＢＫ１ａの動作を停止することが可能となる。ただし、ＳＷ１ａ，ＳＷ１ｂを例えばＭＯＳトランジスタ等で構成した場合、特に電源電圧ＶＣＣが低電圧化されるほど、そのオン抵抗が大きくなり、通常の発振動作に与える影響が無視できなくなる。すなわち、通常の発振動作時に、ＳＷ１ａ，ＳＷ１ｂのオン抵抗に伴い発振条件のズレ等が生じ、発振動作の精度や安定性が阻害される恐れがある。一方、図３６の構成例のように、発振回路ブロックＯＳＣＢＫ２の反転論理回路内にスイッチ用のＭＮｓｗを設けると、図３７の構成例と比較してそのオン抵抗の影響は小さくなり、発振動作の精度や安定性の点でより有益となる。

以上、本実施の形態による水晶発振装置全体について、その概要を説明したが、本実施の形態による水晶発振装置は、前述した第１〜第４の特徴に限らず、更なる特徴を複数備えている。以降、これらの特徴について、水晶発振装置の詳細と共に適宜説明を行う。

《制御回路ブロックおよび発振回路ブロックの詳細》
図３８は、図３４の水晶発振装置における制御回路ブロックＣＴＬＢＫおよび発振回路ブロックＯＳＣＢＫ１の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の一部を抽出した回路図である。図３８において、制御回路ブロックＣＴＬＢＫは、制御論理回路ＬＧＣと、基準電流生成回路ＩＲＥＦＧを備えている。ＬＧＣは、モード選択信号ＸＭＳＥＬ１，ＸＭＳＥＬ２およびトリミング信号ＸＴＲＩＭが入力され、これらの信号に応じてモード設定信号ＭＤ１，ＭＤ２を生成する。ＩＲＥＦＧは、ＮＭＯＳトランジスタＭＮｃ１，ＭＮｃ２，ＭＮｓ１、ＰＭＯＳトランジスタＭＰｃ１，ＭＰｃ２、および抵抗Ｒ１，Ｒ２を備えている。

ＩＲＥＦＧの基本構成は、図３８（ｂ）に示され、当該構成は、絶対温度に比例する基準電流Ｉｒｅｆを生成する所謂ＰＴＡＴ（Proportional To Absolute Temperature）回路となっている。図３８（ｂ）において、ＭＮｃ１は、ソースがＧＮＤに、ゲートとドレインが共通に接続される。ＭＮｃ２は、ソースが電流設定用の抵抗Ｒｉを介してＧＮＤに接続され、ゲートがＭＮｃ１のゲートと共通に接続される。ＭＰｃ１，ＭＰｃ２は、カレントミラー回路を構成し、ソースがＶＣＣに接続され、ゲートが共通に接続される。ＭＰｃ１のドレインはＭＮｃ１のドレインに接続され、ＭＰｃ２のドレインはＭＮｃ２のドレインに接続されると共にＭＰｃ２（ＭＰｃ１）のゲートに接続される。

ここで、ＭＮｃ１，ＭＮｃ２，ＭＰｃ１，ＭＰｃ２は、ゲート・ソース間電圧がしきい値電圧よりも小さいサブシュレッショルド領域（弱反転領域）で動作する。サブシュレッショルド領域において、各ＭＯＳトランジスタのソース・ドレイン間電流Ｉ_ＤＳは、例えば式（１）で定められる。Ｋはアスペクト比（ゲート幅（Ｗ）／ゲート長（Ｌ））、Ｉ_０はサブシュレッショルド電流の前置係数、ｍは定数、Ｖ_Ｔは「ｋ_ｂＴ／ｑ」（ｋ_ｂ：ボルツマン定数、ｑ：電子の電荷量、Ｔ：温度）、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈはしきい値電圧である。

Ｉ_ＤＳ＝Ｋ・Ｉ_０・ｅｘｐ（（Ｖｇｓ−Ｖｔｈ）／（ｍ・Ｖ_Ｔ）） （１）
ＭＰｃ１，ＭＰｃ２のトランジスタサイズ（ＬおよびＷ）を同一とした場合、ＭＰｃ１，ＭＰｃ２には同一の基準電流Ｉｒｅｆが流れ、ＭＮｃ１，ＭＮｃ２のアスペクト比をそれぞれＫ１，Ｋ２とした場合、「Ｖｇｓ１−Ｖｇｓ２＝Ｉｒｅｆ・Ｒｉ」（Ｖｇｓ１：ＭＮｃ１のＶｇｓ、Ｖｇｓ２：ＭＮｃ２のＶｇｓ）の関係から式（２）が成り立つ。

Ｉｒｅｆ＝（１／Ｒｉ）・ｍ・Ｖ_Ｔ・ｌｎ（Ｋ２／Ｋ１） （２）
式（２）より、Ｉｒｅｆは温度Ｔに比例して増大するため、図３８（ｂ）のＩＲＥＦＧは、ＰＴＡＴ回路となる。また、図３８（ｂ）のＩＲＥＦＧは、各トランジスタがサブシュレッショルド領域で動作することから低消費電力な回路となる。なお、ＰＴＡＴ回路は、例えば、バイポーラトランジスタ（ダイオード）のバンドギャップを利用する方式を代表に様々な回路が知られているが、低消費電力化を図るためには、図３８（ｂ）のように、ＭＯＳトランジスタのサブシュレッショルド特性を利用する方式とすることが望ましい。

図３８（ａ）におけるＩＲＥＦＧは、図３８（ｂ）における抵抗Ｒｉが、Ｒ１とＲ２の直列接続回路と、Ｒ１とＲ２の共通接続ノードとＧＮＤの間にソース・ドレイン経路が接続されたスイッチ用のＭＮｓ１に置き換わった構成となっている。ＭＮｓ１は、モード設定信号ＭＤ１によってオン・オフが制御され、ＭＮｓ１がオフの際には、Ｒｉ＝Ｒ１＋Ｒ２となり、ＭＮｓ１がオンの際には、Ｒｉ＝Ｒ１となる。具体的には、水晶振動子として低ＣＬ値対応のものが接続された際には、ＭＮｓ１をオフとすることでＩｒｅｆの値が小さい値に設定され、水晶振動子として標準ＣＬ値対応のものが接続された際には、ＭＮｓ１をオンとすることでＩｒｅｆの値が大きい値に設定される。なお、ここでは、この電流値設定部分（Ｒ１，Ｒ２，ＭＮｓ１）が簡略化して示されているが、実際には、更に、複数の抵抗や複数のスイッチ用ＭＯＳトランジスタおよびそのモード設定信号を用いて、トリミング信号ＴＲＩＭに伴うＩｒｅｆの値の微調整にも対応できるように構成される。

発振回路ブロックＯＳＣＢＫ１は、電流源ＩＳｏ、発振用のＮＭＯＳトランジスタＭＮｏ、および帰還抵抗Ｒｆを含んでいる。ＭＮｏは、低消費電力化のため、サブシュレッショルド領域で動作する。ＩＳｏは、ＰＭＯＳトランジスタＭＰｃ３，ＭＰｃ４，ＭＰｓ１を備える。ＭＰｓ１は、スイッチとして機能し、そのオン・オフがモード設定信号ＭＤ２で制御される。ＭＰｃ３は、ソースがＶＣＣに、ドレインがＭＮｏのドレインに接続され、ＭＮｃ４は、ソースがＶＣＣに、ドレインがＭＰｓ１を介してＭＮｏのドレインに接続される。ＭＰｃ３，ＭＰｃ４は、前述したＩＲＥＦＧにおけるＭＰｃ１（ＭＰｃ２）とカレントミラー回路を構成し、ゲートにＭＰｃ１（ＭＰｃ２）のゲート電圧ＶＢＰが印加される。ここで、ＭＰｃ３，ＭＰｃ４は、ＭＰｃ１，ＭＰｃ２等と同様にサブシュレッショルド領域で動作し、これによって低消費電力化を図っている。

ＭＮｏに流れるバイアス電流は、ＭＰｓ１がオフの際にはＭＰｃ３から供給される電流値となり、ＭＰｓ１がオンの際には、ＭＰｃ３とＭＰｃ４から供給される電流の加算値となる。言い換えれば、ＩＲＥＦＧとＩＳｏのカレントミラー比を変えることでバイアス電流値が切り替えられる。具体的には、水晶振動子として低ＣＬ値対応のものが接続された際には、ＭＰｓ１をオフとすることで小さいバイアス電流値に設定され、標準ＣＬ値対応のものが接続された際には、ＭＰｓ１をオンとすることで大きいバイアス電流値に設定される。なお、低ＣＬ値用のバイアス電流と標準ＣＬ値用のバイアス電流を切り替える際には、前述したＩＲＥＦＧの抵抗値による切り替えか、ＩＲＥＦＧとＩＳｏのカレントミラー比による切り替えかのいずれか一方のみで行うことも可能である。ただし、低ＣＬ値用と標準ＣＬ値用とでバイアス電流値が一桁程度以上異なる場合には、いずれか一方で行うよりも両方で行った方が、精度や回路面積の観点から望ましい。特に限定はされないが、バイアス電流値が例えば１０倍異なる場合には、ＩＲＥＦＧの抵抗値で５倍にし、更にそれをＩＲＥＦＧとＩＳｏのカレントミラー比で２倍にする。

ここで、図３８（ａ）、（ｂ）の構成例においては、第５の特徴として、水晶振動子のＣＬ値が「Ｍ」倍に変更された場合に、ＭＮｏのバイアス電流を「Ｍの２乗」倍に増加させている。更に、第６の特徴として、水晶振動子のＣＬ値に関わらず、ＭＮｏのバイアス電流値を絶対温度に比例して増加させている。第５の特徴に関しては、予め定められる水晶振動子のＣＬ値の適用範囲に応じて、ＩＲＥＦＧの抵抗値の可変範囲やＩＲＥＦＧとＩＳｏのカレントミラー比の可変範囲を予め設計しておくことで実現する。第６の特徴に関しては、前述したように基準電流生成回路ＩＲＥＦＧにＰＴＡＴ回路を用いることで実現する。第５の特徴を備えることで、水晶振動子の種類（ＣＬ値）に関わらず、発振余裕度を一定に保つことが可能になり、第６の特徴を備えることで、発振余裕度の温度依存性を低減し、発振余裕度を一定に保つことが可能になる。水晶振動子は、様々な電子機器で使用されるため、温度依存性に関しては、例えば−４０〜１２５℃といった広範囲での安定動作が望まれる。

水晶発振装置では、一般的に、式（３）で与えられる発振余裕度（Ｒｍ／Ｒｅ）と呼ばれる指標を規定値以上に保つ必要がある。Ｒｍは、発振回路ブロックにおける反転論理回路によって実現する負性抵抗値であり、Ｒｅは水晶振動子の等価直列抵抗値である。ωは発振周波数（角速度）であり、ｇｍは、当該反転論理回路の相互コンダクタンスである。ｇｍは、前述した式（１）に基づき式（５）で与えられる。また、式（３）におけるＣＬは、負荷容量の値であり、例えば図３４等において、外付けの容量Ｃｇ，Ｃｄ以外の寄生容量を無視すると、ＣＬ＝（Ｃｇ・Ｃｄ）／（Ｃｇ＋Ｃｄ）となる。ここで、Ｃｇ＝Ｃｄを前提とした場合、式（３）は式（４）に等しい。

（Ｒｍ／Ｒｅ）＝（ｇｍ／（４・ＣＬ^２・ω^２））・（１／Ｒｅ） （３）
（Ｒｍ／Ｒｅ）＝（ｇｍ／（Ｃｇ・Ｃｄ・ω^２））・（１／Ｒｅ） （４）
ｇｍ＝（ｑ・Ｉ_ＤＳ）／（ｍ・ｋ_ｂ・Ｔ） （５）
式（３）および式（４）より、ｇｍをＣＬの２乗、又はＣｇとＣｄの積に比例させると発振余裕度を一定に保てることが判る。これは、式（５）よりバイアス電流（Ｉ_ＤＳ）をＣＬの２乗、又はＣｇとＣｄの積に比例させることで実現できる。また、式（５）より、ｇｍは温度Ｔに反比例するため、バイアス電流（Ｉ_ＤＳ）を温度Ｔに比例させることでｇｍの温度依存性を低減できることが判る。これらによって、発振余裕度が一定に保てると、例えば、発振余裕度のばらつきを加味してバイアス電流を多めに設定する等のマージン設計が不要となり、低ＣＬ値か標準ＣＬ値のいずれを用いた場合でもバイアス電流を理論限界まで小さくでき、水晶発振装置の低消費電力化を図ることが可能になる。

なお、式（３）および式（４）において発振余裕度を一定とすると、低ＣＬ値の水晶振動子を用いるほどｇｍを小さくでき、式（５）よりバイアス電流（Ｉ_ＤＳ）の削減（すなわち水晶発振装置の低消費電力化）が可能になることが判る。また、仮に、低ＣＬ値を４ｐＦ、標準ＣＬ値を１２ｐＦとした場合、低ＣＬ値から標準ＣＬ値に切り替えた際に、ＣＬ値が３倍になることからバイアス電流（Ｉ_ＤＳ）は９（＝３^２）倍に増やす必要がある。このように、バイアス電流（Ｉ_ＤＳ）の切り替えに伴う変動量が多くなるため、前述したように、基準電流生成回路ＩＲＥＦＧの抵抗値による切り替えと、ＩＲＥＦＧと電流源ＩＳｏのカレントミラー比による切り替えの両方を用いることが望ましい。

図３９および図４０は、図３８におけるモード設定信号ＭＤ１，ＭＤ２の生成方法の一例を示す説明図である。図３９の例では、制御論理回路ＬＧＣ内にレジスタ回路ＲＥＧが備わっており、使用する水晶振動子や発振モードに応じて必要となる電流を選択信号ＸＳＥＬ１，ＸＳＥＬ２を用いてＲＥＧの値に適宜設定する。この設定により回路のモード設定信号ＭＤ１，ＭＤ２が生成されて回路に最適な電流が供給される。図４０の例は、製造ばらつきを解消する用法である。まず、水晶発振装置のテストの段階で、テスト装置を用いて外部端子（ＸＯＵＴ）に電流計ＭＥＡＳを接続することで電流源ＩＳｏからのバイアス電流を測定する。次いで、テスト装置等によってこのバイアス電流の測定値と設計値の誤差に応じたトリミング値を算出し、当該トリミング値をフラッシュメモリ等の不揮発性メモリＦＭＥＭに予め格納して保持しておく。ＦＭＥＭは、例えば、図３４等の半導体チップＣＰ１がマイコン等の場合、チップ内蔵のフラッシュメモリ等を用いることができる。ＦＭＥＭ内に保存されたトリミング値は、水晶発振装置の起動時等でトリミング信号ＸＴＲＩＭとして制御論理回路ＬＧＣに転送され、モード設定信号ＭＤ１，ＭＤ２に反映される。

《コンパレータ回路ブロックの詳細［１］》
図４１は、図３４の水晶発振装置において、そのコンパレータ回路ブロックＣＭＰＢＫの一部の詳細な構成例を示す回路図である。図４１において、コンパレータ回路ブロックＣＭＰＢＫは、比較電圧生成回路ＶＲＥＦＧ１と、コンパレータ回路ＣＭＰ１を含んでいる。ＣＭＰ１は、図３６等で述べたように、２入力の一方に発振出力信号ＸＯＵＴが入力され、２入力の他方に比較電圧Ｖｒｅｆが印加される。ここで、このＶｒｅｆを生成する回路がＶＲＥＦＧ１である。

ＶＲＥＦＧ１は、前述した発振回路ブロック内の電流源ＩＳｏのレプリカ回路となる電流源ＩＳｃと、発振用のＮＭＯＳトランジスタＭＮｏのレプリカ回路となるＮＭＯＳトランジスタＭＮｒｐを備えている。ＭＮｒｐは、ソースがＧＮＤに接続され、ゲートとドレインが共通に接続されている。ＩＳｃは、ＰＭＯＳトランジスタＭＰｃ５，ＭＰｃ６，ＭＰｓ２を備える。ＭＰｃ５，ＭＰｃ６は、ＩＳｏ内のＭＰｃ３，ＭＰｃ４と同様に、基準電流生成回路ＩＲＥＦＧ内のＭＰｃ１，ＭＰｃ２（図３８参照）との間でカレントミラー回路を構成する。ＭＰｓ２は、ＩＳｏ内のＭＰｓ１と同様に、モード設定信号ＭＤ２に応じてオン・オフが制御される。ＭＰｃ５は、ソースがＶＣＣに接続され、ドレインがＭＮｒｐのドレインに接続され、ＭＰｃ６は、ソースがＶＣＣに接続され、ドレインがＭＰｓ２を介してＭＮｒｐのドレインに接続される。比較電圧Ｖｒｅｆは、このＭＮｒｐのドレインから生成される。

ここで、レプリカ用のＭＮｒｐは、発振用のＭＮｏと同一のトランジスタサイズを持つ。また、ＭＰｃ５はＭＰｃ３と同一のトランジスタサイズを持ち、ＭＰｃ６はＭＰｃ４と同一のトランジスタサイズを持つ。これによって、発振用のＭＮｏに供給されるバイアス電流と同じ電流値のバイアス電流がレプリカ用のＭＮｒｐにも供給され、ＭＮｏから生成される発振出力信号ＸＯＵＴにおける振幅の中心電圧レベルがＭＮｒｐのドレイン（ゲート）に現れることになる。ＣＭＰ１は、このＭＮｒｐのドレイン電圧を比較電圧ＶｒｅｆとしてＸＯＵＴの電圧レベルを大小判定し、ＶＣＣレベルの電圧振幅を持つクロック信号を出力する。

このように、図４１の構成例は、第７の特徴として、発振回路ブロックＯＳＣＢＫ１の構成を反映したレプリカ回路（比較電圧生成回路ＶＲＥＦＧ１）を用いてＸＯＵＴの中心電圧レベル（発振させない場合にＸＩＮ＝ＸＯＵＴとなる電圧レベルであり、言い換えればＤＣ的な安定点）を生成している。この際に、ＭＮｏとＭＮｒｐは、同一のトランジスタサイズを持つため、ＭＮｏのＰＶＴ（プロセス、電圧、温度）ばらつきはＭＮｒｐにも反映され、振幅の中心電圧レベルを高精度に検出することができる。そして、ＣＭＰ１がＭＮｒｐのドレイン電圧を比較電圧ＶｒｅｆとしてＸＯＵＴの電圧レベルを大小判定することで、ＣＭＰ１から出力されるクロック信号のデューティ比を５０％に近づけることができ、高精度な（高い波形品質を持つ）クロック信号を生成することが可能になる。なお、特に低ＣＬ値対応の水晶振動子を用いた場合には、ＸＯＵＴの振幅レベルが小さいため、比較電圧Ｖｒｅｆのズレに伴うデューティ比のばらつきがより顕著となる。第７の特徴を用いることで、このようなデューティ比のばらつきを低減できる。

《コンパレータ回路ブロックの詳細［１’］》
図４２（ａ）は、図４１に示したコンパレータ回路ブロックＣＭＰＢＫの変形例を示す回路図であり、図４２（ｂ）は、図４２（ａ）の動作例を示す波形図である。図４２（ａ）に示すコンパレータ回路ブロックＣＭＰＢＫは、図４１の構成例と比較して、比較電圧生成回路ＶＲＥＦＧ１ａ内におけるレプリカ用のＮＭＯＳトランジスタの構成が異なっている。すなわち、図４１の構成例では、１個のレプリカ用のＮＭＯＳトランジスタＭＮｒｐが備わっていたが、図４２（ａ）の構成例では、コンパレータ回路ＣＭＰ１の入力（Ｖｒｅｆ側）とＧＮＤの間に複数のレプリカ用ＮＭＯＳトランジスタＭＮｒｐ［１］〜ＭＮｒｐ［ｎ］が並列に接続されている。ＭＮｒｐ［１］〜ＭＮｒｐ［ｎ］のそれぞれは、図４１のＭＮｒｐと同様に、ダイオード接続され、発振用のＭＮｏと同一のトランジスタサイズを持つ。

このように、図４２（ａ）の構成例では、第８の特徴として、並列接続された複数のレプリカ用ＮＭＯＳトランジスタを用いることで、比較電圧Ｖｒｅｆの電圧レベルを若干低下させている。これは、図４２（ｂ）に示すように、実際には、発振出力信号ＸＯＵＴの中心電圧レベルがＸＯＵＴの電圧振幅の増大と共に徐々に低下し、電圧振幅が安定した段階での中心電圧レベルが発振開始時に比べてΔＶだけ低下するような場合があるためである。その要因としては、発振回路ブロックにおいて、電流源（ＰＭＯＳトランジスタ）ＩＳｏよりも発振用のＮＭＯＳトランジスタＭＮｏの方が駆動能力が高いことが挙げられる。また、ΔＶの大きさは、例えば、５０〜２００ｍＶ程度である。

そこで、第８の特徴を用いると、このΔＶを補正し、ＣＭＰ１から出力されるクロック信号のデューティ比を５０％に近づけることが可能になる。更に、別の効果として、図４２（ｂ）に示すように、発振出力信号ＸＯＵＴの電圧振幅が成長している段階で、その半周期分の電圧振幅がΔＶに満たないような領域ＳＡＲでは、ＣＭＰ１の出力変動が無いため、この領域での低ノイズ化が図れる。その結果、発振開始時の安定性が向上し、ノイズ耐性の向上が実現可能になる。

なお、ここでは、ＭＮｒｐ［１］〜ＭＮｒｐ［ｎ］の並列個数（ｎ）のみによってΔＶの補正を行ったが、場合によっては、電流源ＩＳｃにおけるカレントミラー比の調整を併用することでΔＶの補正を行うことも可能である。具体的には、例えばＩＳｃ内の各ＰＭＯＳトランジスタのサイズをＩＳｏ内の各ＰＭＯＳトランジスタのサイズよりも小さくすることで、ＩＳｃからのレプリカ用のバイアス電流値をＩＳｏからの発振用のバイアス電流値よりも小さくし、これに応じて前述した並列個数（ｎ）を少なくする。この場合、ＩＳｏとＩＳｃとでバイアス電流値が異なるため、同一とする場合に比べてレプリカ回路としての精度が若干低下する恐れがあるが、回路面積の低減や消費電力の低減が実現可能になる。

《コンパレータ回路ブロックの詳細［２］》
図４３は、図３６の水晶発振装置において、そのコンパレータ回路ブロックＣＭＰＢＫの一部の詳細な構成例を示す回路図である。図４３に示すコンパレータ回路ブロックＣＭＰＢＫは、図４１の構成例と比較して、発振回路ブロックＯＳＣＢＫ２内に挿入されたスイッチ用のＮＭＯＳトランジスタＭＮｓｗに応じて、そのレプリカとなるＮＭＯＳトランジスタＭＮｓｒｐが備わった点が異なっている。ＭＮｓｒｐは、電流源ＩＳｃの一端（ＭＰｃ５のドレイン）とＭＮｒｐのドレインの間にソース・ドレイン経路が接続され、ゲートにＶＣＣが印加されることでオン状態に固定されている。そして、電流源ＩＳｃの一端から比較電圧Ｖｒｅｆが生成される。これによって、発振回路ブロックＯＳＣＢＫ２の構成を高精度にレプリカすることが可能になる。

《コンパレータ回路の詳細［１］》
図４４（ａ）、（ｂ）は、図３６の水晶発振装置において、そのコンパレータ回路ＣＭＰ１のそれぞれ異なる構成例を示す回路図である。図４４（ａ）に示すコンパレータ回路ＣＭＰ１ａは、ＮＭＯＳトランジスタＭＮ１〜ＭＮ５，ＭＮ１ａ，ＭＮｓ１０と、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３と、電流源ＩＳ１を備えている。ＭＮ１，ＭＮ２とＭＰ１，ＭＰ２とＭＮ３は、ＭＮ１，ＭＮ２を差動対、ＭＰ１，ＭＰ２を差動増幅用の負荷電流源、ＭＮ３をテール電流源とする差動増幅回路を構成する。ＭＰ３とＭＮ５は、この差動増幅回路の出力を入力とし、ＭＰ３を増幅素子、ＭＮ５を増幅用の負荷電流源とするソース接地増幅回路を構成する。ＭＮ４は、ソースがＧＮＤに接続されると共にダイオード接続（ゲートとドレインの共通接続）を持ち、ＩＳ１からの電流がドレイン側より供給される。ＭＮ３およびＭＮ５のそれぞれは、ＭＮ４とカレントミラー回路を構成する。

ＭＮ１は、ソースがＭＮ３のドレインに、ドレインがＭＰ１のドレインにそれぞれ接続され、ゲートに発振出力信号ＸＯＵＴが印加される。ＭＮ２は、ソースがＭＮ３のドレインに、ドレインがＭＰ２のドレインにそれぞれ接続され、ゲートに前述した比較電圧生成回路ＶＲＥＦＧからの比較電圧Ｖｒｅｆが印加される。ＭＰ１，ＭＰ２は、ソースがＶＣＣに接続され、ゲートが共通に接続される。ＭＰ１は、ダイオード接続を持つ。ＭＰ３は、ソースがＶＣＣに、ドレインがＭＮ５のドレインにそれぞれ接続され、ゲートがＭＰ２（ＭＮ２）のドレインに接続される。このような構成により、ＭＰ３（ＭＮ５）のドレインからの判定出力信号ＣＭＰＯＵＴは、ＶＣＣレベルの電圧振幅を持つクロック信号となる。

ここで、第９の特徴として、当該コンパレータ回路は、ヒステリシス特性を持ち、図４４（ａ）の場合には、ＭＮ１ａおよびＭＮｓ１０を用いて当該特性を実現している。ＭＮ１ａは、ゲートおよびドレインがＭＮ１のゲートおよびドレインと共通に接続され、ソースがＭＮｓ１０のドレインに接続される。ＭＮｓ１０は、ソースがＭＮ３のドレインに、ゲートがＭＰ２（ＭＮ２）のドレインにそれぞれ接続される。ＸＯＵＴがＶｒｅｆを基準として‘Ｈ’レベルから‘Ｌ’レベルに遷移する際、初期段階ではＭＮ２（ＭＰ２）の‘Ｈ’レベルに伴いＭＮｓ１０の状態がオン側であることから、差動対のＸＯＵＴ側がＭＮ１に加えてＭＮ１ａで駆動される。その結果、ＸＯＵＴは‘Ｌ’レベルに遷移し易くなる。逆に、ＸＯＵＴがＶｒｅｆを基準として‘Ｌ’レベルから‘Ｈ’レベルに遷移する際、初期段階ではＭＮ２（ＭＰ２）の‘Ｌ’レベルに伴いＭＮｓ１０の状態がオフ側であることから、相対的にＸＯＵＴは‘Ｈ’レベルに遷移し難くなる。これによって、ヒステリシス特性が実現できる。

一方、図４４（ｂ）の構成例は、図４４（ａ）におけるＭＮ１ａおよびＭＮｓ１０の代わりに、ＮＭＯＳトランジスタＭＮ２ａ，ＭＮｓ１１を備えた構成となっている。ＭＮ２ａは、ゲートおよびドレインがＭＮ２のゲートおよびドレインと共通に接続され、ソースがＭＮｓ１１のドレインに接続される。ＭＮｓ１１は、ソースがＭＮ３のドレインに、ゲートがＭＰ３（ＭＮ５）のドレイン（ＣＭＰＯＵＴ）にそれぞれ接続される。この場合、ＸＯＵＴがＶｒｅｆを基準として‘Ｌ’レベルから‘Ｈ’レベルに遷移する際、初期段階ではＣＭＰＯＵＴの‘Ｈ’レベルに伴いＭＮｓ１１の状態がオン側であることから、差動対のＶｒｅｆ側がＭＮ２に加えてＭＮ２ａで駆動される。その結果、ＸＯＵＴは‘Ｈ’レベルに遷移し難くなり、逆に、‘Ｌ’レベル側には遷移し易くなる。

このように、コンパレータ回路にヒステリシス特性を持たせることで、ＸＯＵＴに重畳される恐れがある微小なノイズ成分を除去し、後段にノイズが伝播することを防止することが可能になる。すなわち、ノイズ耐性の向上が実現可能になる。更に、図４４（ａ）、（ｂ）では、第１０の特徴として、例えばテール電流源となるＭＮ３の電流値を調整すること等でコンパレータ回路の応答速度を低く設定し、これによりロウパスフィルタ機能を実現している。例えば、ＭＨｚオーダのＸＯＵＴには応答しないように電流値の調整が行われる。これによっても、ノイズ耐性の向上が実現可能になる。

《コンパレータ回路ブロックの詳細［３］》
図４５（ａ）は、図３６の水晶発振装置において、そのコンパレータ回路ブロックＣＭＰＢＫの他の一部の詳細な構成例を示す回路図であり、図４５（ｂ）は図４５（ａ）の概略的な動作例を示す説明図である。図４５（ａ）に示すコンパレータ回路ブロックＣＭＰＢＫは、図４４に示したようなコンパレータ回路ＣＭＰ１（ただしヒステリシス部分（ＭＮ１ａ，ＭＮｓ１０等）は省略）の後段に、バッファ回路ＢＦ１を備えている。ＢＦ１は、ＣＭＰ１の判定出力信号ＣＭＰＯＵＴを入力として遅延動作を行う遅延回路ＤＬＹと、その出力を受けて反転動作を行うＣＭＯＳインバータ回路ＣＩＶと、その出力を受けて反転動作を行う制御スイッチ付きＣＭＯＳインバータ回路ＣＣＩＶを備えている。

ＤＬＹは、ＰＭＯＳトランジスタＭＰ１０，ＭＰ１１と、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１を備える。ＭＰ１１およびＭＮ１１は、ＣＭＰＯＵＴを入力として、ノードＮａを出力とするＣＭＯＳインバータ回路を構成する。ＭＰ１０は、ソースがＶＣＣに、ドレインがＭＰ１１のソースにそれぞれ接続され、ゲートにバイアス電圧ＶＢＰが印加される。ＭＮ１０は、ソースがＧＮＤに、ドレインがＭＮ１１のソースにそれぞれ接続され、ゲートにバイアス電圧ＶＢＮが印加される。ＶＢＰは、例えば図３８（ａ）に示した基準電流生成回路内のＭＰｃ１（ＭＰｃ２）によって生成され、ＶＢＮは、例えばコンパレータ回路ＣＭＰ１内のＭＮ４によって生成される。電流源として機能するＭＰ１０およびＭＮ１０の電流値（トランジスタサイズ）を小さくすることで、遅延回路を実現できる。

ＣＩＶは、ソースがＶＣＣに接続されたＰＭＯＳトランジスタＭＰ１２と、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＭＮ１２を備える。ＭＰ１２，ＭＮ１２は、ゲートがノードＮａに接続され、ドレインノードＮｂに反転出力を行う。ＣＣＩＶは、ＰＭＯＳトランジスタＭＰ１３，ＭＰ１４と、ＮＭＯＳトランジスタＭＮ１３，ＭＮ１４を備える。ＭＰ１４およびＭＮ１４は、ノードＮｂを入力として、ノードＮｃを出力とするＣＭＯＳインバータ回路を構成する。ＭＰ１３は、ソースがＶＣＣに、ドレインがＭＰ１４のソースにそれぞれ接続され、ゲートにＣＭＰＯＵＴが印加される。ＭＮ１３は、ソースがＧＮＤに、ドレインがＭＮ１４のソースにそれぞれ接続され、ゲートにＣＭＰＯＵＴが印加される。ＭＰ１３，ＭＮ１３は、制御スイッチとして機能する。

このような構成において、図４５（ｂ）のタイミングサイクルＴＳ２に示すように、ＣＭＰＯＵＴにＤＬＹの遅延時間（Ｔｄｌｙ）よりもパルス幅が狭い‘Ｌ’グリッジが生じた場合、ＣＣＩＶにおいて当該グリッジを通過させるための制御スイッチ（ＭＰ１３）がオンにならないため、ノードＮｃには当該グリッジが伝播されない。同様に、タイミングサイクルＴＳ３に示すように、Ｔｄｌｙよりもパルス幅が狭い‘Ｈ’グリッジが生じた場合、ＣＣＩＶにおいて当該グリッジを通過させるための制御スイッチ（ＭＮ１３）がオンにならないため、ノードＮｃには当該グリッジが伝播されない。一方、タイミングサイクルＴＳ１に示すように、ＣＭＰＯＵＴに出力された通常のクロック信号は、ＣＣＩＶにおける制御スイッチが適切にオンに駆動されるため、ノードＮｃに正常に伝播される。

このように、第１１の特徴として、図４５（ａ）のコンパレータ回路ブロックＣＭＰＢＫは、バッファ回路ＢＦ１を用いてグリッジ（ノイズ）除去機能を実現している。これによってノイズ耐性の向上が実現可能になる。なお、ここでは、バッファ回路ＢＦ１によって高周波ノイズを除去できるため、第１０の特徴で述べたようなコンパレータ回路ＣＭＰ１のロウパスフィルタ機能を省略することも可能である。

《基準電流生成回路周りの詳細》
図４６（ａ）、（ｂ）は、図３４等の制御回路ブロックＣＴＬＢＫにおいて、その基準電流生成回路ＩＲＥＦＧ周りのそれぞれ異なる詳細な構成例を示す回路図である。図４６（ａ）には、図３８（ａ）、（ｂ）に示したような基準電流生成回路ＩＲＥＦＧにスタートアップ回路ＳＴＵＰ１が付加された構成例が示されている。ＳＴＵＰ１は、起動制御回路ＳＴＣＴＬ１と、ＰＭＯＳトランジスタＭＰ２０と、ＮＭＯＳトランジスタＭＮ２０を備えている。ＭＰ２０は、ソースがＶＣＣに接続され、ドレインがＩＲＥＦＧ内のＮＭＯＳトランジスタＭＮｃ１，ＭＮｃ２のゲートに接続され、ゲートがＳＴＣＴＬ１によって制御される。ＭＮ２０は、ソースがＧＮＤに接続され、ドレインがＩＲＥＦＧ内のＰＭＯＳトランジスタＭＰｃ１，ＭＰｃ２のゲートに接続され、ゲートがＳＴＣＴＬ１によって制御される。

ＳＴＣＴＬ１は、水晶発振装置の起動信号となる発振イネーブル信号ＸＯＳＣ＿ＥＮを受けて、ＭＰ２０のゲートに所定のパルス幅を持つ‘Ｌ’パルスを、ＭＮ２０のゲートに所定のパルス幅を持つ‘Ｈ’パルスをそれぞれ出力する。これによって、ＩＲＥＦＧ内のＭＮｃ１，ＭＮｃ２およびＭＰｃ１，ＭＰｃ２のゲート−ソース電圧がそれぞれ増大し、このパルス幅の期間で一時的に基準電流Ｉｒｅｆの値が増大する。特に限定はされないが、例えば、通常時のＩｒｅｆを１０ｎＡ等として、起動時のＩｒｅｆはその１０倍程度の電流値を持つ。これにより、起動時には、発振回路ブロック内の電流源（ＰＭＯＳトランジスタＭＰｃ３）からも大きなバイアス電流が出力される。

一方、図４６（ｂ）には、図３８（ａ）、（ｂ）に示したようなＩＲＥＦＧにスタートアップ回路ＳＴＵＰ２が付加された構成例が示されている。ＳＴＵＰ２は、起動制御回路ＳＴＣＴＬ２と、ＰＭＯＳトランジスタＭＰ２０を備えている。ＭＰ２０は、ソースがＶＣＣに接続され、ドレインがＩＲＥＦＧ内のＭＮｃ１，ＭＮｃ２のゲートに接続され、ゲートがＳＴＣＴＬ２によって制御される。ＳＴＣＴＬ２は、ＸＯＳＣ＿ＥＮを受けて、ＭＰ２０のゲートを‘Ｌ’レベルに駆動する。これによって、ＩＲＥＦＧ内のＭＮｃ１，ＭＮｃ２のゲート−ソース電圧が増大し、一時的に基準電流Ｉｒｅｆの値が増大し、これに応じて発振回路ブロック内の電流源（ＭＰｃ３）からも大きなバイアス電流が出力される。また、ＳＴＣＴＬ２は、発振回路ブロックにおける発振用のＮＭＯＳトランジスタＭＮｏのゲート電圧を観測し、これが所定の値に達した際にＭＰ２０のゲートを‘Ｌ’レベルから‘Ｈ’レベルに戻すことでＭＰ２０をオフに駆動する。

このように、第１２の特徴として、図４６（ａ）、（ｂ）の構成例は、発振起動時にスタートアップ回路を用いることで、発振回路ブロックにおいて一時的に大きなバイアス電流を流せる構成となっている。発振起動時には、外付けの負荷容量（Ｃｇ，Ｃｄ）が充電され、ＸＩＮノードの電圧レベルが動作点に達したのちに微小発振の成長が始まる。したがって、特に低ＣＬ値対応の水晶振動子ＸＴＡＬを用いる場合（すなわちバイアス電流が小さい場合）には、負荷容量（Ｃｇ，Ｃｄ）の充電に時間を要し、発振起動時間（ＸＯＳＣ＿ＥＮの入力から発振動作が安定状態に達するまでに要する時間）が例えば２ｓ以上となる恐れがある。そこで、第１２の特徴を用いることで、発振起動時の負荷容量（Ｃｇ，Ｃｄ）の充電速度を速めることができ、発振起動時間を例えば１ｓ程度に短縮することが可能になる。

《発振回路ブロック周りの概略レイアウト》
図４７（ａ）は、図３４の水晶発振装置において、その発振回路ブロック周りのレイアウト構成例を示す概略図であり、図４７（ｂ）は、図４７（ａ）の効果を説明する補足図である。図４７（ａ）では、半導体チップＣＰの一辺にＩＯセル領域ＩＯＢＫが配置され、チップの内部方向でＩＯＢＫに近接して発振回路ブロックＯＳＣＢＫが配置されている。ＩＯＢＫは、ＣＰの一辺に沿って順に隣接配置された複数のＩＯセルＩＯＣを備える。複数のＩＯＣ内の隣接する３個のＩＯＣにおいて、両端のＩＯＣの一方には、ＸＩＮ用のパッドＰＤ１が形成され、他方にはＸＯＵＴ用のパッドＰＤ２が形成される。

パッドＰＤ１，ＰＤ２は、半導体チップＣＰ、容量Ｃｄ，Ｃｇ、および水晶振動子ＸＴＡＬ等が実装される配線基板（図示せず）上の所定の端子にそれぞれボンディングワイヤＢＷを介して接続される。ＰＤ１，ＰＤ２は、例えば最上層のメタル配線層を用いて形成される。ＰＤ１は、その下層に位置する第１メタル配線層で形成されたメタル配線ＭＬ＿ＸＩＮに接続され、同様に、ＰＤ２は、第１メタル配線層で形成されたメタル配線ＭＬ＿ＸＯＵＴに接続される。ＭＬ＿ＸＩＮおよびＭＬ＿ＸＯＵＴは、それぞれ、チップの内部方向に配置されたＯＳＣＢＫに向けて延伸する。

また、隣接する３個のＩＯＣにおける真ん中のＩＯＣ上には、例えば最上層のメタル配線層を用いてＧＮＤ用のメタル配線ＭＬ＿ＧＮＤが形成される。ＯＳＣＢＫの配置領域には、ＯＳＣＢＫに安定した接地電源電圧（ＧＮＤ）を供給するため、例えば網目状に形成された複数の接地電源電圧配線からなる接地電源電圧供給領域ＡＲ＿ＧＮＤが備わっている。この網目状の接地電源電圧配線は、例えば、第１メタル配線層と最上層のメタル配線層の間に位置する第２メタル配線層および第３メタル配線層によって形成される。ＭＬ＿ＧＮＤは、このＡＲ＿ＧＮＤに向けて延伸し、そこで接地電源電圧配線に接続される。

このように、第１３の特徴として、図４７（ａ）のレイアウト構成例は、ＸＩＮノードとＸＯＵＴノードの間にＧＮＤノードが配置された構成となっている。ここで、寄生容量に着目すると、ＸＩＮノードとＸＯＵＴノードには、図４７（ｂ）に示すように、ＸＩＮノードとＸＯＵＴノード間のピン間寄生容量Ｃｓ’と、ＸＩＮノードとＧＮＤノード間の寄生容量Ｃｇ’と、ＸＯＵＴノードとＧＮＤノード間の寄生容量Ｃｄ’が存在する。これらの寄生容量は、負荷容量（ＣＬ）に与える影響が特に低ＣＬ値になるほど大きくなるため、できるだけ小さく設計されることが望ましい。

こうした中、図４７（ｂ）から判るように、Ｃｓ’は、そのままの容量値がＣＬ（すなわちＸＴＡＬから見た等価容量値）に影響を与えるが、Ｃｇ’，Ｃｄ’は、その直列接続の合成容量値がＣＬに影響を与える。したがって、相対的に、Ｃｇ’，Ｃｄ’の容量値を低減するよりもＣｓ’の容量値を低減する方が、寄生容量を低減する上で有益となる場合がある。そこで、図４７（ａ）に示したように、ＸＩＮノードとＸＯＵＴノードの間にＧＮＤノードを配置すると、Ｃｇ’，Ｃｄ’の容量値は増大するものの、理想的にはＣｓ’をゼロとすることができ、結果的に全体としての寄生容量を低減することが可能になる。寄生容量の低減は、式（３）および式（４）から判るように、発振余裕度の向上にも繋がる。更に、ＸＩＮノードとＸＯＵＴノードの間にＧＮＤノードを配置すると、互いに逆位相の発振信号が生成されるＸＩＮノードとＸＯＵＴノード間の容量結合がシールド効果によって低減できるため、ノイズ耐性の向上が実現可能になる。

《水晶発振装置全体の詳細回路構成［１］》
図４８は、本発明の一実施の形態による水晶発振装置において、その全体の詳細な構成例を示す回路図である。図４８に示す水晶発振装置は、これまでに述べた各種特徴を適宜組み合わせる共に、その一部を適宜変形した構成例となっている。図４８の水晶発振装置は、図３８等で述べたような基準電流生成回路ＩＲＥＦＧと、図３６等で述べたような発振回路ブロックＯＳＣＢＫ２と、図４１で述べたような比較電圧生成回路ＶＲＥＦＧ１を持つコンパレータ回路ブロックＣＭＰＢＫに加えて、図４６の構成例を若干変形したスタートアップ回路ＳＴＵＰ３を備えている。すなわち、前述した第１〜第７、第１０および第１２の特徴などを組み合わせた構成となっている。このような構成例を用いることで、例えば、消費電流が０．５μＡ以下（Ｔ＝２５℃、ＶＣＣ＝３．０Ｖ）といった水晶発振装置が実現可能になる。

ＩＲＥＦＧにおいては、ここでは、電流値設定用の３個の抵抗が直列接続され、その内の２個の抵抗の有効・無効がモード選択信号ＸＭＳＥＬおよびトリミング信号ＸＴＲＩＭに基づいて制御される構成となっている。また、スタートアップ回路ＳＴＵＰ３は、ここでは、ＰＭＯＳトランジスタＭＰ２０，ＭＰ２２，ＭＰ２３と、ワンショットパルス生成回路ＯＳＰＧで構成されている。発振起動時にＩＲＥＦＧの回路が電流が流れない状態で安定してしまう（デットロックする）のを防ぐために、起動信号ＸＯＳＣ＿ＥＮ入力時にＯＳＰＧによってＭＰ２０のゲートに一時的に‘Ｌ’レベルのパルス信号を入力して、ＭＰ２０をオンさせＩＲＥＦＧに電流を流しこむことで、電流が流れた状態で安定させる。しかしそれだけでは動作中に電流が止まってしまった場合に次の起動信号が来るまで回路がデットロックしたままになってしまう。そこでＭＰ２３とＭＰ２２の観測ＰＭＯＳが用いられる。ＩＲＥＦＧがデットロック状態ではＭＰ２３のゲートは‘Ｈ’、ＭＰ２２のゲートは‘Ｌ’になっているはずであり、このときＭＰ２０のゲートは‘Ｌ’になるため電流が印加され、ＩＲＥＦＧに電流が流れ始める。電流が流れ始めると（安定動作状態になると）ＭＰ２３のゲート電位が下がり、ＭＰ２２のゲート電位が上がるためＭＰ２０はほとんどオフの状態になって無視できる。

《水晶発振装置全体の詳細回路構成［２］》
図４９は、本発明の一実施の形態による水晶発振装置において、図４８の変形例を示す回路図である。図４９に示す水晶発振装置は、図４８の構成例と比較して、主に、次のような点が異なっている。まず、基準電流生成回路ＩＲＥＦＧ２において、ＰＴＡＴ回路のＰＭＯＳトランジスタＭＰｃ１，ＭＰｃ２側にＰＭＯＳカスコード段ＭＰＣＤが挿入され、ＰＴＡＴ回路のＮＭＯＳトランジスタＭＮｃ１，ＭＮｃ２側にＮＭＯＳカスコード段ＭＮＣＤが挿入されている。ＭＰＣＤを構成する２個のＰＭＯＳトランジスタのゲートには、電圧生成回路ＶＰＧを用いて、ＭＰｃ１，ＭＰｃ２のゲート電圧よりも若干低いゲート電圧が印加される。ＭＮＣＤを構成する２個のＮＭＯＳトランジスタのゲートには、電圧生成回路ＶＮＧを用いて、ＭＮｃ１，ＭＮｃ２のゲート電圧よりも若干高いゲート電圧が印加される。

同様に、発振回路ブロックＯＳＣＢＫ２’において、電流源となるＰＭＯＳトランジスタＭＰｃ３に、カスコード段となるＰＭＯＳトランジスタＭＰｃ３’が付加されている。これに応じて、コンパレータ回路ブロックＣＭＰＢＫ内の比較電圧生成回路ＶＲＥＦＧ１ａにおいても、その電流源となるＰＭＯＳトランジスタＭＰｃ５に、カスコード段となるＰＭＯＳトランジスタＭＰｃ５’が付加されている。更に、ＣＭＰＢＫ内のコンパレータ回路ＣＭＰ１ｃにおいても、そのテール電流源となるＭＮ３に、カスコード段となるＮＭＯＳトランジスタＭＮ３’が付加されている。ＭＰｃ３’，ＭＰｃ５’のゲート電圧は、前述したＶＰＧによって印加され、ＭＮ３’のゲート電圧は、前述したＶＮＧによって印加される。このようなカスコード段を備えることで、図４８の構成例と比較して、電源電圧ＶＣＣにおける高電位側の動作範囲を拡大することが可能になる。具体的には、例えばＶＣＣ＝５．５Ｖ等にも対応可能になる。

また、ＣＭＰＢＫにおいて、コンパレータ回路ＣＭＰ１ｃは、差動対に伴う差動出力のそれぞれを出力段に相補的に送り出すプッシュプル型のコンパレータ回路となっている。ＭＮ１側に生じた電流信号は、ＭＰ１を介してこれとカレントミラー回路を構成するＰＭＯＳトランジスタＭＰ１’に送出され、これが、ＮＭＯＳトランジスタＭＮ２１，ＭＮ２２からなるカレントミラー回路で折り返されて、ＭＮ２２に転写される。一方、ＭＮ２側に生じた電流信号は、ＭＰ２を介してこれとカレントミラー回路を構成するＰＭＯＳトランジスタＭＰ２’に送出され、ＭＰ２’の電流信号とＭＮ２２の電流信号が、その共通接続ノードで合成されることでＣＭＰ１ｃの判定出力信号が得られる。このようなプッシュプル型のコンパレータ回路を用いることで、例えば、判定出力信号の立ち上がり時間と立ち下がり時間を均等にすることが可能になる。

更に、ＣＭＰＢＫにおいては、ＣＭＰ１ｃの後段にＣＭＯＳインバータ回路ＣＩＶ１が備わっている。ＣＩＶ１は、貫通電流の抑制や低消費電力化のため、ＰＭＯＳトランジスタのＶＣＣ側とＮＭＯＳトランジスタのＧＮＤ側にそれぞれ電流源が挿入されている。また、スタートアップ回路ＳＴＵＰ２ａにおいて、ここでは、前述した図４６（ｂ）と同様の構成例が用いられている。ただし、ここでは、ＩＲＥＦＧ２におけるＭＰｃ１，ＭＰｃ２のゲート電圧のモニタ結果に基づいてＰＭＯＳトランジスタＭＰ２０をオフに制御する構成となっている。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、前述した各種特徴（第１〜第１３の特徴）は、勿論、いずれか１個を適用することも、必要に応じて適宜組み合わせて用いることも可能である。いずれの特徴を用いた場合でも、水晶発振装置の低消費電力化に直接的あるいは間接的に寄与することが可能である。また、一般的に多く用いられている水晶振動子による発振回路について主に説明を行っているが、水晶振動子を代替する振動子、例えばＭＥＭＳ振動子により本発明を用いた発振回路を構成することも可能である。

本実施の形態による水晶発振装置は、マイコン等を代表に、水晶発振回路を備えたシステム全般に対して広く適用可能である。

ＡＤ アンド演算回路
ＡＲ＿ＧＮＤ 接地電源電圧供給領域
ＢＦ バッファ回路
ＢＷ ボンディングワイヤ
Ｃ 容量
ＣＢ 回路ブロック
ＣＣＩＶ 制御スイッチ付きＣＭＯＳインバータ回路
ＣＩＶ ＣＭＯＳインバータ回路
ＣＬ セル
ＣＬＢ セル領域
ＣＬＰ ＥＳＤ保護素子
ＣＭＰ コンパレータ回路
ＣＭＰＢＫ コンパレータ回路ブロック
ＣＰ 半導体チップ
ＣＴＬＢＫ 制御回路ブロック
Ｄ ダイオード
ＤＬＹ 遅延回路
ＦＭＥＭ 不揮発性メモリ
ＩＯＢＫ ＩＯセル領域
ＩＯＣ ＩＯセル
ＩＲＥＦＧ 基準電流生成回路
ＩＳＬ 絶縁層
ＩＳ 電流源
ＩＶ インバータ回路
ＬＧＣ 制御論理回路
ＬＮ 配線パターン
ＬＹ 配線層
Ｍ１〜Ｍ３，ＰＭ メタル配線層
ＭＥＡＳ 電流計
ＭＬ メタル配線
ＭＮ ＮＭＯＳトランジスタ
ＭＮＣＤ ＮＭＯＳカスコード段
ＭＰ ＰＭＯＳトランジスタ
ＭＰＣＤ ＰＭＯＳカスコード段
ＮＲ ノア演算回路
ＯＳＣＢＫ 発振回路部（発振回路ブロック）
ＯＳＰＧ ワンショットパルス生成回路
ＰＣＢ 配線基板
ＰＤ パッド
ＰＫＧ 半導体パッケージ
ＰＮ 外部端子
Ｒ 抵抗
ＲＥＧ レジスタ回路
ＳＴＣＴＬ 起動制御回路
ＳＴＵＰ スタートアップ回路
ＳＷ スイッチ回路
ＴＨ スルーホール
ＶＡＲ 給電領域
ＶＰＧ，ＶＮＧ 電圧生成回路
ＶＲＥＦＧ 比較電圧生成回路
ＸＴＡＬ 水晶振動子

Claims (30)

1. 半導体チップを搭載し、第１および第２外部端子を含んだ半導体パッケージと、
   水晶振動子と、
   前記半導体パッケージおよび前記水晶振動子が実装される配線基板とを備え、
   前記半導体チップには、前記第１外部端子を入力とし、前記第２外部端子を出力とする反転論理回路が形成され、
   前記配線基板には、
   第１配線層を用い、前記第１外部端子から延伸し、前記水晶振動子の一端に結合される第１配線パターンと、
   前記第１配線層を用い、前記第２外部端子から前記第１配線パターンと略並行に延伸し、前記水晶振動子の他端に結合される第２配線パターンと、
   前記第１配線層を用い、前記第１配線パターンと前記第２配線パターンの間の領域に配置され、前記反転論理回路の接地電源電圧と電気的に接続される第３配線パターンとが形成されることを特徴とする水晶発振装置。
2. 請求項１記載の水晶発振装置において、
   前記配線基板には、更に第１および第２容量が実装され、
   前記第１容量は、一端が前記第１配線パターンに、他端が前記第３配線パターンに接続され、
   前記第２容量は、一端が前記第２配線パターンに、他端が前記第３配線パターンに接続されることを特徴とする水晶発振装置。
3. 請求項２記載の水晶発振装置において、
   前記半導体パッケージは、更に、前記第１外部端子と前記第２外部端子の間に隣接して配置され、前記反転論理回路の接地電源電圧用の端子である第３外部端子を備え、
   前記第３配線パターンは、前記第３外部端子に接続されることを特徴とする水晶発振装置。
4. 請求項３記載の水晶発振装置において、
   前記半導体パッケージは、更に、前記第３外部端子と対向する側で前記第１外部端子に隣接して配置され、前記反転論理回路の電源電圧用の端子である第４外部端子を備えることを特徴とする水晶発振装置。
5. 請求項１記載の水晶発振装置において、
   前記配線基板には、更に、前記第１、第２および第３配線パターンの形成領域を囲むように配置され、前記反転論理回路の接地電源電圧と電気的に接続される第４配線パターンが形成されることを特徴とする水晶発振装置。
6. 請求項５記載の水晶発振装置において、
   前記配線基板には、更に、前記第１配線層とは単数または複数の誘電体層を挟んで異なる層となる第Ｎ配線層を用いて面状に配置され、前記第１、第２、第３および第４配線パターンとの間で前記単数または複数の誘電体層を挟んで対向する部分を持ち、前記反転論理回路の接地電源電圧と電気的に接続される第５配線パターンが形成されることを特徴とする水晶発振装置。
7. 請求項１記載の水晶発振装置において、
   前記配線基板には、更に、前記第１配線層を用い、前記半導体パッケージの実装部分で面状に配置され、前記反転論理回路の接地電源電圧と電気的に接続される第６配線パターンが形成されることを特徴とする水晶発振装置。
8. 請求項７記載の水晶発振装置において、
   前記第１外部端子と前記第２外部端子は隣接して配置され、
   前記第３配線パターンは、前記第１外部端子と前記第２外部端子の間の空間を介して前記第６配線パターンに接続されていることを特徴とする水晶発振装置。
9. 請求項７記載の水晶発振装置において、
   前記配線基板には、更に
   前記第１、第２および第３配線パターンの形成領域を囲むように配置され、前記反転論理回路の接地電源電圧と電気的に接続される第４配線パターンと、
   前記第１配線層とは単数または複数の誘電体層を挟んで異なる層となる第Ｎ配線層を用いて面状に配置され、前記第１、第２、第３および第４配線パターンとの間で前記単数または複数の誘電体層を挟んで対向する部分を持ち、前記反転論理回路の接地電源電圧と電気的に接続される第５配線パターンとが形成され、
   前記第４配線パターンは、前記第６配線パターンとの間で、前記第１配線層内でループを構成するように配置されていることを特徴とする水晶発振装置。
10. 請求項１記載の水晶発振装置において、
    前記水晶振動子は、１ＭＨｚ未満の発振周波数に対応したものであることを特徴とする水晶発振装置。
11. 外部に設けられる水晶振動子の接続用端子であり、互いに隣接して配置された第１および第２外部端子と、
    半導体チップと、
    前記半導体チップと前記第１および第２外部端子との間を接続する第１および第２接続部品とを備え、
    前記半導体チップは、
    第１方向に順に隣接して配置された第１、第２および第３領域と、
    前記第１方向と直交する第２方向において前記第１、第２および第３領域に近接して配置され、反転論理回路が形成される発振回路領域とを備え、
    前記第１領域では、前記第１外部端子に前記第１接続部品を介して接続され、前記反転論理回路の入力ノードに第１信号配線を介して接続される第１パッドが形成され、
    前記第３領域では、前記第２外部端子に前記第２接続部品を介して接続され、前記反転論理回路の出力ノードに第２信号配線を介して接続される第２パッドが形成され、
    前記第２領域では、前記発振回路領域に向けて延伸する第１電源配線が形成されることを特徴とする水晶発振装置。
12. 請求項１１記載の水晶発振装置において、
    前記水晶発振装置は、更に、
    外部からの電源が供給される第３外部端子と、
    前記半導体チップと前記第３外部端子との間を接続する第３接続部品とを備え、
    前記半導体チップは、更に、前記第３外部端子に前記第３接続部品を介して接続される第３パッドが形成された第４領域を備え、
    前記第３パッドは、第２電源配線を介して前記第２領域の前記第１電源配線に接続されていることを特徴とする水晶発振装置。
13. 請求項１２記載の水晶発振装置において、
    前記第２領域では、更に、前記第１電源配線に接続される電源用のＥＳＤ保護素子が形成されることを特徴とする水晶発振装置。
14. 請求項１２記載の水晶発振装置において、
    前記第１領域では、更に、前記第１パッドに接続される第１ＥＳＤ保護素子が形成され、
    前記第３領域では、更に、前記第２パッドに接続される第２ＥＳＤ保護素子が形成され、
    前記第１および第２ＥＳＤ保護素子のそれぞれは、電源電圧側ではなく接地電源電圧側に接続されていることを特徴とする水晶発振装置。
15. 請求項１１記載の水晶発振装置において、
    前記水晶振動子は、１ＭＨｚ未満の発振周波数に対応したものであることを特徴とする水晶発振装置。
16. 発振回路ブロックと、所定の回路ブロックと、前記発振回路ブロック用の第１接続領域と、前記所定の回路ブロック用の第２接続領域とが形成された半導体チップと、
    外部に設けられる水晶振動子の接続用端子である第１および第２外部端子と、
    外部からの電源が供給される第３外部端子と、
    前記第１接続領域と前記第１および第２外部端子との間を接続する第１および第２接続部品と、
    前記第２接続領域と前記第３外部端子との間を接続する第３接続部品とを備え、
    前記発振回路ブロックは、反転論理回路を含み、
    前記第１接続領域は、第１方向に順に隣接して配置された第１、第２および第３セル領域を含み、
    前記第１セル領域では、前記第１外部端子に前記第１接続部品を介して接続され、前記反転論理回路の入力ノードに第１信号配線を介して接続される第１パッドが形成され、
    前記第３セル領域では、前記第２外部端子に前記第２接続部品を介して接続され、前記反転論理回路の出力ノードに第２信号配線を介して接続される第２パッドが形成され、
    前記第２セル領域では、前記反転論理回路の電源に接続される第１電源配線が形成され、
    前記第２接続領域は、第４セル領域を含み、
    前記第４セル領域では、前記第３外部端子に前記第３接続部品を介して接続され、前記所定の回路ブロックに第２電源配線を介して接続される第３パッドが形成され、
    前記第２セル領域の前記第１電源配線には、前記第３外部端子からの電源が供給されるように構成されたことを特徴とする水晶発振装置。
17. 請求項１６記載の水晶発振装置において、
    前記水晶発振装置は、更に、第４接続部品を備え、
    前記第２接続領域は、更に、第５セル領域を含み、
    前記第５セル領域では、前記第３外部端子に前記第４接続部品を介して接続され、前記第２セル領域の前記第１電源配線に第３電源配線を介して接続される第４パッドが形成されることを特徴とする水晶発振装置。
18. 請求項１７記載の水晶発振装置において、
    前記第１外部端子と前記第２外部端子は、隣接して配置されていることを特徴とする水晶発振装置。
19. 請求項１８記載の水晶発振装置において、
    前記水晶振動子は、１ＭＨｚ未満の発振周波数に対応したものであることを特徴とする水晶発振装置。
20. 基準電流を生成する基準電流生成回路と、
    電源電圧ノードと第１ノードの間にソース・ドレイン経路が形成され、前記基準電流をカレントミラーすることで第１電流を生成する第１ＭＩＳトランジスタと、
    ソースが接地電源電圧ノードに接続され、前記第１ノードと前記接地電源電圧ノードの間にソース・ドレイン経路が形成される第２ＭＩＳトランジスタと、
    前記第１ノードを、第１容量を介して前記接地電源電圧ノードへ接続するための第１端子と、
    前記第２ＭＩＳトランジスタのゲートに接続される第２ノードを、第２容量を介して前記接地電源電圧ノードへ接続するため、及び水晶振動子を介して前記第１端子へ接続するための第２端子と、
    前記第１ノードと前記第２ノードの間に挿入された帰還抵抗と、
    前記第１ノードに生成された第１振幅を持つ第１発振信号を第１比較電圧を基準として大小判定し、前記第１振幅よりも大きい第２振幅を持つ第２発振信号を生成するコンパレータ回路ブロックとを有することを特徴とする半導体装置。
21. 請求項２０記載の半導体装置において、
    前記第１ＭＩＳトランジスタは、更に、前記水晶振動子の負荷容量値を表す第１モード設定信号に応じてトランジスタサイズが可変設定可能に構成され、前記水晶振動子の前記負荷容量値が第１負荷容量値の際には前記第１電流の電流値を第１電流値に設定し、前記負荷容量値が前記第１負荷容量値よりも大きい第２負荷容量値の際には前記第１電流の電流値を前記第１電流値よりも大きい第２電流値に設定することを特徴とする半導体装置。
22. 請求項２１記載の半導体装置において、
    前記第２ＭＩＳトランジスタは、サブスレッショルド領域で動作し、
    前記基準電流生成回路は、前記基準電流を温度に比例して増加させることを特徴とする半導体装置。
23. 請求項２２記載の半導体装置において、
    前記基準電流生成回路は、
    第１のｎチャネル型ＭＩＳトランジスタと、
    前記第１のｎチャネル型ＭＩＳトランジスタのソースと前記接地電源電圧ノードの間に挿入される電流値設定用抵抗と、
    ソースが前記接地電源電圧ノードに接続され、ゲートおよびドレインが前記第１のｎチャネル型ＭＩＳトランジスタのゲートに接続される第２のｎチャネル型ＭＩＳトランジスタと、
    ソース・ドレイン経路が前記第１のｎチャネル型ＭＩＳトランジスタのソース・ドレイン経路と直列に接続される第１のｐチャネル型ＭＩＳトランジスタと、
    ソース・ドレイン経路が前記第２のｎチャネル型ＭＩＳトランジスタのソース・ドレイン経路と直列に接続され、前記第１のｐチャネル型ＭＩＳトランジスタとカレントミラー回路を構成する第２のｐチャネル型ＭＩＳトランジスタとを備え、
    前記第１ＭＩＳトランジスタは、前記第１および第２のｐチャネル型ＭＩＳトランジスタとカレントミラー回路を構成し、
    前記第１および第２のｎチャネル型ＭＩＳトランジスタは、サブスレッショルド領域で動作することを特徴とする半導体装置。
24. 請求項２１記載の半導体装置において、
    前記第２ＭＩＳトランジスタは、サブスレッショルド領域で動作し、
    「前記第２負荷容量値／前記第１負荷容量値」の値が「Ｍ」の場合、「前記第２電流値／前記第１電流値」の値は、「Ｍ」の２乗になっていることを特徴とする半導体装置。
25. 請求項２０記載の半導体装置において、
    前記コンパレータ回路ブロックは、
    前記第１比較電圧を生成する比較電圧生成回路と、
    前記第１発振信号と前記第１比較電圧の差分を増幅する差動増幅回路とを含み、
    前記比較電圧生成回路は、
    前記電源電圧ノードと第３ノードの間にソース・ドレイン経路が形成され、前記基準電流をカレントミラーすることで第３電流を生成する第３ＭＩＳトランジスタと、
    前記第２ＭＩＳトランジスタと同一のトランジスタサイズを持ち、ソースが前記接地電源電圧ノードに接続されると共に前記第３ノードと前記接地電源電圧ノードの間にソース・ドレイン経路が形成され、ゲートとドレインが共通接続される第４ＭＩＳトランジスタとを備え、
    前記第３ノードに前記第１比較電圧が生成されることを特徴とする半導体装置。
26. 請求項２５記載の半導体装置において、
    前記比較電圧生成回路は、更に、前記第４ＭＩＳトランジスタを複数備え、
    前記複数の第４ＭＩＳトランジスタは、前記第３ノードと前記接地電源電圧ノードの間で、それぞれ並列に接続されることを特徴とする半導体装置。
27. 請求項２５記載の半導体装置において、
    前記差動増幅回路は、ヒステリシス特性を持つことを特徴とする半導体装置。
28. 請求項２０記載の半導体装置において、
    前記基準電流生成回路は、発振起動時に、前記基準電流の電流値を一時的に増加させるスタートアップ回路を備えることを特徴とする半導体装置。
29. 請求項２０記載の半導体装置において、更に、
    前記第１ノードと前記第２ＭＩＳトランジスタのドレインの間にスイッチとして機能する第５ＭＩＳトランジスタを有することを特徴とする半導体装置。
30. 基準電流を生成する基準電流生成回路と、
    電源電圧ノードと第１ノードの間にソース・ドレイン経路が形成され、前記基準電流をカレントミラーすることで第１電流を生成する第１ＭＩＳトランジスタと、
    ソース・ドレインの一方が前記第１ノードに接続され、スイッチとして機能する第１スイッチ用ＭＩＳトランジスタと、
    ソースが接地電源電圧ノードに接続され、ドレインが前記第１スイッチ用ＭＩＳトランジスタのソース・ドレインの他方に接続される第２ＭＩＳトランジスタと、
    前記第１ノードを、第１容量を介して前記接地電源電圧ノードへ接続するための第１端子と、
    前記第２ＭＩＳトランジスタのゲートとなる第２ノードを、第２容量を介して前記接地電源電圧ノードへ接続し、更に水晶振動子を介して前記第１端子へ接続するための第２端子と、
    前記第１ノードと前記第２ノードの間に挿入された帰還抵抗と、
    前記第１ノードに生成された第１振幅を持つ第１発振信号を第１比較電圧を基準として大小判定し、前記第１振幅よりも大きい第２振幅を持つ第２発振信号を生成するコンパレータ回路ブロックとを有することを特徴とする半導体装置。

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