JP2012169468A - 半導体装置及び電子装置 - Google Patents

Abstract

【課題】電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧を常に適正化することが容易な半導体装置を提供する。
【解決手段】実装基板に搭載されたコントロールチップとメモリチップとを接続する信号経路として、コントロールチップで生成した基準電位を伝達する所定の信号経路を備えるとき、当該所定の信号経路に前記バイパスコンデンサを接続する接続箇所（接続点）の位置を、コントロールチップの基準電位用パッドから前記所定の信号経路に沿って前記接続箇所に至るまでの距離が、メモリチップの基準電位用パッドから前記基信号経路に沿って前記接続箇所に至るまでの距離よりも短くなる位置のみに制限する。
【選択図】図１

Description

本発明は、複数の半導体チップのインタフェース信号に対する論理値判定レベルに基準電位を用い半導体装置、更には電子装置に関し、例えば、メモリチップとコントロールチップをＳｉＰ（System In Package）又はＰＯＰ（Package On Package）形態で搭載した半導体装置に適用して有効な技術に関する。

メモリチップやコントロールチップなどの複数の半導体チップのインタフェース信号に対する論理値の判定に基準電位を用いる場合に、その基準電位を、半導体チップの外部で電源電圧の抵抗分圧回路を用いて生成し、これを各半導体チップに与えることができる。しかしながら、半導体チップの外部でディスクリートデバイスなどを用いた抵抗分圧回路で基準電位を生成する場合には大きな貫通電流が流れ、バッテリ駆動される携帯端末などでは省電力に反する。この点に関し、特許文献１には半導体チップの内部に基準電位発生回路を設け、このチップから別のチップに基準電位を供給する構成が示される。特許文献２には、メモリコントローラに基準電位発生回路として論理閾値電圧出力回路を設け、これによって生成される基準電位をオンチップターミネーションされたＤＲＡＭチップに供給する構成が示される。特許文献３にはメモリチップとコントロールチップを搭載した半導体装置においてメモリチップとコントロールチップのそれぞれに対して別々に参照電位（基準電位）発生回路を設けた場合について記載される。特許文献４にはメモリの基準電位ピンの近傍にデカップリングコンデンサを配置したメモリモジュールが示される。

特開２００８−２９３２０６号公報 特開２００４−６２７２５号公報 特開２００８−４５７９号公報 特開２００６−１７３４０９号公報

本願発明者は一の半導体集積回路で生成した基準電位を他の半導体集積回路に供給する場合のノイズ抑圧について検討した。特許文献１では基準電位を伝達する信号経路に対するノイズの抑圧について考慮はない。信号経路のノイズを抑圧するには通常、特許文献２乃至４に例示されるようにバイパスコンデンサが用いられる。信号経路にはカップリングノイズや電源ノイズなどが重畳されるが、信号経路のどの位置でもそれらを抑圧することが最善とは限らない、ということが本発明者によって見出された。例えば、電源ノイズによって電源電圧が変動したとき、その電源変動を受けた信号を処理する場合には、その判定レベルである基準電位も同じレベル変動を受けていることが望ましい。ここで、一の半導体集積回路が出力バッファから基準電位を信号経路に出力して他の半導体集積回路に伝達するとともに、その信号経路の基準電位を当該一の半導体集積回路が遅延して入力端子から帰還入力する場合を想定する。そして、その信号経路の出力側に近いところにバイパスコンデンサを設けて基準電位の電源ノイズ成分を抑圧すると、帰還入力経路の入力バッファで同じ電源ノイズが重畳されることは期待できないから、帰還入力された基準電位が、基準電位の出力時における信号レベルの判定基準にならなくなる虞のあることが見出された。例えば、チップの外部に出力した基準電位を入力して検証するセルフテスト機能を有する半導体集積回路に基準電位を帰還入力するような場合である。

本発明の目的は、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧を常に適正化することが容易な半導体装置、更には電子装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、実装基板に搭載されたコントロールチップとメモリチップとを接続する信号経路として、コントロールチップで生成した基準電位を伝達する所定の信号経路を備えるとき、当該所定の信号経路に前記バイパスコンデンサを接続する接続箇所（接続点）の位置を、メモリチップの基準電位用パッドから前記基信号経路に沿って前記接続箇所に至るまでの距離が、コントロールチップの基準電位用パッドから前記所定の信号経路に沿って前記接続箇所に至るまでの距離よりも短くなる位置のみに制限する。

この制限により、基準電位に対するバイパスコンデンサによるノイズ抑圧の作用は、コントロールチップに対して電源ノイズの状態が異なるメモリチップ側で相対的に大きくされる。したがって、そのようなメモリチップ側では判定基準とされる基準電位に対する安定性が増し、コントロールチップ側で基準電位の帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、バイパスコンデンサの配置制限により、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化が容易に実現される。

図１はＰＯＰ構造の半導体装置の縦断面構造の概略を例示する断面図である。 図２は図１の半導体装置をマザーボードに搭載した電子回路を例示する断面図である。 図３は第１基準電位パッド１００から第２基準電位パッド１１０に至る信号経路を模式的に示す説明図である。 図４は４層配線構造のベース基板２０を用いて基準電位を伝達する信号経路を形成する例を平面的に示す説明図である。 図５はコントロールチップからメモリチップに基準電位を伝達する信号経路にバイパスコンデンサを接続する位置の制約による作用効果が例示する説明図である。 図６はデータ系信号のための基準電位とコマンドアドレス系信号のための基準電位とを分けて設けた例を示す説明図である。 図７は図６におけるコマンドアドレス系の基準電位を伝達する信号経路の概略を例示する平面図である。 図８はＳＩＰ構造の半導体装置の縦断面構造の概略を例示する断面図である。 図９はＳＩＰ構造の別の半導体装置の縦断面構造の概略を例示する断面図である。 図１０は第１基準電位パッド１００から第２基準電位パッド１１０に至る信号経路を模式的に示す説明図である。 図１１は個別のパッケージされたメモリデバイスとシステムオンチップのマイクロコンピュータデバイスをマザーボードに平置き実装した電子装置の縦断面構造の概略を例示する断面図である。 図１２は個別のパッケージされたメモリデバイスとシステムオンチップのマイクロコンピュータデバイスをマザーボードに平置き実装した別の電子装置の縦断面構造の概略を例示する断面図である。 図１３は第１基準電位パッド１００から第２基準電位パッド１１０に至る信号経路を模式的に示す説明図である。 図１４は図１２の電子装置５における基準電位を伝達する信号経路の概略を例示する説明図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜メモリチップ寄りにＶｒｅｆ用パスコンを接続させるＰＯＰのベース側半導体装置＞
本発明の代表的な実施の形態に係る半導体装置は、上面（チップ搭載面）、前記上面に形成された複数のコントロールチップ用電極、前記上面に形成された複数のメモリチップ用電極、前記上面とは反対側の下面（実装面）、前記下面に形成された複数の外部端子用電極、前記上面と前記下面との間に形成された複数のビア、および前記複数のビア内にそれぞれ形成され、かつ、前記複数のコントロールチップ用電極および前記複数のメモリチップ用電極と前複数の記外部端子用電極とをそれぞれ電気的に接続する複数のビア内配線を有する配線基板（２０：ベース基板、下段側基板）と、基準電位発生回路、チップ表面（表面、主面）、前記チップ表面に形成された複数の電極パッド（ボンディングパッド）、および前記チップ表面とは反対側のチップ裏面を有し、前記配線基板の前記上面に搭載されたコントロールチップ（１０）と、前記コントロールチップの前記複数の電極パッド（１００）と前記複数のコントロールチップ用電極（２００）とをそれぞれ電気的に接続する複数の導電性部材（３００：バンプ電極）と、前記配線基板の前記複数の外部端子用電極のそれぞれに接続された複数の外部端子と、を含む。前記複数の電極パッドは、前記基準電位発生回路と電気的に接続された第１基準電位用パッド（１００）を有する。前記複数のコントロールチップ用電極は、前記コントロールチップの前記第１基準電位用パッドと電気的に接続される第１基準電位用電極（２００）とを有する。前記複数のメモリチップ用電極は、メモリチップの第２基準電位用パッド（１１０）と電気的に接続さる第２基準電位用電極（２０２）を有する。前記複数の外部端子用電極のうち、バイパスコンデンサと電気的に接続される基準電位端子用電極は、前記配線基板に形成された複数の配線のうちの基準電位用配線（５００）および前記複数のビア内配線のうちの基準電位用ビア内配線（４１１）を介して、前記第１基準電位用電極および前記第２基準電位用電極とそれぞれ電気的に接続される。前記基準電位用ビア内配線と前記基準電位用配線との接続箇所は、前記基準電位用配線における前記接続箇所から前記第２基準電位用電極までの距離が、前記基準電位用配線における前記接続箇所から前記第1基準電位用電極までの距離よりも短くなる位置のみである。なお、本実施の形態では、コントロールチップの表面（電極パッドが形成される面）が配線基板の上面と対向するように、配線基板の上面に搭載される例について説明したが、コントロールチップの裏面が配線基板の上面と対向するように、配線基板の上面に搭載されてもよい。但し、この場合は、コントロールチップの複数の電極パッド（１００）と複数のコントロールチップ用電極（２００）とを、導電性部材として、ワイヤを介してそれぞれ電気的に接続する。

上記半導体装置は例えばＰＯＰ構造のベース基板（下段）側を構成するものであり、メモリチップ用電極を介してその上にメモリチップを有する半導体装置（上段側の半導体装置）が配置（実装）されてＰＯＰ構造のマルチチップモジュールが構成される。バイパスコンデンサが接続される基準電位用ビア内配線と基準電位用配線との接続箇所から第１基準電位用電極までの距離に比べて、この接続箇所から第２基準電位用電極までの距離が短くなるように制限されている。この制限は、メモリチップを搭載した半導体装置を実装してマルチチップモジュールを構成したとき、バイパスコンデンサが接続される基準電位用ビア内配線と基準電位用配線との接続箇所からコントロールチップの第１基準電位用パッドまでの距離に比べてメモリチップの第２基準電位用パッドまでの距離が短くなることを少なからず保証するものである。上記制限距離の関係が逆の場合にはそのような保証は得られない。この制限のもとでマルチチップモジュールが構成されると、基準電位に対するバイパスコンデンサによるノイズ抑圧の作用は、コントロールチップに対して電源ノイズの状態が異なるメモリチップ側で相対的に大きくされる。したがって、そのようなメモリチップ側では判定基準とされる基準電位に対する安定性が増し、コントロールチップ側で基準電位の帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。すなわち、その配置制限により、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化が容易に実現される。

〔２〕＜Ｖｒｅｆ出力とＶｒｅｆ入力の短絡＞
項１の半導体装置において、 前記第１基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第１基準電位用出力パッド（１００＿ＯＵＴ）、及び前記第１基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第１基準電位用入力パッド（１００＿ＩＮ）である。

コントロールチップ側で基準電位の帰還を受けて判定に用いる場合の一形態とされる。

〔３〕＜ＤＱ対応Ｖｒｅｆ＞
項２の半導体装置において、前記電極パッドとしてデータ系信号のデータ系パッドを有し、前記第１基準電位用パッド（１００＿ＩＮ＿ＤＱａ, １００＿ＯＵＴ＿ＤＱａ）は前記データ系パッドを介して入出力されるデータ信号の論理値判定レベルを提供する。

例えばメモリチップから読み出されたデータを判定するためのタイミングの生成に基準電位の帰還信号を用いる。或いは、デバイステストにおいてデータ系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。

〔４〕＜ＣＡ対応Ｖｒｅｆ＞
項３の半導体装置において、前記電極パッドとしてコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第１基準電位用パッド（１００＿ＩＮ＿ＣＡ，１００＿ＯＵＴ＿ＣＡ）は前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する。

例えばデバイステストにおいてコマンド及びアドレス系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。

〔５〕＜メモリチップ寄りにＶｒｅｆ用パスコンを有するＰＯＰ＞
本発明の代表的な別の実施の形態に係る半導体装置（１）は、コントロールチップ用電極（２００）、メモリインタフェース用電極（２０２）及び外部端子用電極（２０１）を有する実装基板（２０）と、前記コントロールチップ用電極に接続されたコントロールチップ用パッド（１００）及び基準電位発生回路を有し前記実装基板に搭載されたコントロールチップ（１０）と、前記メモリインタフェース用電極に導電部材を介して接続されたメモリチップ用電極（２１１）を有し前記コントロールチップの上に重ねられて前記実装基板の上に搭載されたメモリ基板（２１）と、前記コントロールチップの制御を受け前記メモリチップ用電極に導電部材を介して接続されたメモリチップ用パッド（１１０）を有し前記メモリ基板に搭載されたメモリチップ（１１）と、を含む。前記コントロールチップ用パッドは前記基準電位発生回路と電気的に接続された第１基準電位用パッド（１００）を含む。前記コントロールチップ用電極は前記第１基準電位用パッドと電気的に接続された第１基準電位用電極（２００）を含む。前記メモリチップ用パッドは第２基準電位用パッド（１１０）を含む。前記メモリチップ用電極は、前記メモリチップの第２基準電位用パッドと電気的に接続された第２基準電位用電極（２１１）を含む。前記外部端子用電極は、バイパスコンデンサと電気的に接続される基準電位端子用電極（２０１）を含む。前記基準電位端子用電極は、前記第１基準電位用パッドと前記第２基準電位用パッドとを接続する信号経路の所定の接続箇所（接続点）にのみ接続され、前記第２基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離は、前記第１基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離よりも短い。

上記半導体装置は例えばＰＯＰ構造を成すものである。基準電位端子用電極にはバイパスコンデンサが接続され、その基準電位端子用電極が基準電位用の信号経路に接続する所定の接続箇所から第１基準電位用パッドまでの距離に比べて第２基準電位用パッドまでの距離が短くなるように制限されている。この制限により、基準電位に対するバイパスコンデンサによるノイズ抑圧の作用は、コントロールチップに対して電源ノイズの状態が異なるメモリチップ側で相対的に大きくされる。したがって、そのようなメモリチップ側では判定基準とされる基準電位に対する安定性が増し、コントロールチップ側で基準電位の帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。すなわち、その配置制限により、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化が容易に実現される。

〔６〕＜Ｖｒｅｆ出力とＶｒｅｆ入力の短絡＞
項５の半導体装置において、前記第１基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第１基準電位用出力パッド、及び前記第１基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第１基準電位用入力パッドである。

コントロールチップ側で基準電位の帰還を受けて判定に用いる場合の一形態とされる。

〔７〕＜ＤＱ対応Ｖｒｅｆ＞
項６の半導体装置において、前記コントロールチップ用パッドとしてデータ系信号のデータ系パッドを有し、前記第１基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する。

例えばメモリチップから読み出されたデータを判定するためのタイミングの生成に基準電位の帰還信号を用いる。或いは、デバイステストにおいてデータ系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。

〔８〕＜ＣＡ対応Ｖｒｅｆ＞
項７の半導体装置において、前記コントロールチップ用パッドとしてコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第１基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する。

例えばデバイステストにおいてコマンド及びアドレス系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。

〔９〕＜メモリチップ寄りにＶｒｅｆ用パスコンを有するＳＩＰ＞
本発明の代表的な更に別の実施の形態に係る半導体装置は、コントロールチップ用電極（２００，２０４）、メモリチップ用電極（２０３，２０５）及び外部端子用電極を有する実装基板（２２）と、前記コントロールチップ用電極に導電部材を介して接続されたコントロールチップ用パッド（１００）及び基準電位発生回路を有し前記実装基板に搭載されたコントロールチップ（１０）と、前記コントロールチップの制御を受け前記メモリチップ用電極に導電部材を介して接続されたメモリチップ用パッド（１１０）を有し前記コントロールチップに重ねて前記実装基板に搭載されたメモリチップ（１１）と、を含む。前記コントロールチップ用パッドは前記基準電位発生回路と電気的に接続された第１基準電位用パッド（１００）を含む。前記コントロールチップ用電極は前記第１基準電位用パッドと電気的に接続される第１基準電位用電極（２００，２０４）を含む。前記メモリチップ用パッドは第２基準電位用パッド（１１０）を含む。前記メモリチップ用電極は、メモリチップの第２基準電位用パッドと電気的に接続さる第２基準電位用電極（２０３，２０５）を含む。前記外部端子用電極は、バイパスコンデンサと電気的に接続される基準電位端子用電極（３２０）を含む。前記基準電位端子用電極は、前記第１基準電位用パッドと前記第２基準電位用パッドとを接続する信号経路の所定の接続箇所にのみ接続され、前記第２基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離は、前記第１基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離よりも短い。

上記半導体装置は例えばＳＩＰ構造を成すものである。基準電位端子用電極にはバイパスコンデンサが接続され、その基準電位端子用電極が基準電位用の信号経路に接続する所定の接続箇所から第１基準電位用パッドまでの距離に比べて第２基準電位用パッドまでの距離が短くなるように制限されている。この制限により、基準電位に対するバイパスコンデンサによるノイズ抑圧の作用は、コントロールチップに対して電源ノイズの状態が異なるメモリチップ側で相対的に大きくされる。したがって、そのようなメモリチップ側では判定基準とされる基準電位に対する安定性が増し、コントロールチップ側で基準電位の帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。すなわち、その配置制限により、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化が容易に実現される。

〔１０〕＜Ｖｒｅｆ出力とＶｒｅｆ入力の短絡＞
項９の半導体装置において、前記第１基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第１基準電位用出力パッド、及び前記第１基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第１基準電位用入力パッドである。

コントロールチップ側で基準電位の帰還を受けて判定に用いる場合の一形態とされる。

〔１１〕＜ＤＱ対応Ｖｒｅｆ＞
項１０の半導体装置において、前記コントロールチップ用パッドとしてデータ系信号のデータ系パッドを有し、前記第１基準電位用パッドは前記データ系パッドを介して入出力されるデータ信号の論理値判定レベルを提供する。

例えばメモリチップから読み出されたデータを判定するためのタイミングの生成に基準電位の帰還信号を用いる。或いは、デバイステストにおいてデータ系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。

〔１２〕＜ＣＡ対応Ｖｒｅｆ＞
項１１の半導体装置において、前記コントロールチップ用パッドとしてコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第１基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する。

例えばデバイステストにおいてコマンド及びアドレス系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。

〔１３〕＜メモリＬＳＩ寄りにＶｒｅｆパスコンを有する平積タイプの電子装置＞
本発明の代表的な更に別の実施の形態に係る電子装置は、マザーボード（３１，３１Ａ）と、基準電位発生回路を備えたコントロールチップ（１０）を有し前記マザーボードに搭載された第１半導体装置（１２Ａ）と、前記コントロールチップの制御を受けるメモリチップ（１１）を有し前記マザーボード上で前記第１半導体装置の隣に搭載された第２半導体装置（１２Ｂ）と、前記マザーボードに形成され且つ前記第１半導体装置の第１基準電位用電極（２０７）と前記第２半導体装置の第２基準電位用電極（２１７）とを電気的に接続する基準電位用信号経路と、前記マザーボードに搭載された基準電位用バイパスコンデンサ（４０）とを含む。前記基準電位用バイパスコンデンサは、前記基準電位用信号経路の所定の接続箇所にのみ接続される。前記所定の接続箇所から前記基準電位用信号経路に沿って前記第２基準電位用電極を経由して前記コントロールチップの第２基準電位用電極パッド（１００）に至るまでの距離が、前記所定の接続箇所から前記基準電位用信号経路に沿って前記第１基準電位用電極を経由して前記メモリチップの第１基準電位用電極パッド（１１０）に至るまでの距離よりも短くされる。

上記電子装置は例えばマザーボードに半導体装置及び基準電位用バイパスコンデンサが平置き成るものである。基準電位用信号経路に接続する所定の接続箇所から第１基準電位用パッドまでの距離に比べて第２基準電位用パッドまでの距離が短くなるように制限されている。この制限により、基準電位に対するバイパスコンデンサによるノイズ抑圧の作用は、コントロールチップに対して電源ノイズの状態が異なるメモリチップ側で相対的に大きくされる。したがって、そのようなメモリチップ側では判定基準とされる基準電位に対する安定性が増し、コントロールチップ側で基準電位の帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。すなわち、その配置制限により、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化が容易に実現される。

〔１４〕＜Ｖｒｅｆ出力とＶｒｅｆ入力の短絡＞
項１３の電子装置において、前記第１基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第１基準電位用出力パッド、及び前記第１基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第１基準電位用入力パッドである。

コントロールチップ側で基準電位の帰還を受けて判定に用いる場合の一形態とされる。

〔１５〕＜ＤＱ対応Ｖｒｅｆ＞
項１４の電子装置において、前記コントロールチップはデータ系信号のデータ系パッドを有し、前記第１基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する。

例えばメモリチップから読み出されたデータを判定するためのタイミングの生成に基準電位の帰還信号を用いる。或いは、デバイステストにおいてデータ系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。

〔１６〕＜ＣＡ対応Ｖｒｅｆ＞
項１５の電子装置において、前記コントロールチップはコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第１基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する。

例えばデバイステストにおいてコマンド及びアドレス系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。

〔１７〕＜1/2VCCQを中心にVDD側とGND側のパスコン＞
項１３の電子装置において、前記基準電位発生回路は電源電圧の半分の基準電圧を生成し、前記基準電位用バイパスコンデンサは、基準電位用信号経路と電源端子との間に配置された第１基準電位用バイパスコンデンサ及び基準電位用信号経路とグランド端子との間に配置された第２基準電位用バイパスコンデンサとから成る。

基準電位は電源電圧の半分のレベルであるから、電源側とグランド側の双方からバイパスコンデンサを介して基準電位用信号経路のレベル変動を抑制することにより伝達される基準電位をメモリチップ側で更に安定化させることができる。

〔１８〕＜マザーボードのメモリ及びコントローラ搭載面にパスコンを搭載＞
項１７の電子装置において、前記基準電位用パスコンデンサは前記マザーボードの前記第１半導体装置及び第２半導体装置の搭載面に搭載される。

前記第１半導体装置及び第２半導体装置に関係する回路素子をマザーボードの一面に集約することができるので、マザーボードの他方の面をそれらとは機能が大別される別のデバイスの実装に専用化させることが可能になる。

〔１９〕＜ＰＯＰ，ＳｉＰ又は平積み形態でメモリ及びコントローラを有する電子装置＞
本発明の代表的な更に別の実施の形態に係る電子装置は、実装基板に搭載された複数の半導体チップと前記複数の半導体チップを接続するために形成された複数の信号経路とを有する。前記複数の半導体チップは、単数又は複数のメモリチップ（１１）と、前記メモリチップを制御するコントロールチップ（１０）とを含む。前記コントロールチップは基準電位発生回路と前記基準電位発生回路で発生される基準電位が印加される第１基準電位用パッド（１００）とを有する。前記メモリチップは第２基準電位用パッド（１１０）と信号パッドとを有し、前記信号パッドから入力された入力信号のレベル判定基準として前記第２基準電位用パッドに印加される基準電位を用いる。前記信号経路は、前記第１基準電位用パッドと第２基準電位用パッドとを接続すると共にバイパスコンデンサが接続される基準電位用信号経路を含む。前記基準電位用信号経路に前記バイパスコンデンサが接続される所定の接続箇所の位置は、前記第２基準電位用パッドから前記基準電位用信号経路に沿って前記所定の接続箇所に至るまでの距離が、前記第１基準電位用パッドから前記基準電位用信号経路に沿って前記所定の接続箇所に至るまでの距離よりも短くなる位置のみとされる。

上記電子装置は例えばＰＯＰ構造、ＳＩＰ構造若しくは平置き構造を有するマルチチップの半導体装置、又はその半導体装置を用いた電子装置を成すものである。基準電位用信号経路の所定の接続箇所にバイパスコンデンサが接続され、その所定の接続箇所から第１基準電位用パッドまでの距離に比べて第２基準電位用パッドまでの距離が短くなるように制限されている。この制限により、基準電位に対するバイパスコンデンサによるノイズ抑圧の作用は、コントロールチップに対して電源ノイズの状態が異なるメモリチップ側で相対的に大きくされる。したがって、そのようなメモリチップ側では判定基準とされる基準電位に対する安定性が増し、コントロールチップ側で基準電位の帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。すなわち、その配置制限により、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化が容易に実現される。

〔２０〕＜Ｖｒｅｆ出力とＶｒｅｆ入力の短絡＞
項１９の電子装置において、前記第１基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第１基準電位用出力パッド、及び前記第１基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第１基準電位用入力パッドである。

コントロールチップ側で基準電位の帰還を受けて判定に用いる場合の一形態とされる。

〔２１〕＜ＤＱ対応Ｖｒｅｆ＞
項２０の電子装置において、前記コントロールチップはデータ系信号のデータ系パッドを有し、前記第１基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する。

例えばメモリチップから読み出されたデータを判定するためのタイミングの生成に基準電位の帰還信号を用いる。或いは、デバイステストにおいてデータ系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。

〔２２〕＜ＣＡ対応Ｖｒｅｆ＞
項２１の電子装置において、前記コントロールチップはコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、前記第１基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する。

例えばデバイステストにおいてコマンド及びアドレス系信号の論理値判定レベルをループバックして検証するセルフテスト機能を支援する。

〔２３〕＜1/2VCCQを中心にVDD側とGND側のパスコン＞
項１９の電子装置において、前記基準電位発生回路は電源電圧の半分の基準電圧を生成する。

基準電位は電源電圧の半分のレベルであるから、伝達される基準電位をメモリチップ側で更に安定化させるために、電源側とグランド側の双方からバイパスコンデンサを介して基準電位用信号経路のレベル変動を抑制する手段を講ずることが可能である。

２．実施の形態の詳細
実施の形態について更に詳述する。

《実施の形態１》
図１にはＰＯＰ構造の半導体装置の縦断面構造の概略が例示される。同図に示される半導体装置１は、配線基板若しくは実装基板としてのベース基板２０にコントロールチップ（ＳＯＣ）１０を搭載したベース構造に、配線基板としてのサブ基板（上段側基板）２１にメモリチップ（ＤＲＡＭ）１１を搭載したサブ構造を搭載して成る。サブ構造は例えばＪＥＤＥＣ標準の外部端子配列を有するＦＰＣなどのパッケージに実装済みのＳＤＲＡＭ装置などによって構成される。要するに、ベース構造を提供することにより、これを用いるユーザはベース構造に安価な標準化されたメモリ装置を搭載してＰＯＰ構造の半導体装置を得ることができる。

メモリチップ１１は、特に制限されないが、ＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 - Synchronous Random Access Memory）とされる。コントロールチップ１０は、特に制限されないが、ＤＤＲ３−ＳＤＲＡＭのアクセス制御を行うＳＤＲＡＭコントローラ、ＣＰＵ（中央処理装置）、画像処理や暗号化復号処理などを行うアクセラレータなどを有するマイクロコンピュータのようなデータ処理デバイスによって構成される。ＳＤＲＡＭコントローラはＣＰＵやアクセラレータからのＳＤＲＡＭアクセス要求に応答してＳＤＲＡＭに対するコマンドアドレスやデータのインタフェース制御を行う。メモリチップ１１とコントロールチップ１０の間のコマンドアドレスやデータのインタフェースにおいてそのインタフェース信号の論理値の判定には基準電位を用いる。ＤＤＲ３−ＳＤＲＡＭのＪＥＤＥＣ標準によれば、電源電圧をＶＣＣＱとすると基準電位ＶｒｅｆはＶＣＣＱ／２と規定される。ここではそのような基準電位Ｖｒｅｆをコントロールチップ１０の内部で生成し、メモリチップ１１に与えて、メモリチップ側でのインタフェース信号の論理値判定に供するようになっている。尚、電源電圧ＶＣＣＱは、少なくとも、メモリチップ１１とコントロールチップ１０とのインタフェースに用いる共通の電源電圧を意味する。

以下、基準電位Ｖｒｅｆの伝達のための構成を主として半導体装置１の構造を説明する。

ベース基板（下段側基板）２０は例えばガラスエポキシ樹脂などを用いて形成された複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア４０１とビア４０１内に形成されたビア内配線４１１とを介して相互に導通される。ベース基板２０の表面には代表的に示された電極（コントロールチップ用電極２００，メモリチップ用電極２０２）が設けられ、裏面にも代表的に示された電極（外部端子用電極）２０１が形成される。多数配置された電極は必要な信号伝播機能を実現するために代表的に示された配線５００、ビア４０１、及びビア内配線４１１などを介して目的とするもの同士が電気的に接続される。ベース基板２０の裏面の電極２０１には半導体装置１をマザーボードの配線パターンに搭載するための半田ボールのような外部端子３２０が形成される。なお、外部端子３２０については、半田ボール（ボール状の電極）に限らず、半田材（鉛フリー半田を含む）であってもよい。

サブ基板（上段側基板）２１も上記同様に例えば複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア４００とビア４００に充填されたビア内配線４１０とを介して相互に導通される。サブ基板２１の表面には代表的に示された電極２１１が設けられ、裏面にも代表的に示された電極２１０が形成される。多数配置された電極は必要な信号伝播機能を実現するために代表的に示されたビア４００及びビア内配線４１０などを介して目的とするもの同士が電気的に接続される。

ここで、コントロールチップ１０に代表的に示された電極パッド１００は基準電位発生回路で生成される基準電位が印加される第１基準電位パッドであり、ベース基板２０に代表的に示された電極２００は第1基準電位用電極であり、双方は半田バンプ３００のような導電部材によって導通される。ベース基板２０において電極２００から電極２０２に至る配線５００は基準電位用配線である。電極２０２はビア４０１及びビア内配線４１１を介してベース基板２１の裏面に形成されている電極２０１に導通される。電極２０１に形成された外部端子３２０は図示を省略するマザーボードの配線を介してバイパスコンデンサの一方の容量電極に接続されることになる。

一方、メモリチップ１１に代表的に示された電極パッド１１０は外部から基準電位を受ける第２基準電位用パッドであり、サブ基板２１に代表的に示された電極２１１は第２基準電位用電極であり、双方はボンディングワイヤ５０１のような導電部材によって導通される。電極２１１はビア４００及びビア内配線１０を介してサブ基板２１の裏面に形成されている電極２１０に導通される。ベース基板２０の電極２０２は半田ボールのような外部端子３１０が設けられており、この外部端子３１０に前記サブ基板２１の電極２１０が結合される。なお、本実施の形態では、メモリチップの裏面（電極パッドが形成される面とは反対側の面）が配線基板（サブ基板２１）の上面と対向するように、配線基板（サブ基板２１）の上面に搭載される例について説明したが、メモリチップの裏面が配線基板（サブ基板２１）の上面と対向するように、配線基板（サブ基板２１）の上面に搭載されてもよい。但し、この場合は、メモリチップの複数の電極パッド１１０と電極２１１とを、導電性部材として、バンプ電極を介してそれぞれ電気的に接続する。また、外部端子３１０については、半田ボール（ボール状の電極）に限らず、柱状の導電性部材、または半田材（鉛フリー半田を含む）であってもよい。

図２には図１の半導体装置１をマザーボード３０に搭載した電子回路が例示される。マザーボード３０は外部端子３２０に代表される外部端子が搭載される電極２２０や配線５１０を有する。電極２２０に結合する配線５１０Ａは電極２２２に接続し、電極２２２にはバイパスコンデンサ４０の一方の容量電極が結合される。バイパスコンデンサ４０の他方の容量電極は電極２２１に結合され、電極２２１は配線５１０ＢによってグランドプレーンＧＮＤに接続される。

ここで、第１基準電位パッド１００から第２基準電位パッド１１０に至る信号経路に、ビア４０１及びビア内配線４１１が接続される接続箇所の位置は、次に条件を満足するように配置されている。即ち、ビア内配線４１１と配線５００との接続箇所は、前記信号経路における前記接続箇所から前記第２基準電位用パッド１１０までの距離が、前記信号経路における前記接続箇所から前記第１基準電位用パッド１００までの距離よりも短くなる位置のみである、という条件を満足する。

図３には第１基準電位パッド１００から第２基準電位パッド１１０に至る信号経路が模式的に示される。図３では図１及び図２では明確に図示できなかった構成も併せて図示してある。第１基準電位パッド１００として、基準電位Ｖｒｅｆを出力する出力バッファ３０＿ＯＵＴの出力端子に接続される第１基準電位出力パッド１００＿ＯＵＴと、入力バッファ３０＿ＩＮの入力端子に結合された第１基準電位入力パッド１００＿ＩＮとを有し、双方のパッド１００＿ＯＵＴ，１００＿ＩＮは、相隣り合って電極２００に共通接続される。基準電位を受けるメモリチップ１１の電極パッド１１０には入力バッファ３１＿ＩＮの入力端子が接続される。また、基準電位用のバイパスコンデンサ４０は、基準電位用信号経路に接続される電極２２２と電源端子ＶＣＣＱとの間に配置された第１のバイパスコンデンサ４０Ａ、及び前記電極２２２とグランド端子ＶＳＳＱ（グランドプレーンＧＮＤ）との間に配置された第２のバイパスコンデンサ４０Ｂとから成る。特に制限されないが、入力バッファ３０＿ＩＮの先には基準電位Ｖｒｅｆに対するセルフテスト回路などが接続される。

図３において分岐点ＣＲＳは、第１基準電位パッド１００から第２基準電位パッド１１０に至る信号経路に、ビア４０１及びビア内配線４１１が接続される接続箇所の位置である。基準電位Ｖｒｅｆを伝達する信号経路に関する上記制限はＡ＞Ｂと表すことができる。このときＣを最短にすることが望ましく、そのためには図１の縦断面構造にも示されるように外部端子３１０の直下に外部端子３２０を配置すればよい。その帰結としてバイパスコンデンサ３２０も外部端子３２０の近傍に配置することが望ましい。

図４には４層配線構造のベース基板２０を用いて基準電位を伝達する信号経路を形成する例が示される。例えばベース基板２０は、其の表面の第１配線層Ｌ１、その下の第２配線層Ｌ２、更に下の第３配線層Ｌ３、及び裏面の第４配線層Ｌ４から成る。基準電位の信号経路は図１とは作図上の相違があるが、図４に従えば、電極２００も第１配線層Ｌ１において電極パッド１００＿ＩＮと１００＿ＯＵＴパッドに対応して分離され、夫々のパッドから引き出された配線はビア（ＶＩＡ）によって接続されて下層の配線に導通される。

図５にはコントロールチップからメモリチップに基準電位を伝達する信号経路にバイパスコンデンサを接続する位置の制約による作用効果が例示される。

コントロールチップ１０の電極パッド１００＿ＩＮ，１００＿ＯＵＴからメモリチップ１１の電極パッド１１０に至る信号経路には出力バッファ３０＿ＯＵＴの電源ノイズが重畳されるとともに、伝播途中で隣接信号線からのカップリングノイズの影響も受ける。この信号経路にバイパスコンデンサ４０Ａ，４０Ｂが接続する所定の接続箇所ＣＲＳからコントロールチップ１０の電極パッド１００＿ＩＮ，１００＿ＯＵＴまでの距離に比べてメモリチップ１１の電極パッド１１０までの距離が短くなるように制限されている。この制限により、基準電位Ｖｒｅｆに対するバイパスコンデンサ４０＿Ａ，４０＿Ｂによるノイズ抑圧の作用は、コントロールチップ１０に対して電源ノイズの状態が異なるメモリチップ１１側で相対的に大きくされる。したがって、そのようなメモリチップ１１側では判定基準とされる基準電位Ｖｒｅｆに対する安定性が増し、コントロールチップ１０側で電極パッド１００＿ＩＮから入力バッファ３０＿ＩＮを介して基準電位Ｖｒｅｆの帰還を受けて判定に用いる場合には帰還された基準電位に電源ノイズの痕跡とを留めさせて当該電源ノイズの影響を受けた信号に対する判定基準とすることを可能にする。例えば、入力バッファ３０＿ＩＮの先に設けられた図示を省略するセルフテスト回路は、電極パッド１００＿ＯＵＴから出力する規準電位Ｖｒｅｆの電源ノイズ波形をある程度維持してセルフテスト回路に取り込んで検証対象とすることができる。すなわち、リードデータの並列出力動作などによって電源電圧ＶＣＣＱが変動して基準電位波形が揺れたとき、出力タイミングに対してループバックで入力するタイミングは少なからず遅延するので、その揺れを維持してループバックしなければその影響をセルフテスト回路で検証することはできない。このとき、接続箇所ＣＲＳの位置によるコントロールチップ１０寄りではバイパスコンデンサ４０Ａ，４０Ｂによるノイズ抑圧機能が働かないので、ループバックされる基準電位には検証すべき電源ノイズの影響を留めることができる。

したがって、上記実施の形態１によれば、ＰＯＰ構造を有する半導体装置１において、基準電位を伝達する信号経路に接続するバイパスコンデンサ４０Ａ，４０Ｂの上記配置制限により、電源ノイズの状態が相違される異なるチップ１０，１１間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化を容易に実現することができる。

ＰＯＰ構造のベース基板２０側のベース構造だけに着目した場合も同様である。すなわち、ベース構造ではサブ基板２１は実装されていないが、バイパスコンデンサを接続するための前記接続箇所ＣＲＳの位置、すなわち、信号配線５００とビア内配線４１１との接続点の位置は、上記同様の配置制限をもつ。したがって、そのようなベース構造だけでも、バイパスコンデンサが接続されるビア内配線４１１と基準電位用配線５００との接続箇所からコントロールチップ１０の基準電位用パッド１００までの距離に比べてメモリチップ１１の基準電位用パッド１１０までの距離が短くなることを少なからず保証するものである。上記制限距離の関係が逆の場合にはそのような保証は得られない。この制限のもとでＰＯＰ構造のマルチチップモジュールが構成されれば、上記同様の作用効果を得ることができ、電源ノイズの状態が相違される異なるチップ間で基準電位を伝達するための信号経路に対するバイパスコンデンサによるノイズ抑圧の適正化を容易に実現することができる。

特に、基準電位Ｖｒｅｆを出力する出力バッファ３０＿ＯＵＴの出力端子に接続された基準電位用出力パッド１００＿ＯＵＴと、このパッド１００＿ＯＵＴと隣り合って結合され入力バッファ３０＿ＩＮの入力端子に接続された基準電位用入力パッド１００＿ＩＮとを短絡することによって、入力バッファ３０＿ＩＮの先に設けられたセルフテスト回路による基準電位の検証機能を高精度に維持させることが可能になる。

図３に例示されるように基準電位が電源電圧ＶＣＣＱの半分のレベルであるときに、グランド電圧ＶＳＳＱと電源電圧ＶＣＣＱとのそれぞれの間にバイパスコンデンサ４０Ｂ，４０Ａを設けることにより、電源側とグランド側の双方からバイパスコンデンサ４０Ａ，４０Ｂを介して基準電位用信号経路のレベル変動を抑制することができるので、その信号経路に伝達される基準電位をメモリチップ１１側で更に安定化させることができる。

また、図２に例示されるように、マザーボード３０に半導体装置１を搭載する搭載面にバイパスコンデンサ４０Ａ，４０Ｂを搭載することにより、半導体装置１に関係する回路素子をマザーボード３０の一面に集約することができ、マザーボードの他方の面をそれらとは機能が大別される別のデバイスの実装に専用化させることが可能になる。例えば携帯電話の用途においてアプリケーションプロセッサとして機能される半導体装置１などをマザーボード３０の表面に、ベースバンド処理を行うベースバンドプロセッサやＲＦチップをマザーボード３０の裏面に分けて実装する場合に好適である。

図６にはデータ系信号のための基準電位とコマンドアドレス系信号のための基準電位とを分けて設けた例が示される。

特に制限されないが、コントロールチップ１０におけるデータ信号やデータストローブ信号などのデータ系信号のデータ系パッドはデータのバイト単位で設けられているものとする。ＤＱａは上位バイト系を意味し、ＤＱｂは下位バイト系を意味する。このとき、コントロールチップ１０は、バイト単位で別々のメモリチップを用いる場合と、上位バイトと下位バイトを合せて１個のメモリチップを用いる場合の双方に対応するために、データ系の基準電位に対しても上位バイト系と下位バイト系に分けて出力可能にされる。すなわち、上位データバイト系ＤＱａに対応して、基準電位Ｖｒｅｆの出力バッファ３０＿ＯＵＴ＿ＤＱａ、出力力パッド１００＿ＯＵＴ＿ＤＱａ、入力パッド１００＿ＩＮ＿ＤＱａ、及び入力バッファ３０＿ＩＮ＿ＤＱａを備え、同様に、下位データバイト系ＤＱｂに対応して、基準電位Ｖｒｅｆの出力バッファ３０＿ＯＵＴ＿ＤＱｂ、出力力パッド１００＿ＯＵＴ＿ＤＱｂ、入力パッド１００＿ＩＮ＿ＤＱｂ、及び入力バッファ３０＿ＩＮ＿ＤＱaを備える。このとき、１個のメモリチップ１１が２バイトのデータ入出力機能を備えるものである場合には、図６の如く、上位データバイト系又は下位データバイト系の何れか一方の基準電位入出力系を用いればよい。図６に従えば、上位データバイト系の電極パッド１００＿ＯＵＴ＿ＤＱａ，１００＿ＩＮ＿ＤＱｂを図１などに基づいて説明したのと同様にメモリチップ１１の電極パッド１１０＿ＤＱに接続すればよい。このとき、下位バイト系基準電位の出力パッド１００＿ＯＵＴ＿ＤＱｂは入力パッド１００＿ＩＮ＿ＤＱｂに帰還接続され、セルフテスト可能にされる。

また、図６の例では、コマンド及びアドレス系信号のコマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号ＣＡの論理値判定レベルを、データ系の基準電位とは異なる経路でメモリチップ１１に与えるようになっている。すなわち、コマンドアドレス系信号ＣＡに対応して、基準電位Ｖｒｅｆの出力バッファ３０＿ＯＵＴ＿ＣＡ、出力力パッド１００＿ＯＵＴ＿ＣＡ、入力パッド１００＿ＩＮ＿ＣＡ、及び入力バッファ３０＿ＩＮ＿ＣＡを備え、データ系の場合と同様に、電極パッド１００＿ＯＵＴ＿ＣＡと１００＿ＩＮ＿ＣＡが結合されると共に、メモリチップ１１のコマンドアドレス系信の基準電位入力パッド１１０＿ＣＡに接続され、接続箇所ＣＲＳ＿ＣＡにバイパスコンデンサ４０Ａ＿ＣＡ，４０Ｂ＿ＣＡが接続される。

これにより、データ系と同様にコマンドアドレス系の基準電位に関しても、デバイステストにおいてコマンド及びアドレス系信号の論理値判定レベルをループバックして検証するセルフテスト機能を高精度に支援することができる。

図７には図６におけるコマンドアドレス系の基準電位を伝達する信号経路の概略が例示される。その表記は図４に対応される。

《実施の形態２》
図８にはＳＩＰ構造の半導体装置の縦断面構造の概略が例示される。同図に示される半導体装置２は、配線基板若しくは実装基板としてのモジュール基板２２にコントロールチップ（ＳＯＣ）１０とメモリチップ（ＤＲＡＭ）１１をスタックして樹脂などで封止した構造を有する。メモリチップ１１及びコントロールチップ１０は実施の形態１と同様である。電源電圧をＶＣＣＱとするとき、基準電位ＶｒｅｆがＶＣＣＱ／２と規定されるとき、基準電位Ｖｒｅｆをコントロールチップ１０の内部で生成し、メモリチップ１１に与えて、メモリチップ１１側でのインタフェース信号の論理値判定に供するようになっている。以下、基準電位Ｖｒｅｆの伝達のための構成を主として半導体装置２の構造を説明する。

モジュール基板２２は例えばガラスエポキシ樹脂などを用いて形成された複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア４０１とビア４０１に充填されたビア内配線４１１とを介して相互に導通される。モジュール基板２２の表面には代表的に示された電極２００，２０３が設けられ、裏面にも代表的に示された電極２０１が形成される。多数配置された電極は必要な信号伝播機能を実現するために代表的に示された配線５００、ビア４０１、及びビア内配線４１１などを介して目的とするもの同士が電気的に接続される。モジュール基板２２の裏面の電極２０１には半導体装置１をマザーボードの配線パターンに搭載するための半田バンプのような外部端子３２０が形成される。モジュール基板２２の表面にはコントロールチップ１０が搭載されて固定され、その上にメモリチップ１１が搭載されて固定される。ここで、コントロールチップ１０に代表的に示された電極パッド１００は基準電位発生回路で生成される基準電位が印加される第１基準電位パッドであり、モジュール基板２２に代表的に示された電極２００は第１基準電位用電極であり、双方は半田バンプ３００のような導電部材によって導通される。モジュール基板２２において電極２００から電極２０３に至る配線５００は基準電位用配線である。電極２０３はビア４０１及びビア内配線４１１を介してモジュール基板２２の裏面に形成されている電極２０１に導通される。電極２０１に形成された外部端子３２０は図２の３０で示されるようなマザーボードの配線を介してバイパスコンデンサ４０の一方の容量電極に接続されることになる。

一方、メモリチップ１１に代表的に示された電極パッド１１０は外部から基準電位を受ける第２基準電位用パッドであり、モジュール基板２２に代表的に示された電極２０３は第２基準電位用電極であり、双方はボンディングワイヤ５０２のような導電部材によって導通される。

図９にはＳＩＰ構造の別の半導体装置の縦断面構造の概略が例示される。同図に示される半導体装置３はメモリチップ１１とコントロールチップ１０のスタック順序を図８とは逆にした点が相違される。モジュール基板２２は例えばガラスエポキシ樹脂などを用いて形成された複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア４０１とビア４０１に充填されたビア内配線４１１とを介して相互に導通される。モジュール基板２２の表面には代表的に示された電極２０４，２０５が設けられ、裏面にも代表的に示された電極２０１が形成される。多数配置された電極は必要な信号伝播機能を実現するために代表的に示された配線５０３、ビア４０１、及びビア内配線４１１などを介して目的とするもの同士が電気的に接続される。モジュール基板２２の裏面の電極２０１には半導体装置１をマザーボードの配線パターンに搭載するための半田バンプのような外部端子３２０が形成される。モジュール基板２２の表面にはメモリチップ１１は搭載されて固定され、その上にコントロールチップ１０が搭載されて肯定される。ここで、コントロールチップ１０に代表的に示された電極パッド１００は基準電位発生回路で生成される基準電位が印加される第１基準電位パッドであり、モジュール基板２２に代表的に示された電極２０４は第１基準電位用電極であり、双方はボンディングワイヤ５０４のような導電部材によって導通される。メモリチップ１１に代表的に示された電極パッド１１０は外部から基準電位を受ける第２基準電位用パッドであり、モジュール基板２２に代表的に示された電極２０５は第２基準電位用電極であり、双方はボンディングワイヤ５０５のような導電部材によって導通される。モジュール基板２２において電極２０５から電極２０４に至る配線５０３は基準電位用配線である。配線５０３はビア４０１及びビア内配線４１１を介してモジュール基板２２の裏面に形成されている電極２０１に導通される。電極２０１に形成された外部端子３２０は図２の３０で示されるようなマザーボードの配線を介してバイパスコンデンサ４０の一方の容量電極に接続されることになる。

図１０には第１基準電位パッド１００から第２基準電位パッド１１０に至る信号経路が模式的に示される。図１０では図８及び図９では明確に図示できなかった構成も併せて図示してある。第１基準電位パッド１００として、基準電位Ｖｒｅｆを出力する出力バッファ３０＿ＯＵＴの出力端子に接続される第１基準電位出力パッド１００＿ＯＵＴと、入力バッファ３０＿ＩＮの入力端子に結合された第１基準電位入力パッド１００＿ＩＮとを有し、双方のパッド１００＿ＯＵＴ，１００＿ＩＮは、相隣り合って電極２００（図９の場合は２０４）に共通接続される。基準電位を受けるメモリチップ１１の電極パッド１１０には入力バッファ３１＿ＩＮの入力端子が接続される。また、基準電位用のバイパスコンデンサ４０は、基準電位用信号経路に接続されるノード２２２と電源端子ＶＣＣＱとの間に配置された第１のバイパスコンデンサ４０Ａ、及び前記ノード２２２とグランド端子ＶＳＳＱ（グランドプレーンＧＮＤ）との間に配置された第２のバイパスコンデンサ４０Ｂとから成る。特に制限されないが、入力バッファ３０＿ＩＮの先には基準電位Ｖｒｅｆに対するセルフテスト回路などが接続される。

図１０において分岐点ＣＲＳは、第１基準電位パッド１００から第２基準電位パッド１１０に至る信号経路の配線５００（５０３）に、ビア４０１及びビア内配線４１１が接続される接続箇所の位置である。基準電位Ｖｒｅｆを伝達する信号経路に対する上記接続箇所の位置については実施の形態１と同様の条件を満足する。即ち、第１基準電位パッド１００から第２基準電位パッド１１０に至る信号経路に、ビア４０１及びビア内配線４１１が接続される接続箇所の位置に関し、ビア内配線４１１と配線５００との接続箇所は、前記信号経路における前記接続箇所から前記第２基準電位用パッド１１０までの距離が、前記信号経路における前記接続箇所から前記第１基準電位用パッド１００までの距離よりも短くなる位置のみである、という条件を満足する。この制限は図１０において、Ａ＞Ｂと表すことができる。このときＣを最短にすることが望ましく、また、バイパスコンデンサ３２０も外部端子３２０の近傍に配置することが望ましい。

実施の形態２に係るＳＩＰ構造の半導体装置２、３のその他の点についてはＰＯＰ構造の実施の形態１と同様であり、上記説明した種々のバリエーションをそのまま適用することができる。実施の形態１で説明したＰＯＰ構造のベース基板に係るベース構造に特有の用途の点を除けば、半導体装置２、３は半導体装置１と同様の作用効果を奏する。その他の点については実施の形態１と同様であるからその詳細な説明は省略する。

《実施の形態３》
図１１には個別のパッケージされたメモリデバイスとシステムオンチップのマイクロコンピュータデバイスをマザーボードに平置き実装した電子装置の縦断面構造の概略が例示される。同図に示される電子装置４は、マザーボード３１に、配線基板若しくは実装基板としてのパッケージ基板２３にコントロールチップ（ＳＯＣ）１０を搭載した半導体装置としてのマイクロコンピュータデバイス１２Ａと、配線基板若しくは実装基板としてのパッケージ基板２４にメモリチップ（ＤＲＡＭ）１１を搭載した半導体装置としてのメモリデバイス１２Ｂとを平置きで搭載して成る。メモリチップ１１及びコントロールチップ１０は実施の形態１と同じである。電源電圧をＶＣＣＱとするとき、基準電位ＶｒｅｆがＶＣＣＱ／２と規定されるとき、基準電位Ｖｒｅｆをコントロールチップ１０の内部で生成し、メモリチップ１１に与えて、メモリチップ１１側でのインタフェース信号の論理値判定に供するようになっている。以下、基準電位Ｖｒｅｆの伝達のための構成を主として半導体装置４の構造を説明する。

パッケージ基板２３は例えばＢＧＡ（Ball Grid Array）パッケージ基板とされ、複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア４０２とビア４０２に充填されたビア内配線４１２とを介して相互に導通される。パッケージ基板２３の表面には代表的に示された電極２０６が設けられる。電極２０６はコントロールチップ１０の電極パッド１００にボンディングワイヤ５０６などの導電部材を介して接続される。この電極２０６から延在されている配線はビア４０２及びビア内配線４１２を介して裏面の電極２０７に接続される。電極２０７にはマイクロコンピュータデバイス１２Ａをマザーボード３１の所定の配線パターンに搭載するための半田バンプのような外部端子３２０が形成される。

パッケージ基板２４は例えばＢＧＡ（Ball Grid Array）パッケージ基板とされ、複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア４０３とビア４０３に充填されたビア内配線４１３とを介して相互に導通される。パッケージ基板２４の表面には代表的に示された電極２１５が設けられる。電極２１５はメモリチップ１１の電極パッド１１０にボンディングワイヤ５０７などの導電部材を介して接続される。この電極２１５から延在する配線はビア４０３及びビア内配線４１３を介して裏面の電極２１４に接続される。電極２１４にはメモリデバイス１２Ｂをマザーボード３１の所定の配線パターンに搭載するための半田バンプのような外部端子３３１が形成される。

ここで、コントロールチップ１０に代表的に示された電極パッド１００は基準電位発生回路で生成される基準電位が印加される第１基準電位パッドであり、ボンディングワイヤ５０６でこれに接続される電極２０６は第1基準電位用電極である。メモリチップ１１に代表的に示された電極パッド１１０は外部から基準電位を受ける第２基準電位用パッドであり、ボンディングワイヤ５０７でこれに接続される電極２１５は第２基準電位用電極である。電２０６に接続する外部端子３３０は、マザーボード３１の電極２３０に結合され、電極２１５に接続する外部端子３３１は、マザーボード３１の電極２３２に結合され、電極２３０と電極２３２とを結ぶ基準電位用配線５１１には電極２３１を介してバイパスコンデンサ４０が接続される。

図１１の例ではマイクロコンピュータデバイス１２Ａの基準電位用外部端子３３０の縁辺と、メモリデバイス１２Ｂの基準電位用外部端子３３１の縁辺が対向され、その間にバイパスコンデンサ４０が配置される。

図１２には個別のパッケージされたメモリデバイスとシステムオンチップのマイクロコンピュータデバイスをマザーボードに平置き実装した別の電子装置の縦断面構造の概略が例示される。同図に示される電子装置５は図１１に比べてバイパスコンデンサ４０の配置が異なる。即ち、図１２においてマイクロコンピュータデバイス１２Ａは図１１と同じである。メモリデバイス１２Ｂは電極などの配置が図１１とは相違され、パッケージ基板２４Ａは例えばＢＧＡ（Ball Grid Array）パッケージ基板とされ、複数層の配線層を有しており、異なる配線層の配線、例えば表面の配線層と裏面の配線層は、代表的に示されたビア４０４とビア４０４に充填されたビア内配線４１４とを介して相互に導通される。パッケージ基板２４Ａの表面には代表的に示された電極２１６が設けられる。電極２１５６はメモリチップ１１の電極パッド１１０にボンディングワイヤ５０８などの導電部材を介して接続される。この電極２１６から延在する配線はビア４０４及びビア内配線４１４を介して裏面の電極２１７に接続される。電極２１７にはメモリデバイス１２Ｂをマザーボード３１の所定の配線パターンに搭載するための半田バンプのような外部端子３３２が形成される。

ここで、コントロールチップ１０に代表的に示された電極パッド１００は基準電位発生回路で生成される基準電位が印加される第１基準電位パッドであり、ボンディングワイヤ５０６でこれに接続される電極２０６は第1基準電位用電極である。メモリチップ１１に代表的に示された電極パッド１１０は外部から基準電位を受ける第２基準電位用パッドであり、ボンディングワイヤ５０８でこれに接続される電極２１６は第２基準電位用電極である。電極２０６に接続する外部端子３３０は、マザーボード３１の電極２３０に結合され、電極２１７に接続する外部端子３３２は、マザーボード３１の電極２３３に結合される。電極２３０はマザーボード３１Ａに形成されたビア４０５及びビア内配線４１５を介して内層の基準電位配線５１２に接続され、電極２３３はマザーボード３１Ａの表層の基準電位配線５１３に接続される。バイパスコンデンサ４０は表層の電極２３１を介して基準電位配線５１３に接続されると共に、ビア４０６及びビア内配線４１６を介して内層の基準電位配線５１２に接続される。

図１３には第１基準電位パッド１００から第２基準電位パッド１１０に至る信号経路が模式的に示される。図１３では図１１及び図１２では明確に図示できなかった構成も併せて図示してある。第１基準電位パッド１００として、基準電位Ｖｒｅｆを出力する出力バッファ３０＿ＯＵＴの出力端子に接続される第１基準電位出力パッド１００＿ＯＵＴと、入力バッファ３０＿ＩＮの入力端子に結合された第１基準電位入力パッド１００＿ＩＮとを有し、双方のパッド１００＿ＯＵＴ，１００＿ＩＮは、相隣り合って電極２０６（図１２の場合は２１６）に共通接続される。基準電位を受けるメモリチップ１１の電極パッド１１０には入力バッファ３１＿ＩＮの入力端子が接続される。また、基準電位用のバイパスコンデンサ４０は、基準電位用信号経路に接続されるノード２２２と電源端子ＶＣＣＱとの間に配置された第１のバイパスコンデンサ４０Ａ、及び前記ノード２２２とグランド端子ＶＳＳＱ（グランドプレーンＧＮＤ）との間に配置された第２のバイパスコンデンサ４０Ｂとから成る。特に制限されないが、入力バッファ３０＿ＩＮの先には基準電位Ｖｒｆｅｆに対するセルフテスト回路などが接続される。

図１３において分岐点ＣＲＳは、図１１の場合は基準電位配線５１１の電極２３１の位置であり、図１２の場合は基準電位配線５１３の電極２３１の位置である。基準電位Ｖｒｅｆを伝達する信号経路に対する上記接続箇所（接続点、分岐点ＣＲＳ）の位置については実施の形態１と同様の条件を満足する。即ち、第１基準電位パッド１００から第２基準電位パッド１１０に至る信号経路に電極２３１が接続される接続箇所の位置に関し、当該信号経路に電極２３１が接続する接続箇所は、前記信号経路における前記接続箇所から前記第２基準電位用パッド１１０までの距離が、前記信号経路における前記接続箇所から前記第１基準電位用パッド１００までの距離よりも短くなる位置のみである、という条件を満足する。この制限は図１３において、Ａ＞Ｂと表すことができる。このときＣを最短にすることが望ましく、また、バイパスコンデンサ４０も外部端子３２０の近傍に配置することが望ましい。

図１４には図１２の電子装置５における基準電位を伝達する信号経路の概略が例示される。

実施の形態３に係る平置き構造の電子装置４，５のその他の点についてはＰＯＰ構造の実施の形態１と同様であり、上記説明した種々のバリエーションをそのまま適用することができる。実施の形態１で説明したＰＯＰ構造のベース基板に係るベース構造に特有の用途の点を除けば、電子装置４，５は半導体装置１と同様の作用効果を奏する。その他の点については実施の形態１と同様であるからその詳細な説明は省略する。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、コントロールチップは少なくともメモリチップに対する制御機能を備えればよく、ＳＤＲＡＭコントローラチップなどのメモリコントローラチップ、ＳＤＲＡＭコントローラなどのメモリコントローラを有するマイクロコンピュータ、ＳＤＲＡＭコントローラなどのメモリコントローラを有するアクセラレータ、その他のシステムオンチップの半導体データ処理チップであってよい。

メモリチップはＳＤＲＡＭチップに限定される、シンクロナスＳＲＡＭ、フラッシュメモリなどであってもよい。メモリチップについては複数個スタックしてパッケージされる構造にも適用可能である。基準電圧は必ずしも電源電圧の半分の電圧に限定されない。本発明はＳＩＰ又はＰＯＰ構造の半導体装置に限定されず、メモリチップとコントロールチップを平置きする構造の半導体装置にも適用可能である。その場合にバイパスコンデンサは当該半導体装置に実装することを要しない。

また、コントロールチップにおける基準電位のループバック構成は、デバイステストにおいてデータ系信号の論理値判定レベルをループバックして検証するセルフテスト機能の支援に限定されず、例えばメモリチップから読み出されたデータを判定するためのタイミングの生成に基準電位の帰還信号を用いる場合などにも適用可能である。

１ ＰＯＰ構造の半導体装置
２０ ベース基板
１０ コントロールチップ（ＳＯＣ）
２１ サブ基板
１１ メモリチップ（ＤＲＡＭ）
４０１ ビア
４１１ ビア内配線
１００ 第１基準電位パッド
２００ 第1基準電位用電極
５００ 基準電位用配線
１１０ 第２基準電位用パッド
２１１ 第２基準電位用電極
４０ バイパスコンデンサ
３０＿ＯＵＴ 出力バッファ
１００＿ＯＵＴ 第１基準電位出力パッド
３０＿ＩＮ 入力バッファ
１００＿ＩＮ 第１基準電位入力パッド
ＣＲＳ 分岐点
４０Ａ，４０Ｂ バイパスコンデンサ
３０＿ＯＵＴ＿ＤＱａ 上位データバイト系基準電位Ｖｒｅｆの出力バッファ
１００＿ＯＵＴ＿ＤＱａ 上位データバイト系基準電位出力力パッド
１００＿ＩＮ＿ＤＱａ 上位データバイト系基準電位入力パッド
３０＿ＩＮ＿ＤＱａ 上位データバイト系入力バッファ
３０＿ＯＵＴ＿ＤＱｂ 下位データバイト系基準電位出力バッファ
１００＿ＯＵＴ＿ＤＱｂ 下位データバイト系基準電位出力力パッド
１００＿ＩＮ＿ＤＱｂ 下位データバイト系基準電位入力パッド
３０＿ＩＮ＿ＤＱｂ 下位データバイト系基準電位入力バッファ
３０＿ＯＵＴ＿ＣＡ コマンドアドレス系基準電位出力バッファ
１００＿ＯＵＴ＿ＣＡ コマンドアドレス系基準電位出力力パッド
１００＿ＩＮ＿ＣＡ コマンドアドレス系基準電位入力パッド
３０＿ＩＮ＿ＣＡ コマンドアドレス系基準電位入力バッファ
２、３ ＳＩＰ構造の半導体装置
２２ モジュール基板
４、５ 電子装置
１２Ａ 半導体装置としてのマイクロコンピュータデバイス
１２Ｂ 半導体装置としてのメモリデバイス

Claims (23)

1. 上面、前記上面に形成された複数のコントロールチップ用電極、前記上面に形成された複数のメモリチップ用電極、前記上面とは反対側の下面、前記下面に形成された複数の外部端子用電極、前記上面と前記下面との間に形成された複数のビア、および前記複数のビア内にそれぞれ形成され、かつ、前記複数のコントロールチップ用電極および前記複数のメモリチップ用電極と前記複数の外部端子用電極とをそれぞれ電気的に接続する複数のビア内配線を有する配線基板と、
   基準電位発生回路、チップ表面、前記チップ表面に形成された複数の電極パッド、および前記チップ表面とは反対側のチップ裏面を有し、前記配線基板の前記上面に搭載されたコントロールチップと、
   前記コントロールチップの前記複数の電極パッドと前記複数のコントロールチップ用電極とをそれぞれ電気的に接続する複数の導電性部材と、
   前記配線基板の前記複数の外部端子用電極のそれぞれに接続された複数の外部端子と、を含み、
   前記複数の電極パッドは、前記基準電位発生回路と電気的に接続された第１基準電位用パッドを有し、
   前記複数のコントロールチップ用電極は、前記コントロールチップの前記第１基準電位用パッドと電気的に接続される第１基準電位用電極とを有し、
   前記複数のメモリチップ用電極は、メモリチップの第２基準電位用パッドと電気的に接続さる第２基準電位用電極を有し、
   前記複数の外部端子用電極のうち、バイパスコンデンサと電気的に接続される基準電位端子用電極は、前記配線基板に形成された複数の配線のうちの基準電位用配線および前記複数のビア内配線のうちの基準電位用ビア内配線を介して、前記第１基準電位用電極および前記第２基準電位用電極とそれぞれ電気的に接続され、
   前記基準電位用ビア内配線と前記基準電位用配線との接続箇所は、前記基準電位用配線における前記接続箇所から前記第２基準電位用電極までの距離が、前記基準電位用配線における前記接続箇所から前記第1基準電位用電極までの距離よりも短くなる位置のみであることを特徴とする半導体装置。
2. 前記第１基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第１基準電位用出力パッド、及び前記第１基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第１基準電位用入力パッドである、請求項１記載の半導体装置。
3. 前記電極パッドとしてデータ系信号のデータ系パッドを有し、
   前記第１基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する、請求項２記載の半導体装置。
4. 前記電極パッドとしてコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、
   前記第１基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する、請求項３記載の半導体装置。
5. コントロールチップ用電極、メモリインタフェース用電極及び外部端子用電極を有する実装基板と、
   前記コントロールチップ用電極に接続されたコントロールチップ用パッド及び基準電位発生回路を有し、前記実装基板に搭載されたコントロールチップと、
   前記メモリインタフェース用電極に導電部材を介して接続されたメモリチップ用電極を有し、前記コントロールチップの上に重ねられて前記実装基板の上に搭載されたメモリ基板と、
   前記コントロールチップの制御を受け、前記メモリチップ用電極に導電部材を介して接続されたメモリチップ用パッドを有し、前記メモリ基板に搭載されたメモリチップと、を含み、
   前記コントロールチップ用パッドは前記基準電位発生回路と電気的に接続された第１基準電位用パッドを含み、
   前記メモリインタフェース用電極は前記第１基準電位用パッドと電気的に接続された第１基準電位用電極を含み、
   前記メモリチップ用パッドは第２基準電位用パッドを含み、
   前記メモリチップ用電極は、前記メモリチップの第２基準電位用パッドと電気的に接続された第２基準電位用電極を含み、
   前記外部端子用電極は、バイパスコンデンサと電気的に接続される基準電位端子用電極を含み、
   前記基準電位端子用電極は、前記第１基準電位用パッドと前記第２基準電位用パッドとを接続する信号経路の所定の接続箇所にのみ接続され、
   前記第２基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離は、前記第１基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離よりも短いことを特徴とする半導体装置。
6. 前記第１基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第１基準電位用出力パッド、及び前記第１基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第１基準電位用入力パッドである、請求項５記載の半導体装置。
7. 前記コントロールチップ用パッドとしてデータ系信号のデータ系パッドを有し、
   前記第１基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する、請求項６記載の半導体装置。
8. 前記コントロールチップ用パッドとしてコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、
   前記第１基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する、請求項７記載の半導体装置。
9. コントロールチップ用電極、メモリチップ用電極及び外部端子用電極を有する実装基板と、
   前記コントロールチップ用電極に導電部材を介して接続されたコントロールチップ用パッド及び基準電位発生回路を有し、前記実装基板に搭載されたコントロールチップと、
   前記コントロールチップの制御を受け、前記メモリチップ用電極に導電部材を介して接続されたメモリチップ用パッドを有し、前記コントロールチップに重ねて前記実装基板に搭載されたメモリチップと、を含み、
   前記コントロールチップ用パッドは前記基準電位発生回路と電気的に接続された第１基準電位用パッドを含み、
   前記コントロールチップ用電極は前記第１基準電位用パッドと電気的に接続される第１基準電位用電極を含み、
   前記メモリチップ用パッドは第２基準電位用パッドを含み、
   前記メモリチップ用電極は、メモリチップの第２基準電位用パッドと電気的に接続さる第２基準電位用電極を含み、
   前記外部端子用電極は、バイパスコンデンサと電気的に接続される基準電位端子用電極を含み、
   前記基準電位端子用電極は、前記第１基準電位用パッドと前記第２基準電位用パッドとを接続する信号経路の所定の接続箇所にのみ接続され、
   前記第２基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離は、前記第１基準電位用パッドから前記信号経路に沿って前記接続箇所に至る距離よりも短いことを特徴とする半導体装置。
10. 前記第１基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第１基準電位用出力パッド、及び前記第１基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第１基準電位用入力パッドである、請求項９記載の半導体装置。
11. 前記コントロールチップ用パッドとしてデータ系信号のデータ系パッドを有し、
    前記第１基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する、請求項１０記載の半導体装置。
12. 前記コントロールチップ用パッドとしてコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、
    前記第１基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する、請求項１１記載の半導体装置。
13. マザーボードと、
    基準電位発生回路を備えたコントロールチップを有し、前記マザーボードに搭載された第１半導体装置と、
    前記コントロールチップの制御を受けるメモリチップを有し、前記マザーボード上で前記第１半導体装置の隣に搭載された第２半導体装置と、
    前記マザーボードに形成され、かつ、前記第１半導体装置の第１基準電位用電極と前記第２半導体装置の第２基準電位用電極とを電気的に接続する基準電位用信号経路と、
    前記マザーボードに搭載され、かつ前記基準電位用信号経路に接続された基準電位用バイパスコンデンサとを含み、
    前記基準電位用バイパスコンデンサは、前記基準電位用信号経路の所定の接続箇所にのみ接続され、
    前記所定の接続箇所から前記基準電位用信号経路に沿って前記第２基準電位用電極を経由して前記メモリチップの第２基準電位用電極パッドに至るまでの距離が、前記所定の接続箇所から前記基準電位用信号経路に沿って前記第１基準電位用電極を経由して前記コントロールチップの第１基準電位用電極パッドに至るまでの距離よりも短いことを特徴とする電子装置。
14. 前記第１基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第１基準電位用出力パッド、及び前記第１基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第１基準電位用入力パッドである、請求項１３記載の電子装置。
15. 前記コントロールチップはデータ系信号のデータ系パッドを有し、
    前記第１基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する、請求項１４記載の電子装置。
16. 前記コントロールチップはコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、
    前記第１基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する、請求項１５記載の電子装置。
17. 前記基準電位発生回路は電源電圧の半分の基準電圧を生成し、
    前記基準電位用バイパスコンデンサは、基準電位用信号経路と電源端子との間に配置された第１基準電位用バイパスコンデンサ及び基準電位用信号経路とグランド端子との間に配置された第２基準電位用バイパスコンデンサとから成る、請求項１３記載の電子装置。
18. 前記基準電位用パスコンデンサは前記マザーボードの前記第１半導体装置及び第２半導体装置の搭載面に搭載されている、請求項１７記載の電子装置。
19. 実装基板に搭載された複数の半導体チップと前記複数の半導体チップを接続するために形成された複数の信号経路とを有する電子装置であって、
    前記複数の半導体チップは、単数又は複数のメモリチップと、前記メモリチップを制御するコントロールチップとを含み、
    前記コントロールチップは基準電位発生回路と前記基準電位発生回路で発生される基準電位が印加される第１基準電位用パッドとを有し、
    前記メモリチップは第２基準電位用パッドと信号パッドとを有し、前記信号パッドから入力された入力信号のレベル判定基準として前記第２基準電位用パッドに印加される基準電位を用い、
    前記信号経路は、前記第１基準電位用パッドと第２基準電位用パッドとを接続すると共にバイパスコンデンサが接続される基準電位用信号経路を含み、
    前記基準電位用信号経路に前記バイパスコンデンサが接続される所定の接続箇所の位置は、前記第２基準電位用パッドから前記基準電位用信号経路に沿って前記所定の接続箇所に至るまでの距離が、前記第１基準電位用パッドから前記基準電位用信号経路に沿って前記所定の接続箇所に至るまでの距離よりも短くなる位置のみであることを特徴とする電子装置。
20. 前記第１基準電位用パッドは、前記基準電位発生回路で生成される基準電位を出力する出力回路の出力端子に接続された第１基準電位用出力パッド、及び前記第１基準電位用出力パッドと隣り合って結合され入力回路の入力端子に接続された第１基準電位用入力パッドである、請求項１９記載の電子装置。
21. 前記コントロールチップはデータ系信号のデータ系パッドを有し、
    前記第１基準電位用パッドは前記データ系パッドを介して入出力されるデータ系信号の論理値判定レベルを提供する、請求項２０記載の電子装置。
22. 前記コントロールチップはコマンド及びアドレス系信号のコマンドアドレス系パッドを有し、
    前記第１基準電位用パッドは前記コマンドアドレス系パッドを介して出力されるコマンド及びアドレス系信号の論理値判定レベルを提供する、請求項２１記載の電子装置。
23. 前記基準電位発生回路は電源電圧の半分の基準電圧を生成する、請求項１９記載の電子装置。

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