JP2012174281A - メモリ装置のための可変インピーダンス制御 - Google Patents

Abstract

【課題】共有バスを経て複数のＮＶＭユニットにアクセスできるメモリ装置に対しインピーダンスを可変制御するためのシステム、装置、方法及び技術を提供する。
【解決手段】ＮＶＭユニットとインピーダンス端子との間を切り換えるように構成されたスイッチを使用してインピーダンスを変化させることができる。メモリ装置の動作中にメモリコントローラが共有バスを経て選択された単一のＮＶＭユニット及び１つ以上のインピーダンス端子に接続されるように、スイッチを調整することができる。メモリコントローラにより与えられる共有バス上のソースインピーダンスとインピーダンスマッチングされる（単独で、又は他のインピーダンス端子及び／又はＮＶＭユニットとの組み合わせで）比較的小さな負荷（ＮＶＭユニットより小さな負荷）を与えるように、インピーダンス端子を構成することができる。
【選択図】図１

Description

本発明は、一般的に、メモリ装置のインピーダンスを可変制御するための装置、システム、技術及び方法に係る。

大量記憶のために、フラッシュメモリ（例えば、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ）のような種々の形式の不揮発性メモリ（ＮＶＭ）を使用することができる。例えば、消費者向け電子装置（例えば、ポータブルメディアプレーヤ）は、フラッシュメモリを使用して、音楽、ビデオ、画像及び他のメディアを含むデータを記憶する。

ＮＶＭ上でメモリ動作（例えば、プログラム、読み取り、消去）を遂行するためにメモリコントローラを使用することができる。メモリコントローラは、プロセッサ、マイクロプロセッサ、インストラクション（例えば、ソフトウェアベースのプログラム）、ハードウェアベースのコンポーネント（例えば、特定用途向け集積回路（ＡＳＩＣ））、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ））、又はその組み合わせを含む種々のコンポーネントを備えている。単一メモリコントローラは、例えば、共有バスのような共有通信チャンネルを経て、複数のメモリダイ（例えば、ＮＡＮＤフラッシュメモリダイ）のようなＮＶＭの複数のユニットにアクセスすることができる。例えば、共有バスは、複数のフラッシュメモリダイの各々をメモリコントローラに接続し、そしてメモリコントローラは、共有バスを使用して、各フラッシュメモリダイ上でメモリ動作を遂行する。

ここでは、一般的に、共有バスを経て複数のＮＶＭユニット（例えば、ＮＶＭダイ）にアクセスできるメモリ装置のインピーダンスを可変制御するためのシステム、装置、方法及び技術について述べる。ＮＶＭユニットとインピーダンス端子との間を切り換えるように構成されたスイッチを使用してインピーダンスを変化させることができる。メモリ装置の動作中に、メモリコントローラが共有バスを経て選択された単一のＮＶＭユニット及び１つ以上のインピーダンス端子に接続されるように、スイッチを調整することができる。メモリコントローラにより与えられる共有バス上のソースインピーダンスとインピーダンスマッチングされる（単独で、又は他のインピーダンス端子及び／又はＮＶＭユニットとの組み合わせで）比較的小さな負荷（ＮＶＭユニットより小さな負荷）を与えるように、インピーダンス端子を構成することができる。

１つの具現化において、メモリ装置は、不揮発性メモリを各々含む複数のメモリダイ、共有バス、コントローラ、該コントローラと少なくとも１つのメモリダイとの間の複数のスイッチを備え、各スイッチは、共有バスによりコントローラへ接続され、そしてコントローラを１つ以上のメモリダイに通信接続するための１つ以上のメモリダイへの第１接続と、コントローラを１つ以上のインピーダンス端子に接続するための１つ以上のインピーダンス端子への第２接続との間を切り換えるように構成される。

別の具現化において、メモリコントローラ及び複数のメモリダイをインピーダンスマッチングする方法は、複数のメモリダイのうちの第１のメモリダイにアクセスするためのインストラクションをメモリコントローラにおいて受け取ることを含み、内部バスが、複数のメモリダイの各々をメモリコントローラに接続するように構成される。この方法は、更に、複数のメモリダイのうちの第１のメモリダイのみを、内部バスを経てメモリコントローラへ通信接続するように、複数のメモリダイに関連した複数のスイッチをメモリコントローラにより調整することを含み、メモリコントローラに関連したソースインピーダンスは、内部バスに接続される負荷インピーダンスと実質的に同じである。又、この方法は、内部バスを経て第１のメモリダイにアクセスすることも含む。

別の具現化において、コントローラ及び複数のメモリダイをインピーダンスマッチングするシステムは、複数のメモリダイ、共有バス、コントローラ、該コントローラと少なくとも１つのメモリダイとの間の複数のスイッチ、及びコントローラにより実行されたときに、コントローラが、複数のスイッチの１つを使用して複数のメモリダイの１つのみへの第１接続を確立すると共に、複数のメモリダイが一度に１つだけ共有バスを経てコントローラへ通信接続されるように複数のスイッチの他のものを使用して第２接続を確立するように、複数のスイッチを調整するようにさせるインストラクションを記憶する不揮発性メモリと、を備えている。

種々の効果が与えられる。例えば、メモリ装置の記憶容量及び／又はそのバス速度を下げることなくメモリ装置に対する容量性負荷を減少することができる。メモリ動作を遂行するのに使用する電力は少なくてよく、例えば、バッテリのようなポータブル電源の充電を延長することができる。別の例では、インピーダンスマッチングにより反射を最小にすることで、内部バスにわたるビットエラー率を下げると共に、バスの信頼できる速度を上げることができる。

１つ以上の実施形態の細部を添付図面に示して、以下に詳細に説明する。本発明の他の特徴、目的及び効果は、以下の説明、図面及び特許請求の範囲から明らかとなろう。

可変インピーダンス制御を行うように構成されたホストコントローラ及びＮＶＭパッケージを備えた規範的システムを示す図である。 少なくとも一部分はチップイネーブル信号を使用して可変インピーダンス制御を行うように構成されたメモリコントローラを備えた規範的システムを示す図である。 可変インピーダンス制御を行うように構成されたメモリ装置を備えた規範的システムを示す図である。 メモリ装置とで可変インピーダンス制御を行うための規範的技術を示すフローチャートである。

種々の図面において同じ要素は同じ参照記号で示す。
容量性負荷は、共有バスを経てメモリコントローラにスタティックにアクセスできる複数のＮＶＭユニットを有するメモリ装置に関連したものである。このようなメモリ装置では、メモリコントローラと能動的に通信しないＮＶＭユニットは、共有バスを経て駆動される負荷を増加させる。このような容量性負荷は、メモリ装置の全体的な性能を低下させる。例えば、複数のＮＶＭユニットとのスタティックな接続により生じる容量性負荷は、ドライブ強度の増加を必要とし、これは、より多くの電力を引き出すと共に、使用可能な電源（例えば、バッテリ）をより迅速に枯渇させる。別の例では、このような容量性負荷は、共有バスを経ての信号完全性及び信号速度に影響を及ぼす。

スイッチを使用して、メモリコントローラと能動的に通信しないＮＶＭユニットを一時的に切断すると、共有バスを経て駆動される負荷を減少することができる。しかしながら、スイッチで終端された接続は、ミスマッチした負荷及びソースインピーダンスを生じさせる。このミスマッチした負荷及びソースインピーダンスは、共有バスにわたる信号反射によって性能低下を引き起こし、信号の完全性（例えば、低いビットエラー率）及び信号速度を低減させる。

これら及び他の問題に対処するために、メモリ装置は、ＮＶＭユニット（例えば、フラッシュメモリダイ）とインピーダンス端子（例えば、スタブ）との間を切り換えるように構成されたスイッチを共有バスに沿って位置させるように構成することができる。インピーダンス端子は、その負荷が（無視できなくても）小さく、それに関連した負荷インピーダンスは、共有バスにわたるソースインピーダンスとマッチングするように構成することができる（以下に詳細に述べるように、単独で、及び／又は能動的に接続される他のインピーダンス端子及びＮＶＭユニットとの組み合わせで）。そのようなインピーダンス端子は、共有バスにわたる信号反射を（排除しなくても）最小にする終端ラインをなし、これは、次いで、共有バスにわたる信号の完全性及び有効信号速度を改善することができる。

低キャパシタンス材料で作られたコンポーネントのような種々のコンポーネントをインピーダンス端子として使用することができる。例えば、共有バスを経ての接続を終端するスタブを、インピーダンス端子として使用することができる。スタブは、一端のみが接続された、ある長さの伝送線で、未接続の端は、開路又は短絡されたままである。スタブに関連した負荷インピーダンスは、例えば、スタブの長さのような種々のファクタに依存するように構成することができる。インピーダンス端子に関連した負荷は、ＮＶＭユニットに関連した負荷に対して（無視できなくても）小さく、メモリコントローラを単一のＮＶＭユニット及び１つ以上のインピーダンス端子に接続するようにスイッチを調整したときには、共有バスにわたり駆動される有効負荷がほぼ単一のＮＶＭユニットの負荷となるようにすることができる。

図１は、可変インピーダンス制御を行うよう構成されたホストコントローラ１０２及びＮＶＭパッケージ１０４を備えた規範的なシステム１００を示す図である。ホストコントローラ１０２及び／又はＮＶＭパッケージ１０４は、幾つか例を挙げると、ポータブルメディアプレーヤ（例えば、ＩＰＯＤ）、セルラー電話（例えば、ＩＰＨＯＮＥ）、ポケットサイズパーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デスクトップコンピュータ、ラップトップコンピュータ、及び／又はタブレットコンピューティング装置（例えば、ＩＰＡＤ）のような種々のホスト装置及び／又はシステム（ホスト）のいずれにも含まれる。

ホストコントローラ１０２は、ソフトウェア及び／又はファームウェアインストラクションの実行に基づいて動作を遂行するように構成された１つ以上のプロセッサ及び／又はマイクロプロセッサを含むことができる。それに加えて及び／又はそれとは別に、ホストコントローラ１０２は、種々の動作を遂行するように構成されたＡＳＩＣのようなハードウェアベースのコンポーネントを含む。ホストコントローラ１０２により遂行される動作は、ＮＶＭパッケージ１０４のＮＶＭからデータを検索し及び／又はそこにデータを書き込むことを含む。例えば、ホストコントローラ１０２は、メディアファイル（例えば、オーディオファイル）の要求をＮＶＭパッケージ１０４に送ることができる。ホストコントローラ１０２により送られるこのような要求は、メディアファイルに対応する１つ以上の論理的アドレスを含むことができる。

ホストコントローラは、ホスト通信チャンネル１０６を経てＮＶＭパッケージ１０４と通信することができる。ＮＶＭパッケージ１０４との対話は、ＮＶＭパッケージ１０４に記憶されたデータを検索し及び／又はＮＶＭパッケージ１０４にデータを記憶するための要求のようなメモリ関連要求をＮＶＭパッケージ１０４に与えることを含む。

ＮＶＭパッケージ１０４は、ホストインターフェイス１０８及びメモリコントローラ１１０を使用してホスト通信チャンネル１０６を経てホストコントローラ１０２と対話することができる。ホストコントローラ１０２と同様に、メモリコントローラ１１０は、ソフトウェア及び／又はファームウェアインストラクションの実行に基づいて動作を遂行するように構成された１つ以上のプロセッサ及び／又はマイクロプロセッサを備えている。それに加えて及び／又はそれとは別に、メモリコントローラ１１０は、種々の動作を遂行するように構成されたＡＳＩＣのようなハードウェアベースのコンポーネントを含むことができる。メモリコントローラ１１０は、ホストコントローラ１０２により要求されたメモリ動作を含む種々の動作を遂行することができる。例えば、検索されるべきメディアファイルの論理的アドレスを指定する要求を受け取るのに応答して、メモリコントローラ１１０は、１つ以上の対応する物理的アドレス（例えば、ダイ、ブロック及び／又はページを識別する情報）を識別し、その識別された物理的アドレスを使用して要求されたデータを検索し、そしてその要求されたデータを、ホストインターフェイス１０８を使用してホスト通信チャンネル１０６を経てホストコントローラ１０２へ送信することができる。

エラー修正及びウェアレベリングのような種々のメモリ管理機能は、ホストコントローラ１０２及びメモリコントローラ１１０により単独で又は組み合わせて遂行することができる。メモリコントローラ１１０が少なくとも幾つかのメモリ管理機能を遂行するように構成された具現化においては、ＮＶＭパッケージ１０４は、「管理されるＮＶＭ」（又はＮＡＮＤフラッシュメモリのための「管理されるＮＡＮＤ」）と称される。これは、ＮＶＭパッケージ１０４の外部のホストコントローラ１０２がＮＶＭパッケージ１０４のためのメモリ管理機能を遂行する「生のＮＶＭ」（又はＮＡＮＤフラッシュメモリのための「生のＮＡＮＤ」）とは対照的である。

この規範的システム１００において、メモリコントローラ１１０は、揮発性メモリ１１２及び不揮発性メモリ１１４を含むものとして示されている。揮発性メモリ１１２は、キャッシュメモリ及びＲＡＭのような種々の揮発性メモリのいずれかである。揮発性メモリ１１２は、メモリコントローラ１１０により、動作を遂行するために、及び／又はＮＶＭから読み取られ及び／又はＮＶＭへ書き込まれるデータを記憶するために使用される。ＮＶＭ１１４は、種々の形式のＮＶＭのいずれかであり、以下に詳細に述べるように、可変インピーダンス制御を含む種々の動作を遂行するためにメモリコントローラ１１０が使用するインストラクション１１６を記憶することができる。

メモリコントローラ１１０は、集積回路（ＩＣ）ダイである複数のメモリダイ１２０ａ−ｎにアクセスするために共有内部バス１１８を使用する。ＮＶＭパッケージ１０４に関して単一の共有バス１１８しか示されていないが、ＮＶＭパッケージは、２つ以上の共有内部バスを含むことができる。各内部バスは、複数のメモリダイ１２０ａ−ｎで示されたように、複数（例えば、２、３、４、８、３２、等）のメモリダイに接続することができる。メモリダイ１２０ａ−ｎは、種々の構成（例えば、積層）で物理的に配列することができる。又、メモリダイ１２０ａ−ｎは、ＮＶＭ１２２ａ−ｎを含むものとして示されている。ＮＶＭ１２２ａ−ｎは、フローティングゲート又は電荷捕獲技術に基づくＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、消去可能なプログラマブルリードオンリメモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、強誘電性ＲＡＭ（ＦＲＡＭ（登録商標））、磁気抵抗性ＲＡＭ（ＭＲＡＭ）、位相変化ＲＡＭ（ＰＣＭ）、又はその組み合わせのような種々の異なる形式のＮＶＭのいずれかでよい。

スイッチ１２４ａ−ｎは、メモリコントローラ１１０とメモリダイ１２０ａ−ｎとの間で共有バス１１８に沿って配置される。スイッチ１２４ａ−ｎは、無視できる程度の信号反発及び低ノイズを伴うパストランジスタである。スイッチ１２４ａ−ｎは、メモリダイ１２０ａ−ｎと、インピーダンス端子１２６ａ−ｎ（Ｚ_L（負荷インピーダンス）として示された）との間を切り換えるのに使用される。インピーダンス端子１２６ａ−ｎは、低い容量性負荷と、共有バス１１８にわたるソースインピーダンス（Ｚ_S）とマッチングするように選択できる負荷インピーダンスとを伴う適当なコンポーネントでよい。例えば、インピーダンス端子１２６ａ−ｎは、上述したように、スタブである。

スイッチ１２４ａ−ｎは、ライン１２８ａ−ｎで示すように、メモリコントローラ１１０により制御することができる。メモリコントローラ１１０は、例えば、アドレスデコーダを使用し及び／又はメモリダイ１２０ａ−ｎに対するチップイネーブル信号を使用して（図２を参照して詳細に述べる）、スイッチ１２４ａ−ｎを制御することができる。

メモリコントローラ１１０は、インピーダンスマッチングした端子をもちながら、共有バス１１８により駆動される容量性負荷を最小にするようにスイッチ１２４ａ−ｎを制御するために、ソフトウェア／ファームウェアインストラクション（例えば、インストラクション１１６）及び／又はハードウェアベースコンポーネント（例えば、ＡＳＩＣ）を通じて構成することができる。例えば、規範的システム１００では、コントローラが一度に１つのメモリダイ１２０ａ−ｎに接続され、他の接続はインピーダンス端子１２６ａ−ｎへなされるようにスイッチ１２４ａ−ｎを制御することにより、負荷を最小にすることができる。

例えば、メモリコントローラ１１０が、メモリダイ１２０ａのＮＶＭ１２２ａに記憶されたデータを検索するための要求をホストコントローラ１０２から受け取ると、メモリコントローラ１１０は、共有バス１１８を経てダイ１２０ａ及びインピーダンス端子１２６ｂ−ｎに接続されるようにスイッチ１２４ａ−ｎを調整することができる。メモリダイ１２０ａから要求されたデータを検索した後に、メモリコントローラ１１０は、メモリダイ１２０ｂ−ｎの別の１つと通信するようにスイッチ１２４ａ−ｎを調整することができる（例えば、メモリコントローラ１１０を、スイッチ１２４ｂを使用してメモリダイ１２０ｂへ接続し、そしてスイッチ１２４ａ、１２４ｃ−ｎを使用してインピーダンス端子１２６ａ、１２６ｃ−ｎへ接続することにより）。

メモリダイ１２０ａ−ｎの１つが共有バス１１８を経てメモリコントローラ１１０へ接続されるようにスイッチ１２４ａ−ｎを調整することにより、バス１１８を経て駆動される負荷は、接続されたインピーダンス端子（ｎ−１個のインピーダンス端子）に関連した負荷と、接続されたメモリダイに関連した負荷との和になり、但し、ｎは、スイッチ及び関連インピーダンス端子の数である。例えば、負荷は、（（ｎ−１）＊Ｚ_L負荷）＋メモリダイ負荷となる。対照的に、メモリダイ１２０ａ−ｎの各々が共有バス１１８を経てメモリコントローラ１１０へ接続される構成は、ｎ＊メモリダイ負荷の関連負荷をもつことになり、但し、ｎは、メモリダイの数である。上述したように、メモリダイ１２０ａ−ｎとインピーダンス端子１２６ａ−ｎとの間でスイッチ１２４ａ−ｎを制御することにより、共有バス１１８にわたって駆動される負荷は、（（ｎ−１）＊メモリダイ負荷）−Ｚ_L負荷だけ減少することができ、但し、ｎは、スイッチ及び関連インピーダンス端子の数である。上述したように、インピーダンス端子１２６ａ−ｎは、低キャパシタンス材料で構成することができ、これは、インピーダンス端子が、メモリダイ１２０ａ−ｎの１つ（例えば、ＮＡＮＤフラッシュメモリダイ）の負荷に対して小さい負荷を有することを意味する。バス１１８にわたって駆動される負荷が減少されることで、電力節約を果たし、バッテリ寿命を延長することができる。

バス１１８に沿った信号反射は、メモリコントローラ１１０に関連したソースインピーダンスと、スイッチ１２４ａ−ｎにより接続されるインピーダンス端子１２６ａ−ｎ及びメモリダイ１２０ａ−ｎに関連した負荷インピーダンスとをマッチングさせることにより最小にすることができる。規範的システム１００において、インピーダンス端子１２６ａ−ｎは、メモリダイ１２０ａ−ｎの１つに関連したインピーダンスと同じ（又はそのスレッシュホールド値内）である関連インピーダンスを各々有するように構成される。使用する構成（例えば、スター構成）に基づいて、インピーダンス端子１２６ａ−ｎの各々及びメモリダイ１２０ａ−ｎの各々は、メモリコントローラ１１０に関連したソースインピーダンスにマッチングするように同調することができる。例えば、メモリダイ１２０ａ−ｎの１つがバス１１８を経てメモリコントローラ１１０に接続されるようにスイッチ１２４ａ−ｎが調整されるときには、スイッチ１２４ａ−ｎの各々からメモリコントローラ１１０に接続される負荷インピーダンスを、メモリコントローラ１１０に関連したソースインピーダンスと同じ（又はそのスレッシュホールド値内）とすることができる。

メモリダイ１２０ａ−ｎ、スイッチ１２４ａ−ｎ及びインピーダンス端子１２６ａ−ｎは、スター構成を使用して、メモリコントローラ１１０に接続されて示されているが、他の構成も考えられる。例えば、メモリダイ１２０ａ−ｎ、スイッチ１２４ａ−ｎ及びインピーダンス端子１２６ａ−ｎがバス１１８に沿って直列に配置される「バス」構成を使用することができる。他の構成では、メモリコントローラ１１０と、メモリダイ１２０ａ−ｎ、スイッチ１２４ａ−ｎ及びインピーダンス端子１２６ａ−ｎとのインピーダンスマッチングが、規範的システム１００を参照して上述したものと異なってもよい。例えば、バス構成では、インピーダンス端子１２６ａ−ｎは、それらがバスの端に配置されるかバスの端とメモリコントローラ１１０との間に配置されるかに基づいて異なるインピーダンス値をもつように同調されてもよい。

スイッチ１２４ａ−ｎは、規範的なシステム１００では、メモリダイ１２０ａ−ｎ及びインピーダンス端子１２６ａ−ｎの両方と１対１の比を有するものとして示されている。他の比も考えられる。例えば、システム１００は、スイッチ１２４ａ−ｎがメモリダイ１２０ａ−ｎと１対２の比を有し、そしてインピーダンス端子１２６ａ−ｎと１対１の比を有し、各スイッチ１２４ａ−ｎが２つのメモリダイ及び１つのインピーダンス端子に接続されるような構成でもよい。

メモリコントローラ１１０は、更に、スイッチ１２４ａ−ｎが調整されるときに生じる種々の問題、例えば、静電気放電（ＥＳＤ）に対しＮＶＭメモリパッケージ１０４を保護するように構成することもできる。スイッチ１２４ａ−ｎが調整されるときには、ソース及び負荷インピーダンスがミスマッチすることがあり、そして例えば、システム１００の電源オン中にメモリパッケージ１０４がＥＳＤを受け易くなる。メモリパッケージ１０４を保護するために、メモリコントローラ１１０は、スイッチ１２４ａ−ｎの調整を始める前にメモリダイ１２０ａ−ｎから電力を切断することができる。スイッチ１２４ａ−ｎが調整されると、メモリコントローラ１１０は、メモリダイ１２０ａ−ｎに電力を再接続し、バス１１８を経てメモリ動作を進めることができる。

種々のメカニズムを使用してメモリダイ１２０ａ−ｎへの電力を「オン」及び「オフ」にトグルすることができる。ここに示す例では、メモリコントローラ１１０は、電源インターフェイス１３０と対話することができ、これは、メモリパッケージ１０４の一部分として又はそれとは個別に配置できる電源（図示せず）からメモリダイ１２０ａ−ｎへ動作電力を供給するように構成される。メモリコントローラ１１０は、電源インターフェイス１３０がメモリダイ１２０ａ−ｎへ電力を接続し及び切断するようにさせる信号を電源／電源インターフェイス１３０に与えることができる。

ＥＳＤに対して保護するためにメモリダイ１２０ａ−ｎに供給される電力をトグルすることに関連して、ホストインターフェイス１０８（及び電源インターフェイス１３０のような他の外部インターフェイス）は、インターフェイス１０８を通して受けることのあるＥＳＤスパイクからパッケージ１０４を保護するように構成されたＥＳＤ回路１３２を備えている。このＥＳＤ回路１３２は、ＥＳＤに対してシールドすることのできる種々のコンポーネントのいずれか、例えば、ツェナーダイオード、金属酸化物バリスタ（ＭＯＶ）、過渡電圧抑制（ＴＶＳ）ダイオード、通常の相補的金属酸化物半導体（ＣＭＯＳ）又はバイポーラクランプダイオードを含むことができる。

ＥＳＤ回路１３２は、メモリパッケージ１０４に供給される電力に基づいてＥＳＤ保護をオン及びオフに切り換えることができる。例えば、メモリパッケージ１０４に供給される電力が安定である（例えば、メモリパッケージ１０４の動作にとって通常のレベルにある）ときには、ＥＳＤ回路１３２は、ＥＳＤ保護をオフにすることができる。しかしながら、メモリパッケージ１０４に供給される電力が低いか（例えば、メモリパッケージ１０４が電力をあまり又は全く受電しないか）、高いか、或いは流動的状態にあるときには、ＥＳＤ回路１３２は、ＥＳＤ保護をオンに切り換えることができる。例えば、ＥＳＤ回路１３２は、システム１００がパワーアップ及び／又はダウンするときにＥＳＤ保護をオンに切り換えるが、システム１００がパワーアップされて通常に動作されると、ＥＳＤ保護をオフに切り換えることができる。ＥＳＤ回路１３２は、ＥＳＤ保護がオン及びオフに切り換えられるときに制御を行うための種々のコンポーネントのいずれかを使用することができる。一例として、ＥＳＤ回路は、入力電圧（Ｖcc）を検出しそしてその検出された電圧に基づいてＥＳＤ保護をオン／オフに切り換えるように構成された空乏モードトランジスタを含むことができる。ＥＳＤ保護のトグルは、メモリパッケージ１０４が通常に動作されるときに（パワーアップ又はダウンされないときに）それに関連したキャパシタンスを減少するのに使用される。

図２は、少なくとも一部分はチップイネーブル信号を使用して可変インピーダンス制御を与えるように構成されたメモリコントローラ２０２を備えた規範的システム２００を示す図である。この規範的システム２００は、図１を参照して上述した規範的システム１００と同様である。

例えば、システム２００は、図１を参照して説明したメモリコントローラ１１０が内部バス１１８によりメモリダイ１２０ａ−ｎに接続されたのと同様に、内部バス２０４によりメモリダイ２１０ａ−ｄに接続されたメモリコントローラ２０２を備えている。又、このシステム２００は、図１を参照して上述したスイッチ１２４ａ−ｎと同様に、メモリダイ２１０ａ−ｄとメモリコントローラ２０２との間でバス２０４に沿って配置されたスイッチ２０６ａ−ｄも備えている。このスイッチ２０６ａ−ｄは、インピーダンス端子２０８ａ−ｄとメモリダイ２１０ａ−ｄとの間を切り換えるように構成される。メモリコントローラ２０２、バス２０４、スイッチ２０６ａ−ｄ、インピーダンス端子２０８ａ−ｄ、メモリダイ２１０ａ−ｄ、及びＮＶＭ２１２ａ−ｄは、各々、メモリコントローラ１１０、バス１１８、スイッチ１２４ａ−ｎ、インピーダンス端子１２６ａ−ｎ、メモリダイ１２０ａ−ｎ、及びＮＶＭ１２２ａ−ｎと同様である。

システム２００は、メモリダイ２１０ａ−ｄにチップイネーブル信号を与えるよう構成されたアドレスデコーダ２１４を含むものとして示されている。このアドレスデコーダ２１４は、所与のメモリ動作に関連したメモリダイを、そのメモリ動作に関連したアドレス（例えば、物理的アドレス）に基づいて識別することができる。アドレスデコーダ２１４は、識別されたメモリダイをイネーブルしそして他のメモリダイをディスエイブルするようにチャンネル２１６ａ−ｄに沿って適当な信号を送信することができる。例えば、規範的なチャンネル２１６ａ−ｄに示されたように、チップイネーブル信号は、アドレス０−１についてはメモリダイ２１０ａへ送信され、アドレス２−３についてはメモリダイ２１０ｂへ送信され、アドレス４−５についてはメモリダイ２１０ｃへ送信され、そしてアドレス６−７についてはメモリダイ２１０ｄへ送信される。

スイッチ２０６ａ−ｄは、アドレスデコーダ２１４によってチャンネル２１６ａ−ｄを通して送られるチップイネーブル信号により制御される。例えば、コントローラ２０２がメモリダイ２１０ａとのメモリ動作を遂行することを求めるときに、そのメモリ動作のための対応アドレス（例えば、物理的アドレス、論理的アドレス）の少なくとも一部分をアドレスデコーダ２１４に与えることができる。アドレスデコーダ２１４は、チャンネル２１６ａを使用してチップイネーブル信号（例えば、１を表す高い値）をスイッチ２０６ａ及びメモリダイ２１０ａへ送信することができる。このようなチップイネーブル信号は、メモリコントローラ２０２がバス２０４を経てメモリダイ２１０ａへ接続されるように、スイッチ２０６ａを調整させる。又、アドレスデコーダ２１４は、チャンネル２１６ｂ−ｄを使用してスイッチ２０６ｂ−ｄ及びメモリダイ２１０ｂ−ｄへチップディスエイブル信号（例えば、０を表す低い値）を送信することもできる。このチップディスエイブル信号は、インピーダンス端子２０８ｂ−ｄがバス２０４を経てメモリコントローラ２０２に接続されるようにスイッチ２０６ｂ−ｄを調整させる。図１を参照して上述したように、スイッチ２０６ａ−ｄが調整される間にシステム２０２をＥＳＤから保護するために種々の技術を使用することができる。

図３は、可変インピーダンス制御を与えるように構成されたメモリ装置３０２を備えた規範的システム３００を示す図である。メモリ装置３０２は、ポータブルメディアプレーヤ（例えば、ＩＰＯＤ）、セルラー電話（例えば、ＩＰＨＯＮＥ）、ポケットサイズパーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピューティング装置（例えば、ＩＰＡＤ）、及び／又は取り外し可能／ポータブル記憶装置（例えば、フラッシュメモリカード、ＵＳＢフラッシュメモリドライブ）を含む適当なメモリ装置である。

メモリ装置３０２は、ホストコントローラ３０４及びＮＶＭ３０６を備えている。ホストコントローラ３０４は、図１を参照して上述したホストコントローラ１０２と同様である。ホストコントローラ３０４は、１つ以上のプロセッサ３０８及び揮発性メモリ３１０を含む。プロセッサ３０８は、マイクロプロセッサ、中央処理ユニット（ＣＰＵ）、グラフィック処理ユニット（ＧＰＵ）、又はその組み合わせを含む適当な形式のプロセッサを含む。揮発性メモリ３１０は、図１を参照して上述した揮発性メモリ１１２と同様である。揮発性メモリ３１０は、ＮＶＭ３０６に記憶されたデータを検索しそして処理するような種々の動作を遂行するためにプロセッサ３０８により使用される。

ＮＶＭ３０６は、１つ以上のＮＶＭパッケージ３１２ａ−ｂを含む。このＮＶＭパッケージ３１２ａ−ｂは、図１を参照して上述したＮＶＭパッケージ１０４と各々同様である。例えば、ＮＶＭパッケージ３１２ａ−ｂは、各々、ＮＶＭを伴う複数のメモリダイ（例えば、メモリダイ１２０ａ−ｎ及びＮＶＭ１２２ａ−ｎ）、１つ以上のメモリコントローラ（例えば、メモリコントローラ１１０）、メモリコントローラをメモリダイに接続する１つ以上のバス（例えば、バス１１８）、メモリコントローラとメモリダイとの間に配置された複数のスイッチ（例えば、スイッチ１２４ａ−ｎ）、並びに低又は最小負荷及びマッチングされた負荷インピーダンスを与えるように構成されたインピーダンス端子（例えば、インピーダンス端子１２６ａ−ｎ）を含む。ＮＶＭ３０６は、多数のＮＶＭパッケージ（例えば、２、３、４、８、１６、等）を含むことができる。

図１を参照して上述したように、ＮＶＭの管理は、ホストコントローラ３０４及び／又はＮＶＭパッケージ３１２ａ−ｂのコントローラにより遂行することができる。ＮＶＭパッケージ３１２ａ−ｂのコントローラがメモリ管理動作の少なくとも一部分（例えば、エラー修正、ウェアレベリング、等）を制御する具現化では、ＮＶＭパッケージ３１２ａ−ｂは、「管理される」ＮＶＭと考えられる。

システム３００は、メモリ装置３０２に（直接的及び／又は間接的に）通信接続される外部装置３１４も含むものとして示される。外部装置３１４とメモリ装置３０２との間の通信は、２つの装置間のデータ及び／又はインストラクションの送信を含む。外部装置３１４は、デスクトップコンピュータ、ラップトップコンピュータ、及びメディアコンピューティング装置（例えば、メディアサーバー、テレビジョン、ステレオシステム）のような種々の電子装置のいずれかである。メモリ装置３０２は、外部装置インターフェイス３１６（例えば、ワイヤレスチップ、ＵＳＢインターフェイス、等）を使用して物理的及び／又はワイヤレス接続を通して外部装置３１４と通信することができる。

１つの規範的な具現化では、メモリ装置３０２は、ポータブルメディアプレーヤ（例えば、ＩＰＯＤ）であり、そして外部装置３１４は、物理的接続（例えば、ＵＳＢケーブル）を経て互いにメディアファイル（例えば、オーディオファイル、ビデオファイル、等）を送信することのできるデスクトップコンピュータである。外部装置３１４と通信するとき、メモリ装置３０２は、以下に述べる可変インピーダンスマッチング技術を使用して、外部装置３１４により要求されたファイルを与え及び記憶することができる。

図４は、メモリ装置との可変インピーダンス制御を行う規範的な技術４００を示すフローチャートである。例えば、この技術は、メモリコントローラに関連したソースインピーダンスと、複数のメモリダイに関連した負荷インピーダンスとのマッチングにより可変インピーダンス制御を行うことができる。この技術４００は、図１を参照して上述したＮＶＭパッケージ１０４及び／又は図３を参照して上述したメモリ装置３０２のような種々のメモリ装置によって遂行することができる。特に、この技術４００は、図１を参照して上述したメモリコントローラ１１０のようなメモリコントローラにより、可変インピーダンス制御を行うように遂行される。

この技術４００は、ステップ４０２において、メモリダイにアクセスするためのインストラクションを受け取ることによってスタートする。例えば、メモリコントローラ１１０は、メモリダイ１２０ａに記憶されたデータを検索するためのインストラクションをホストコントローラ１０２から受け取ることができる。

そのインストラクションを受け取るのに応答して、ＥＳＤを制限するための外部インターフェイスをイネーブルし（ステップ４０４）、そしてメモリダイを電源から切断することができる（ステップ４０６）。ステップ４０４及び４０６は、可変インピーダンス制御を行うためにインピーダンス端子（例えば、インピーダンス端子１２６ａ−ｎ）又はメモリダイ（例えば、メモリダイ１２０ａ−ｎ）への接続を選択的に切り換えるスイッチ（例えば、スイッチ１２４ａ−ｎ）を調整するための準備として遂行される。図１を参照して上述したように、ＮＶＭパッケージ１０４は、スイッチ１２４ａ−ｎが調整される間にＥＳＤを受け易い。メモリ装置が潜在的にダメージを受けることがあるときにＥＳＤに対して保護するため、ＥＤＳを制限する回路（例えば、ＥＳＤ回路１３２）をイネーブルして、メモリ装置（例えば、ＮＶＭパッケージ１０４）の外部であるホスト（例えば、ホストコントローラ１０２）からインターフェイス（例えば、ホストインターフェイス１０８）を通してＥＳＤが与えられるのを制限することができる。別の又は代替え的手段として、メモリダイとインピーダンス端子との間のスイッチの調整を予想して、メモリダイと電源との間の接続を一時的に遮断することができる。例えば、メモリコントローラ１１０は、スイッチ１２４ａ−ｎを調整する前に、電源インターフェイス１３０がメモリダイ１２０ａ−ｎを電源から切断するようにさせる。

ステップ４０６において、内部バス上でメモリダイとインピーダンス端子との間を切り換えるスイッチを調整することができる。内部バスに沿って使用できる複数のメモリダイのうち、受け取ったインストラクションに関わるメモリダイのみがバスを経てメモリコントローラに接続されるように、スイッチを調整することができる。例えば、受け取ったインストラクションがメモリダイ１２０ａに関わる場合には、メモリコントローラ１１０は、メモリダイ１２０ａ及びインピーダンス端子１２６ａ−ｎがバス１１８を経てメモリコントローラ１１０へ接続されるように、スイッチ１２４ａ−ｎを調整することができる。

スイッチが調整された後に、電源をメモリダイに再接続することができる（ステップ４１０）。スイッチが調整された後は、メモリコントローラとインピーダンス端子／メモリダイとの間でマッチングされたインピーダンスに基づいて、ＥＳＤに関連したリスクを下げることができる。例えば、スイッチ１２４ａ−ｎが調整された後、メモリコントローラ１１０は、電源インターフェイス１３０がメモリダイ１２０ａ−ｎを電源に再接続するようにさせる。

電源がメモリダイに再接続された後に、受け取ったインストラクションに関わるメモリダイにアクセスすることができる（ステップ４１２）。メモリダイにアクセスすることは、読み取り、書き込み、消去、及び／又はエラー修正やウェアレベリングのような高レベルメモリ管理動作の遂行を含めて、メモリダイに関するメモリ動作を遂行することを含む。例えば、受け取ったインストラクションが、メモリダイ１２０ａからデータを検索することに関するものである場合には、メモリコントローラ１１０は、バス１１８を経てメモリダイ１２０ａと対話することにより、要求されたデータを得ることができる。この技術４００は、ステップ４１２の後に終了となる。

本書に述べる要旨及び動作の実施形態は、本書に開示する構造及びその構造的等効物を含めて、デジタル電子回路、或いはコンピュータソフトウェア、ファームウェア又はハードウェア、或いはその１つ以上の組み合わせで具現化することができる。又、本書に述べる要旨の実施形態は、データ処理装置により実行するために又はその動作を制御するためにコンピュータ記憶媒体においてエンコードされた１つ以上のコンピュータプログラムとして、即ちコンピュータプログラムインストラクションの１つ以上のモジュールとして具現化することができる。それとは別に又はそれに加えて、プログラムインストラクションは、人為的に発生される伝播信号、例えば、マシン発生される電気的、光学的又は電磁的信号、即ちデータ処理装置による実行のために適当な受信装置へ送信される情報をエンコードするために発生される信号においてエンコードすることができる。コンピュータ記憶媒体は、コンピュータ読み取り可能な記憶装置、コンピュータ読み取り可能な記憶基板、ランダム又はシリアルアクセスメモリアレイ又は装置、或いはその１つ以上の組み合わせであるか、又はそれらに含まれる。更に、コンピュータ記憶媒体は、伝播信号ではないが、人為的に発生される伝播信号においてエンコードされるコンピュータプログラム命令のソース又は行先である。又、コンピュータ記憶媒体は、１つ以上の個別の物理的コンポーネント又は媒体（例えば、複数のＣＤ、ディスク又は他の記憶装置）であるか、又はそれらに含まれる。

本書に述べる動作は、１つ以上のコンピュータ読み取り可能な記憶装置に記憶された又は他のソースから受け取られたデータに対してデータ処理装置により遂行される動作として具現化することができる。

「データ処理装置」という用語は、例えば、プログラム可能なプロセッサ、コンピュータ、システムオンチップ、複数のもの又はその組み合わせを含めて、あらゆる種類の装置、デバイス及びマシンを包含する。この装置は、特殊目的ロジック回路、例えば、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）又はＡＳＩＣ（特定用途向け集積回路）を含む。又、この装置は、ハードウェアに加えて、当該コンピュータプログラムのための実行環境を生成するコード、例えば、プロセッサファームウェア、プロトコルスタック、データベース管理システム、オペレーティングシステム、クロスプラットホームランタイム環境、バーチャルマシン、或いはその１つ以上の組み合わせを構成するコードも含む。この装置及び実行環境は、ウェブサービス、分散型コンピューティング及びグリッドコンピューティングインフラストラクチャーのような種々の異なるコンピューティングモデルインフラストラクチャーを実現することができる。

コンピュータプログラム（プログラム、ソフトウェア、ソフトウェアアプリケーション、スクリプト又はコードとしても知られた）は、コンパイル型又は解釈型言語、宣言型又は手続き型言語を含めて、任意の形態のプログラミング言語で書くことができ、そしてスタンドアローンプログラムとして、或いはモジュール、コンポーネント、サブルーチン、オブジェクト、又はコンピューティング環境に使用するのに適した他のユニットとして、任意の形態で配備することができる。コンピュータプログラムは、ファイルシステムにおけるファイルに対応するが、そうである必要はない。プログラムは、他のプログラム又はデータ（例えば、マークアップ言語ドキュメントに記憶された１つ以上のスクリプト）を保持するファイルの一部分、当該プログラム専用の単一のファイル、又は複数の整合ファイル（例えば、１つ以上のモジュール、サブプログラム、又はコードの一部分を記憶するファイル）に記憶することができる。コンピュータプログラムは、１つの場所に配置された１つのコンピュータか、又は複数の場所に分散されて通信ネットワークで相互接続された複数のコンピュータにおいて実行されるように配備される。

ここに述べるプロセス及び論理フローは、入力データに作用して出力を発生することによりアクションを遂行するための１つ以上のコンピュータプログラムを実行する１つ以上のプログラム可能なプロセッサにより遂行することができる。又、そのプロセス及び論理フローは、特殊目的のロジック回路、例えば、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）又はＡＳＩＣ（特定用途向け集積回路）によって遂行することができ、そして装置は、そのような回路として具現化することもできる。

コンピュータプログラムを実行するのに適したプロセッサは、例えば、汎用及び特殊目的の両マイクロプロセッサと、任意の種類のデジタルコンピュータの１つ以上のプロセッサとを含む。一般的に、プロセッサは、リードオンリメモリ又はランダムアクセスメモリ或いはその両方からインストラクション及びデータを受け取る。コンピュータの本質的な要素は、インストラクションに基づいてアクションを遂行するためのプロセッサと、インストラクション及びデータを記憶するための１つ以上のメモリ装置である。一般的に、コンピュータは、データを記憶するための１つ以上の大量記憶装置、例えば、磁気ディスク、磁気光学ディスク又は光学ディスクを含むか、或いはそこからデータを受け取り又はそこへデータを転送し或いはその両方を行うように作動的に結合される。しかしながら、コンピュータは、そのような装置を有する必要はない。更に、コンピュータは、別の装置、例えば、幾つか挙げると、移動電話、パーソナルデジタルアシスタント（ＰＤＡ）、移動オーディオ又はビデオプレーヤ、ゲームコンソール、グローバルポジショニングシステム（ＧＰＳ）受信器、又はポータブル記憶装置（例えば、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ）に埋め込むこともできる。コンピュータプログラムインストラクション及びデータを記憶するのに適した装置は、あらゆる形態の不揮発性メモリ、媒体及びメモリ装置を含み、一例として、半導体メモリ装置、例えば、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリ装置；磁気ディスク、例えば、内部ハードディスク又は取り外し可能なディスク；磁気光学ディスク；並びにＣＤ ＲＯＭ及びＤＶＤ−ＲＯＭディスクを含む。プロセッサ及びメモリは、特殊目的のロジック回路により補足することができ、又はそれに合体することができる。

同様に、動作が特定順序で図面に示されたが、望ましい結果を得るために、そのような動作が、図示された特定順序で又は逐次に遂行され、或いは図示された全ての動作が遂行される必要があると理解してはならない。ある環境では、マルチタスク及び並列処理が好都合である。更に、上述した実施形態における種々のシステムコンポーネントの分離は、全ての実施形態においてそのような分離が必要であると理解してはならず、又、ここに述べるプログラムコンポーネント及びシステムは、一般的に、単一のソフトウェア製品に一緒に一体化することもできるし、又、複数のソフトウェア製品にパッケージできることも理解されたい。

従って、本発明の要旨の特定の実施形態を説明した。特許請求の範囲内で他の実施形態も考えられる。更に、可変インピーダンス制御を行う他のメカニズムが使用されてもよい。あるケースでは、請求項に記載された動作は、異なる順序で遂行しても、望ましい結果を達成できる。加えて、添付図面に示されたプロセスは、望ましい結果を達成するのに、必ずしも、図示された特定の順序又は逐次の順序を必要としない。ある具現化では、マルチタスク及び並列処理が好都合である。

１００：システム
１０２：ホストコントローラ
１０４：ＮＶＭパッケージ
１０６：ホスト通信チャンネル
１０８：ホストインターフェイス
１１０：メモリコントローラ
１１２：揮発性メモリ
１１４：不揮発性メモリ（ＮＶＭ）
１１６：インストラクション
１１８：共有内部バス
１２０ａ−ｎ：メモリダイ
１２２ａ−ｎ：ＮＶＭ
１２４ａ−ｎ：スイッチ
１２６ａ−ｎ：インピーダンス端子
１３０：電源インターフェイス
１３２：静電気放電（ＥＳＤ）回路
２００：システム
２０２：メモリコントローラ
２０４：内部バス
２０６ａ−ｄ：スイッチ
２０８ａ−ｄ：インピーダンス端子
２１０ａ−ｄ：メモリダイ
２１２ａ−ｄ：ＮＶＭ
２１４：アドレスデコーダ
３００：システム
３０２：メモリ装置
３０４：ホストコントローラ
３０６：不揮発性メモリ（ＮＶＭ）
３１４：外部装置
３１６：外部装置インターフェイス

Claims (20)

1. 不揮発性メモリを各々含む複数のメモリダイと、
   共有バスと、
   コントローラと、
   前記コントローラと少なくとも１つの前記メモリダイとの間の複数のスイッチと、
   を備え、各スイッチは、前記共有バスにより前記コントローラへ接続され、そして
   前記コントローラを１つ以上の前記メモリダイに通信接続するための１つ以上の前記メモリダイへの第１接続と、
   前記コントローラを１つ以上のインピーダンス端子に接続するための１つ以上のインピーダンス端子への第２接続と、
   の間を切り換えるように構成されたメモリ装置。
2. 前記コントローラは、前記コントローラに関連したソースインピーダンスが、前記スイッチにより前記コントローラに接続される前記メモリダイ及びインピーダンス端子の負荷インピーダンスに実質的にマッチングされるように、前記スイッチを制御するよう構成される、請求項１に記載のメモリ装置。
3. 前記コントローラは、前記共有バスを経て通信する間に、前記コントローラが前記メモリダイの特定の１つ及び前記インピーダンス端子の１つ以上に接続されるように、前記スイッチを制御するよう構成される、請求項２に記載のメモリ装置。
4. 各スイッチは、前記メモリダイの１つ及び前記インピーダンス端子の１つに関連付けられる、請求項３に記載のメモリ装置。
5. 前記共有バスを経て接続された前記メモリダイの特定の１つ及び接続された１つ以上のインピーダンス端子により与えられる負荷は、前記メモリダイの特定の１つにより与えられる負荷と実質的に同じである、請求項３に記載のメモリ装置。
6. 前記コントローラは、異なるメモリダイを前記コントローラへ接続するように前記スイッチが切り換えられる間に前記メモリダイに電力を供給することから電源を一時的に切断するように更に構成される、請求項３に記載のメモリ装置。
7. 各インピーダンス端子は、スタブを含む、請求項１に記載のメモリ装置。
8. 前記コントローラ及び前記メモリダイの外部にあるホスト装置に前記コントローラを通信接続する第２バスと、
   前記コントローラと前記ホスト装置との間で前記第２バスに接続された静電気放電回路と、
   を更に備え、前記静電気放電回路は、少なくとも、１つ以上のメモリダイへの第１接続と１つ以上のインピーダンス端子への第２接続との間で１つ以上のスイッチを切り換える間に前記ホスト装置からの静電気放電を制限するように構成された、請求項１に記載のメモリ装置。
9. メモリコントローラ及び複数のメモリダイをインピーダンスマッチングするための方法において、
   複数のメモリダイのうちの第１のメモリダイにアクセスするためのインストラクションをメモリコントローラにおいて受け取る段階であって、複数のメモリダイの各々をメモリコントローラに接続するように内部バスを構成する段階と、
   複数のメモリダイのうちの第１のメモリダイのみを、内部バスを経てメモリコントローラへ通信接続するように、複数のメモリダイに関連した複数のスイッチをメモリコントローラにより調整する段階であって、メモリコントローラに関連したソースインピーダンスは、内部バスに接続される負荷インピーダンスと実質的に同じである段階と、
   内部バスを経て前記第１のメモリダイにアクセスする段階と、
   を備えた方法。
10. 前記複数のスイッチを調整することは、前記第１のメモリダイ以外の複数のメモリダイを接続するのではなく前記内部バスを経て前記メモリコントローラへ１つ以上のスタブを接続し、
    前記負荷インピーダンスは、前記第１のメモリダイ及び前記１つ以上のスタブの合成インピーダンスを含む、請求項９に記載の方法。
11. 前記複数のスイッチを調整する前に、前記複数のメモリダイに電力を供給することから電源を切断する段階と、
    前記複数のスイッチを調整した後に、前記複数のメモリダイに電力を供給するよう電源を再接続する段階と、
    を更に備えた請求項９に記載の方法。
12. 前記複数のスイッチを調整する間に外部インターフェイスにおけるホストからの静電気放電を制限する段階を更に備えた、請求項９に記載の方法。
13. コントローラ及び複数のメモリダイをインピーダンスマッチングするためのシステムにおいて、
    複数のメモリダイと、
    共有バスと、
    コントローラと、
    前記コントローラと少なくとも１つのメモリダイとの間の複数のスイッチと、
    前記コントローラにより実行されたときに、前記コントローラが、複数のスイッチの１つを使用して複数のメモリダイの１つのみへの第１接続を確立すると共に、複数のメモリダイが一度に１つだけ前記共有バスを経て前記コントローラへ通信接続されるように複数のスイッチの他のものを使用して第２接続を確立するように、複数のスイッチを調整するようにさせるインストラクションを記憶する不揮発性メモリと、
    を備えたシステム。
14. 前記記憶されたインストラクションに基づいて前記スイッチを調整することは、前記コントローラに関連したソースインピーダンスを、前記複数のメモリの接続された１つ及び１つ以上のスタブへのアクチベートされた第２接続に関連した負荷インピーダンスと実質的にマッチングさせる、請求項１３に記載のシステム。
15. 前記複数のメモリダイに電力を供給するように構成された電源を更に備え、
    前記記憶されたインストラクションの実行は、更に、前記コントローラが、前記複数のスイッチを調整するときに前記複数のメモリダイから前記電源を切断するようにさせる、請求項１３に記載のシステム。
16. 前記コントローラは、前記共有バスを経て通信する間に、前記コントローラが前記メモリダイの特定の１つ及び前記インピーダンス端子の１つ以上に接続されるように、前記スイッチを制御するよう構成される、請求項１３に記載のシステム。
17. ホスト装置への外部インターフェイスを更に備え、この外部インターフェイスは、少なくとも前記スイッチの調整中に前記ホスト装置からの静電気放電を制限するように構成された静電気放電回路を備えた、請求項１３に記載のシステム。
18. 前記静電気放電回路は、前記ホスト装置から前記外部インターフェイスを経て送られる電圧レベルに基づいて静電気放電制限をアクチベートするように構成された空乏モードトランジスタを備えた、請求項１７に記載のシステム。
19. メモリコントローラ及び複数のメモリダイをインピーダンスマッチングするためのシステムにおいて、
    複数のメモリダイのうちの第１のメモリダイにアクセスするためのインストラクションをメモリコントローラにおいて受け取る手段であって、複数のメモリダイの各々をメモリコントローラに接続するように内部バスが構成された手段と、
    複数のメモリダイのうちの第１のメモリダイのみを、内部バスを経てメモリコントローラへ通信接続するように、複数のメモリダイに関連した複数のスイッチをメモリコントローラにより調整する手段であって、メモリコントローラに関連したソースインピーダンスが、内部バスに接続される負荷インピーダンスと実質的に同じであるような手段と、
    内部バスを経て前記第１のメモリダイにアクセスする手段と、
    を備えたシステム。
20. 前記複数のスイッチを調整する間に外部インターフェイスにおけるホストからの静電気放電を制限する手段を更に備えた、請求項１９に記載のシステム。

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