JPH05341892A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05341892A JPH05341892A JP14466592A JP14466592A JPH05341892A JP H05341892 A JPH05341892 A JP H05341892A JP 14466592 A JP14466592 A JP 14466592A JP 14466592 A JP14466592 A JP 14466592A JP H05341892 A JPH05341892 A JP H05341892A
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- JP
- Japan
- Prior art keywords
- card
- load
- signal line
- bus
- dummy load
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】すべてのシステム構成に対して、同一の終端抵
抗によるインピーダンス整合を行う情報処理装置の提
供。 【構成】バス負荷となるカード１５をシステムバスに実
装する際、空きスロットにも他のカードと同等の負荷容
量をもつダミーの負荷１６を実装すると、バス信号線の
単位長さ当たりの負荷容量は一定となって、信号線の特
性インピーダンスも一定かつ一様になり、いかなるカー
ド実装状況においても同一の終端抵抗１４によってイン
ピーダンス整合をとる。
抗によるインピーダンス整合を行う情報処理装置の提
供。 【構成】バス負荷となるカード１５をシステムバスに実
装する際、空きスロットにも他のカードと同等の負荷容
量をもつダミーの負荷１６を実装すると、バス信号線の
単位長さ当たりの負荷容量は一定となって、信号線の特
性インピーダンスも一定かつ一様になり、いかなるカー
ド実装状況においても同一の終端抵抗１４によってイン
ピーダンス整合をとる。
Description
【０００１】
【産業上の利用分野】本発明は、複数のカードが実装さ
れる計算機のシステムバスにおいて、高速な信号を誤り
なく伝送する情報処理装置に関する。
れる計算機のシステムバスにおいて、高速な信号を誤り
なく伝送する情報処理装置に関する。
【０００２】
【従来の技術】図４は従来技術によるシステムバスの構
成図で、信号ドライバ１０、システムバス信号線１１、
バス負荷カード１５が接続されるカード実装スロット１
２、終端抵抗１３から構成されている。図４（ａ）はカ
ード未実装の状態を示す図である。スロット１２にはど
のスロットにもカードが実装されておらず、この状態に
おける信号線の特性インピーダンスをＺ0aとすると、信
号線の終端にＺ0aに等しいインピーダンスを持つ終端抵
抗１３を接続することにより、インピーダンス整合をと
ることができ、ドライバ１０によって駆動された信号
は、反射することなくシステムバス信号線１１を伝送さ
れる。
成図で、信号ドライバ１０、システムバス信号線１１、
バス負荷カード１５が接続されるカード実装スロット１
２、終端抵抗１３から構成されている。図４（ａ）はカ
ード未実装の状態を示す図である。スロット１２にはど
のスロットにもカードが実装されておらず、この状態に
おける信号線の特性インピーダンスをＺ0aとすると、信
号線の終端にＺ0aに等しいインピーダンスを持つ終端抵
抗１３を接続することにより、インピーダンス整合をと
ることができ、ドライバ１０によって駆動された信号
は、反射することなくシステムバス信号線１１を伝送さ
れる。
【０００３】しかしながら、通常は様々なカードの組み
合わせによってシステムが構成されており、必ずしも特
性インピーダンスがＺ0aになるとは限らない。例えば、
図４（ｂ）はスロット１２すべてにカードが実装されて
いる従来例を示す図である。図４（ｂ）の如くバス負荷
となるカード１５をスロット１２のすべてに実装してシ
ステムを構成する場合、負荷容量とみなせるバス負荷が
信号線１１に接続されたため、単位長さ当たりのインダ
クタンスと容量の比で決定される信号線の特性インピー
ダンスはＺ0bに変化する。
合わせによってシステムが構成されており、必ずしも特
性インピーダンスがＺ0aになるとは限らない。例えば、
図４（ｂ）はスロット１２すべてにカードが実装されて
いる従来例を示す図である。図４（ｂ）の如くバス負荷
となるカード１５をスロット１２のすべてに実装してシ
ステムを構成する場合、負荷容量とみなせるバス負荷が
信号線１１に接続されたため、単位長さ当たりのインダ
クタンスと容量の比で決定される信号線の特性インピー
ダンスはＺ0bに変化する。
【０００４】また、図４（ｃ）はカードが広い間隔（１
スロットおき）で実装された従来例を示す図、図４
（ｄ）はカードの実装に疎密がある従来例を示す図であ
る。図４（ｃ）の場合には、実装間隔が図４（ｂ）の状
態より広いので単位長さ当たりの負荷容量の増加は小さ
く、信号線の特製インピーダンスはＺ0cに変化する（但
しＺ0b＜Ｚ0c＜Ｚ0aである）。図４（ｄ）の如く、シス
テムバス信号線１１上にカード１５が密な部分１７と疎
な部分１８に偏って実装された場合、信号線の特性イン
ピーダンスは密な部分１７ではＺ0bであり、疎な部分１
８ではＺ0cとなって、信号線１１中の点１９に特性イン
ピーダンスの変化点が発生する。
スロットおき）で実装された従来例を示す図、図４
（ｄ）はカードの実装に疎密がある従来例を示す図であ
る。図４（ｃ）の場合には、実装間隔が図４（ｂ）の状
態より広いので単位長さ当たりの負荷容量の増加は小さ
く、信号線の特製インピーダンスはＺ0cに変化する（但
しＺ0b＜Ｚ0c＜Ｚ0aである）。図４（ｄ）の如く、シス
テムバス信号線１１上にカード１５が密な部分１７と疎
な部分１８に偏って実装された場合、信号線の特性イン
ピーダンスは密な部分１７ではＺ0bであり、疎な部分１
８ではＺ0cとなって、信号線１１中の点１９に特性イン
ピーダンスの変化点が発生する。
【０００５】
【発明が解決しようとする課題】従来の技術では、図４
（ｂ），４（ｃ）の如く、バス負荷となるカードの実装
状態が異なるシステムでは信号線の特性インピーダンス
も異なるため、異なるシステムすべてに対して、同一の
終端方法でインピーダンスの整合を行うことは不可能で
あり、また図４（ｄ）においては、カードの実装間隔が
一様でないので信号線中に特性インピーダンスの変化点
が生じていた。
（ｂ），４（ｃ）の如く、バス負荷となるカードの実装
状態が異なるシステムでは信号線の特性インピーダンス
も異なるため、異なるシステムすべてに対して、同一の
終端方法でインピーダンスの整合を行うことは不可能で
あり、また図４（ｄ）においては、カードの実装間隔が
一様でないので信号線中に特性インピーダンスの変化点
が生じていた。
【０００６】信号線の線路端または線路中にインピーダ
ンス不整合の箇所があると、ドライバによって駆動され
た信号がそこで反射を起こし受信側に歪んだ波形となっ
て現れ、高速な動作が要求されると誤動作の可能性が高
くなる。したがって、システムの高速動作を実現させる
には、インピーダンスの不整合箇所をなくす必要があ
る。
ンス不整合の箇所があると、ドライバによって駆動され
た信号がそこで反射を起こし受信側に歪んだ波形となっ
て現れ、高速な動作が要求されると誤動作の可能性が高
くなる。したがって、システムの高速動作を実現させる
には、インピーダンスの不整合箇所をなくす必要があ
る。
【０００７】本発明は、上記従来技術の問題点に鑑みて
なされたものであって、カードの実装状態が異なり信号
線の特性インピーダンスの異なるシステムに対し、同一
の終端方法によってインピーダンスの不整合を排除する
情報処理装置の提供を目的とする。
なされたものであって、カードの実装状態が異なり信号
線の特性インピーダンスの異なるシステムに対し、同一
の終端方法によってインピーダンスの不整合を排除する
情報処理装置の提供を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、バス負荷となるカードをシステムバ
スに実装する際、空きスロットにも他のカードと同等の
負荷容量をもつダミーの負荷を接続することを特徴とす
る。第２の発明は、第１の発明のダミー負荷において、
スイッチを介してスロットに接続されていることを特徴
とする。
に、第１の発明は、バス負荷となるカードをシステムバ
スに実装する際、空きスロットにも他のカードと同等の
負荷容量をもつダミーの負荷を接続することを特徴とす
る。第２の発明は、第１の発明のダミー負荷において、
スイッチを介してスロットに接続されていることを特徴
とする。
【０００９】第３の発明は、第１の発明のダミー負荷に
おいて、バス負荷となるカードからカード内部回路を除
いたダミー負荷カードを実装することを特徴とする。
おいて、バス負荷となるカードからカード内部回路を除
いたダミー負荷カードを実装することを特徴とする。
【００１０】
【作用】第１の発明においては、接続されたカードの負
荷とダミーの負荷との組み合わせにより、いかなるカー
ド実装状態においても、バス信号線に付加される単位長
さ当たりの負荷容量は、全てのスロットにカードが実装
された場合と同様で、信号線の特性インピーダンスはシ
ステム構成によらず一定で、線路上のいたるところで一
様となる。
荷とダミーの負荷との組み合わせにより、いかなるカー
ド実装状態においても、バス信号線に付加される単位長
さ当たりの負荷容量は、全てのスロットにカードが実装
された場合と同様で、信号線の特性インピーダンスはシ
ステム構成によらず一定で、線路上のいたるところで一
様となる。
【００１１】第２の発明においては、カードの実装に連
動してスイッチが開くことにより、常に、スロットすべ
てに負荷が接続されていることになる。第３の発明にお
いては、空きスロットにダミーの負荷カードを実装する
ことにより、スロットすべてに負荷が接続されているこ
とになる。
動してスイッチが開くことにより、常に、スロットすべ
てに負荷が接続されていることになる。第３の発明にお
いては、空きスロットにダミーの負荷カードを実装する
ことにより、スロットすべてに負荷が接続されているこ
とになる。
【００１２】
【実施例】以下に図を参照して本発明を詳細に説明す
る。図１は本発明による情報処理装置の構成図である。
図１（ａ）はスロット１２すべてにカードが実装された
実施例を示す図である。この場合の信号線の特性インピ
ーダンスはＺ0bであり、これに等しいインピーダンスＺ
0bを持つ終端抵抗１４でインピーダンス整合をとってい
る。この他の構成要素は図４（ｂ）と同一である。
る。図１は本発明による情報処理装置の構成図である。
図１（ａ）はスロット１２すべてにカードが実装された
実施例を示す図である。この場合の信号線の特性インピ
ーダンスはＺ0bであり、これに等しいインピーダンスＺ
0bを持つ終端抵抗１４でインピーダンス整合をとってい
る。この他の構成要素は図４（ｂ）と同一である。
【００１３】図１（ｂ）はカードが広い間隔（１スロッ
トおき）で実装された本発明の実施例を示す図、また図
１（ｃ）はカードが偏って実装された本発明の実施例を
示す図である。図１（ｂ）は図４（ｃ）と、図１（ｃ）
は図４（ｄ）と同じシステム構成であるが、終端抵抗１
３がインピーダンスＺ0bを持つ終端抵抗１４に置き換え
られ、空きスロットにはダミー負荷１６が接続されてい
る点が相違している。
トおき）で実装された本発明の実施例を示す図、また図
１（ｃ）はカードが偏って実装された本発明の実施例を
示す図である。図１（ｂ）は図４（ｃ）と、図１（ｃ）
は図４（ｄ）と同じシステム構成であるが、終端抵抗１
３がインピーダンスＺ0bを持つ終端抵抗１４に置き換え
られ、空きスロットにはダミー負荷１６が接続されてい
る点が相違している。
【００１４】図１（ｂ）の如くカード１５が１スロット
おきに実装された場合、空きスロットにはカード１５と
同等のインピーダンスを持つダミー負荷１６が接続され
ており、信号線の特性インピーダンスはＺ0bのまま変わ
らないため、図１（ａ）の場合と同じ終端抵抗１４によ
ってインピーダンス整合をとっている。図１（ｃ）の如
くカードが偏って実装された場合でも、空きスロットに
ダミー負荷１６が接続されていることにより信号線の特
性インピーダンスはＺ0bに保たれ、ここでも前記終端抵
抗１４によってインピーダンス整合をとっている。
おきに実装された場合、空きスロットにはカード１５と
同等のインピーダンスを持つダミー負荷１６が接続され
ており、信号線の特性インピーダンスはＺ0bのまま変わ
らないため、図１（ａ）の場合と同じ終端抵抗１４によ
ってインピーダンス整合をとっている。図１（ｃ）の如
くカードが偏って実装された場合でも、空きスロットに
ダミー負荷１６が接続されていることにより信号線の特
性インピーダンスはＺ0bに保たれ、ここでも前記終端抵
抗１４によってインピーダンス整合をとっている。
【００１５】図２はダミー負荷を接続するための第１実
施例の構成図である。システムバス信号線２０、ダミー
負荷２１、スイッチ２２、カード実装スロット２３から
構成され、ダミー負荷２１はスイッチ２２を介してスロ
ット２３に接続されている。図２（ａ）に示すように、
スロット２３にカード２４が実装されていないときスイ
ッチ２２は閉じており、信号線２０にはダミー負荷２１
が接続されている。図２（ｂ）に示すように、スロット
２３にカード２４が実装されるとスイッチ２２がこれに
連動して開き、ダミー負荷２１はカード２４の実装と同
時に信号線２０から切り離される。ダミー負荷２１の負
荷容量を通常のカードと同等にすると、１スロットあた
りの負荷容量は常に一定値をとる。通常スロット２３は
システムバスのマザーボード上に等間隔に配置されるの
で、バス信号線２０の単位長さ当たりの負荷容量は一定
となる。
施例の構成図である。システムバス信号線２０、ダミー
負荷２１、スイッチ２２、カード実装スロット２３から
構成され、ダミー負荷２１はスイッチ２２を介してスロ
ット２３に接続されている。図２（ａ）に示すように、
スロット２３にカード２４が実装されていないときスイ
ッチ２２は閉じており、信号線２０にはダミー負荷２１
が接続されている。図２（ｂ）に示すように、スロット
２３にカード２４が実装されるとスイッチ２２がこれに
連動して開き、ダミー負荷２１はカード２４の実装と同
時に信号線２０から切り離される。ダミー負荷２１の負
荷容量を通常のカードと同等にすると、１スロットあた
りの負荷容量は常に一定値をとる。通常スロット２３は
システムバスのマザーボード上に等間隔に配置されるの
で、バス信号線２０の単位長さ当たりの負荷容量は一定
となる。
【００１６】図３はダミー負荷を接続するための第２実
施例の構成図である。図３（ａ）においてバス負荷とな
る通常のカード２７はカード側コネクタ２９、全カード
共通のバスインタフェース素子３０、カード内部回路３
１から構成されていて、マザーボード側コネクタ２６を
介してマザーボード基板２５と接続されている。図３
（ｂ）において、ダミー負荷カード２８はカード２７か
らカード内部回路３１を除いた構成となっていて、ダミ
ー負荷カード２８も実装の際にはマザーボード側コネク
タ２６を介してマザーボード基板２５と接続される。ダ
ミー負荷カード２８内のバスインタフェース素子３０
は、システムバスに対して負荷となる以外の影響を与え
ないように、システムバス側の出力は常にオフとなって
いる。
施例の構成図である。図３（ａ）においてバス負荷とな
る通常のカード２７はカード側コネクタ２９、全カード
共通のバスインタフェース素子３０、カード内部回路３
１から構成されていて、マザーボード側コネクタ２６を
介してマザーボード基板２５と接続されている。図３
（ｂ）において、ダミー負荷カード２８はカード２７か
らカード内部回路３１を除いた構成となっていて、ダミ
ー負荷カード２８も実装の際にはマザーボード側コネク
タ２６を介してマザーボード基板２５と接続される。ダ
ミー負荷カード２８内のバスインタフェース素子３０
は、システムバスに対して負荷となる以外の影響を与え
ないように、システムバス側の出力は常にオフとなって
いる。
【００１７】このダミー負荷カード２８を空きスロット
に実装することにより、すべてのスロットに同一のバス
インタフェイス素子による等しい負荷が接続されたこと
になる。
に実装することにより、すべてのスロットに同一のバス
インタフェイス素子による等しい負荷が接続されたこと
になる。
【００１８】
【発明の効果】以上述べたように第１の発明によれば、
システムバスの空きスロットにダミーの負荷を接続する
ことにより、バス信号線の単位長さ当たりの負荷容量が
一定となるため、バス信号線の特性インピーダンスは様
々なカード構成においても一定となり、また線路中どの
点においても一様となる。従って、すべてのシステム構
成に対して同一の信号線終端抵抗でインピーダンス整合
をとることができ、信号線途中におけるインピーダンス
不整合が解消される。さらに、インピーダンス不整合が
なくなったことにより伝送波形の反射がなくなるので、
信号受信側における波形の歪みがなくなり信号をより正
確により高速に伝送することができる。
システムバスの空きスロットにダミーの負荷を接続する
ことにより、バス信号線の単位長さ当たりの負荷容量が
一定となるため、バス信号線の特性インピーダンスは様
々なカード構成においても一定となり、また線路中どの
点においても一様となる。従って、すべてのシステム構
成に対して同一の信号線終端抵抗でインピーダンス整合
をとることができ、信号線途中におけるインピーダンス
不整合が解消される。さらに、インピーダンス不整合が
なくなったことにより伝送波形の反射がなくなるので、
信号受信側における波形の歪みがなくなり信号をより正
確により高速に伝送することができる。
【００１９】第２の発明によれば、第１の発明によるダ
ミー負荷がスイッチを介してバス信号線に接続されてい
るため、ダミー負荷の接続し忘れがなくなる。第３の発
明によれば、第１の発明によるダミー負荷をダミー負荷
カードとして実装することによってバス信号線に接続す
るので、カード実装スロットの改造をせずにインピーダ
ンス整合をとることができる。
ミー負荷がスイッチを介してバス信号線に接続されてい
るため、ダミー負荷の接続し忘れがなくなる。第３の発
明によれば、第１の発明によるダミー負荷をダミー負荷
カードとして実装することによってバス信号線に接続す
るので、カード実装スロットの改造をせずにインピーダ
ンス整合をとることができる。
【図１】本発明による情報処理装置の構成図
【図２】ダミー負荷接続の第１実施例を示す構成図
【図３】ダミー負荷接続の第２実施例を示す構成図
【図４】従来技術による情報処理装置の構成図
１０ 信号ドライバ １１ システムバス信号線 １２ カード実装スロット １３ 終端抵抗 １４ 終端抵抗 １５ 通常のバス負荷カード １６ ダミー負荷 １７ カードの実装間隔が密な部分 １８ カードの実装間隔が疎な部分 １９ 特性インピーダンスの変化点 ２０ システムバス信号線 ２１ ダミー負荷 ２２ スイッチ ２３ カード実装スロット ２４ 通常のバス負荷カード ２５ マザーボード基板 ２６ マザーボード側コネクタ ２７ 通常のバス負荷カード ２８ ダミー負荷カード ２９ カード側コネクタ ３０ バスインタフェイス素子 ３１ カード内部回路
Claims (3)
- 【請求項１】システムバスのマザーボード上に設けられ
た複数のスロットにカードを実装することによりシステ
ムを構成する情報処理装置において、 前記システムバスの終端に設けられた終端抵抗と、 前記スロットの中で前記カードが未実装のスロットに接
続され、前記終端抵抗とインピーダンス整合をとるダミ
ー負荷と、 を備えたことを特徴とする情報処理装置。 - 【請求項２】請求項１に記載の情報処理装置において、
前記ダミー負荷は各スロット毎に、通常は閉じられてお
り、前記カードの実装により開かれるスイッチを介して
システムバスに接続されていることを特徴とする情報処
理装置。 - 【請求項３】請求項１に記載の情報処理装置において、
前記ダミー負荷は、前記カードからカード内部回路を除
いたダミー負荷カードとして構成されることを特徴とす
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14466592A JPH05341892A (ja) | 1992-06-05 | 1992-06-05 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14466592A JPH05341892A (ja) | 1992-06-05 | 1992-06-05 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05341892A true JPH05341892A (ja) | 1993-12-24 |
Family
ID=15367384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14466592A Pending JPH05341892A (ja) | 1992-06-05 | 1992-06-05 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05341892A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006318242A (ja) * | 2005-05-13 | 2006-11-24 | Kyocera Mita Corp | 負荷制御装置 |
| JP2012174281A (ja) * | 2011-02-22 | 2012-09-10 | Apple Inc | メモリ装置のための可変インピーダンス制御 |
-
1992
- 1992-06-05 JP JP14466592A patent/JPH05341892A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006318242A (ja) * | 2005-05-13 | 2006-11-24 | Kyocera Mita Corp | 負荷制御装置 |
| JP2012174281A (ja) * | 2011-02-22 | 2012-09-10 | Apple Inc | メモリ装置のための可変インピーダンス制御 |
| US8681546B2 (en) | 2011-02-22 | 2014-03-25 | Apple Inc. | Variable impedance control for memory devices |
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