JP2012175090A - ショットキーバリア型半導体装置 - Google Patents

Abstract

【課題】低電流から大電流に渡り低順方向電流電圧特性を得るショットキーバリア型半導体装置を提供する。
【解決手段】プレーナ構造とＪＢＳ構造を１チップ内で並列接続することで、低電流領域での順方向電圧特性にはＪＢＳ構造、大電流域ではバリアハイトが０．７０ｅＶより高いショットキーメタルから構成されたガードリング構造（プレーナ構造）が作用する。
【選択図】図１

Description

本発明は、ショットキーバリア型半導体装置に係り、特に順方向電圧特性の改善に関するものである。

仕事関数の異なる半導体と金属との接触により形成されるショットキー接合は、その障壁により整流作用を有する。このショットキー接合を用いたショットキーバリア型半導体装置は、高速応答特性に優れていることからスイッチング電源として広く用いられている。

従来のショットキーバリア型半導体装置の断面構造図を図９に示す。このショットキーバリア型半導体装置は、ｎ⁺型半導体基板１０１にｎ^-型半導体層１０２を積層し、このｎ^-型半導体層１０２の表面に、この層とショットキー接合を形成する金属層１０４を設けたものである。そしてこの金属層１０４を覆うように、アノード電極１０５が形成されている。さらに、このアノード電極１０５に対してｎ⁺型半導体基板１０１の背面側にはカソード電極１０６が設けられている。また、ｎ^-型半導体層１０２の外周部には耐圧を確保するためにｐ⁺型不純物を拡散して形成したガードリング１０７が設けられ、その一部が金属層１０４と接する。

ショットキー接合は仕事関数の異なる半導体（基板）と金属（層）との接触により形成される。この仕事関数の差が、ショットキー接合におけるショットキー障壁の高さとなる。（このショットキー障壁の高さをφＢｎとする。）
ショットキーバリアダイオードの金属層側に正の電圧を印加すると電流が流れる。このときの電圧が順方向電圧ＶＦである。一方その逆方向、すなわちｎ型シリコン側に正、金属層１０４側に負の電圧を印加すると電流が流れない。ショットキーバリアダイオードでは、ショットキー障壁の高さ（バリアハイトφＢｎ）が大きくなると、順方向電圧ＶＦが高くなり、逆方向電圧印加時のリーク電流ＩＲは低くなる。すなわち順方向電圧ＶＦとリーク電流ＩＲはトレードオフの関係にある。

そこで特許文献１のショットキーバリアダイオードでは、図９に示すようにｎ^-型半導体層１０２に複数のピラー状のｐ型半導体領域１０３が設けられている。つまり、ｎ^-型半導体層１０２の表面から所定深さまでピラー状に複数のｐ型半導体領域１０３を設け、逆方向電圧印加時にｐｎ接合により空乏層を広げる。これによりショットキー接合領域でリーク電流が発生してもカソード側への漏れを抑制することができる。
この構造では、ピラー状に形成した複数のｐ型半導体領域１０３とｎ^-型半導体層１０２との間に形成されるｐｎ接合により、逆方向電圧（ＶＲ）印加時に空乏層を広げることで、ショットキー接合付近で発生したリーク電流ＩＲのカソード側への流れを抑制することができる。

特開２００５−２４３７１６号公報

以上のように、ショットキーバリアダイオードにおいては、ショットキー障壁の高さφＢｎが高ければ順方向電圧ＶＦは高くなり、リーク電流ＩＲは下がるというトレードオフの関係にある。
また、φＢｎが同じ場合には、ショットキー接合面積によって順方向電圧ＶＦ、リーク電流ＩＲの値が変動する。

図９のようなｎ⁺型半導体基板１０１に達するｎ^-型半導体層１０２に複数のピラー状のｐ型半導体領域（ジャンクションバリア）１０３を設けることにより、順方向電圧ＶＲ印加時にｐ型半導体領域１０３から空乏層が基板の水平方向に広がるようにした構造の場合についても同様である。

この構造ではｐ型半導体領域１０３の内部へも空乏層が広がり、ｎ^-型半導体層１０２はほぼ空乏化した領域となる。空乏層はｐ型半導体領域１０３の深さ方向（基盤垂直方向）に沿ってほぼ均一に広がり、それぞれが繋がることで電界強度を一定に保つことが出来る。それによってショットキー接合界面にかかる電界を緩和し、リーク電流ＩＲを抑制することができ、耐圧も確保できる。反面、ショットキー接合面積が低下するため、順方向電流（ＩＦ）の電流量に限界がある。

このように、従来からショットキーバリア半導体装置においては、低順方向電圧、低リーク電流、かつ高耐圧の特性が要求されている。
従来の構成では、図１０に示す通り、低電流領域では、順方向電圧を低くするという効果を奏するが、大電流領域では順方向電圧ＶＦが高くなる。つまり、一定電流以上では順方向電圧ＶＦが急激に高くなり、大電流領域では順方向電圧を低減することが困難であった。よって、順方向電流ＩＦの最大値において一定の制限があった。

本発明は、前記実情に鑑みてなされたもので、低電流から大電流にいたるまで順方向電圧の低い特性を維持することのできるショットキーバリア型半導体装置を提供することを目的とする。

そこで本発明のショットキーバリア型半導体装置は、第１導電型の半導体基板と、前記第１導電型の半導体基板の表面に並列的に配設された第１導電型を有する第１及び第２の半導体層と、前記第１及び第２の半導体層にショットキー接合するようにそれぞれ形成された第１及び第２の金属層と、前記第１及び第２の金属層上に形成されるアノード電極と、前記半導体基板の背面に設けられたカソード電極とを具備し、前記第１の半導体層は、前記第１の半導体層の表面から前記第１の半導体層内の所定の深さに設けられ、第２導電型を有する、ジャンクションバリアとしての複数の第１の半導体領域を具備し、前記第１の金属層と、前記アノード電極と前記カソード電極とによって、ジャンクションバリア構造のショットキーダイオードを構成するとともに、前記第２の半導体層は、前記第２の半導体層と、前記第２の金属層と、前記アノード電極と前記カソード電極とによって、プレーナ型ショットキーダイオードを構成する。

また本発明は、上記ショットキーバリア型半導体装置であって、前記第２の半導体層は、前記半導体層の表面で前記第１の半導体領域を囲むように環状に形成された第２導電型を有する半導体領域からなるガードリングを含む。

また本発明は、上記ショットキーバリア型半導体装置であって、前記第１の金属層と前記第２の金属層とは異なる材料で構成されたものを含む。

また本発明は、上記ショットキーバリア型半導体装置であって、前記第１の半導体層は前記第２の半導体層よりも不純物濃度が高いものを含む。

また本発明は、上記ショットキーバリア型半導体装置であって、前記ジャンクションバリア構造のショットキーダイオードは、埋め込みバリア型のジャンクションバリアを有し、前記第１の半導体層は、表面側で濃度が高い２層構造であり、その２層構造の界面の中心に、埋め込みバリアとしての前記第１の半導体領域の中心がくるように形成されたことを特徴とする。

本発明のショットキーバリア型半導体装置によれば、プレーナ構造のショットキーバリアダイオードとＪＢＳ構造のショットキーバリアダイオードとを１チップ内で並設している。このため、低電流領域での順方向電圧特性にはＪＢＳ構造のショットキーバリアダイオード、大電流域の順方向電圧特性にはプレーナ構造のショットキーバリアダイオードが大きく作用する。その結果、順電流について低電流から大電流に至る迄、順方向電圧を低くすることが可能なショットキーバリア型半導体装置を得るものである。

本発明の実施の形態１のショットキーバリア型半導体装置の断面図 本発明の実施の形態１のショットキーバリア型半導体装置のＶＦ−ＩＦ特性図 本発明の実施の形態１のショットキーバリア型半導体装置のＶＲ−ＩＲ特性図 バリアハイト（φＢ）の違いによる特性比較図（ＩＦが１Ａのとき） バリアハイト（φＢ）の違いによる特性比較図（ＩＦが５Ａのとき） バリアハイト（φＢ）の違いによる特性比較図（ＩＦが１０Ａのとき） 本発明の実施の形態１のショットキーバリア型半導体装置の製造工程図 本発明の実施の形態２のショットキーバリア型半導体装置の断面図 従来のショットキーバリア型半導体装置の構造図 従来のショットキーバリア半導体装置における電気的特性図

以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１のショットキーバリア型半導体装置の構造断面図である。
一つの半導体チップの中にＪＢＳ構造のショットキーバリアダイオードＤ_ＪＢとガードリング構造（プレーナ構造）のショットキーバリアダイオードＤ_Ｐの２つの異なるショットキーバリア構造が同一基板内に形成され、共通電極によって電気的に並列接続されているものである。

本実施の形態のショットキーバリア型半導体装置は、第１導電型の半導体基板としてのｎ⁺型シリコン基板１上に第１導電型の第１及び第２の半導体層として異なる濃度のｎ^-型シリコン層２およびｎ^--型シリコン層３を有する。この時、ＪＢＳ構造のショットキーバリアダイオードＤ_ＪＢを構成するｎ^-型シリコン層２の濃度はガードリング構造のショットキーバリアダイオードＤ_Ｐを構成するｎ^--型シリコン層３よりも高濃度である。そして、ｎ^-型シリコン層２およびｎ^--型シリコン層３は共にｎ⁺型シリコン基板１より低濃度である。例えば、ｎ^-型シリコン層２の濃度は５Ｅ１５〜１Ｅ１７ｃｍ^−３、ｎ^--型シリコン層３は１Ｅ１５〜１Ｅ１６ｃｍ^−３、ｎ⁺型シリコン基板１は１Ｅ１９ｃｍ^−３以上である。ｎ^--型シリコン層３がｎ^-型シリコン層２より低濃度であることにより、素子全体としてリーク電流ＩＲを抑制することができる。そしてこのｎ^-型シリコン層２の表面層には複数の第２導電型の第１の半導体領域として、ピラー状のジャンクションバリア４と、このジャンクションバリア４を囲むように環状に形成された第２導電型の半導体層からなるガードリング７が形成されている。さらに、ｎ^-型シリコン層２とジャンクションバリア４、ガードリング７に接するように第１の金属層としての第１のショットキーメタル５（例えばチタン等）が配設されている。一方ｎ^--型シリコン層３の表面層には環状に形成された第２導電型の半導体層からなるガードリング７を有し、第２の金属層としての第２のショットキーメタル６（例えばアルミニウム等）が形成されている。この第２の金属層は第１の金属層よりも高いショットキー障壁φＢｎをもつ。

本実施の形態のショットキーバリア型半導体装置は、第１のショットキーメタル５、第２のショットキーメタル６の上層にはアノード電極９としての金属層を具備している。また、ガードリング７はジャンクションバリア４以上の不純物濃度を有している。そして、第１及び第２のショットキーメタルのバリアハイトφＢｎが異なる。

ｎ⁺型シリコン基板１の表面に形成されたｎ^-シリコン層２及びｎ^--型シリコン層３上に開口部を備えたシリコン酸化膜８が、その開口部からｎ^-型シリコン層２及びｎ^--型シリコン層３の表面が露出するように形成される。露出したｎ^-型シリコン層２表面にはφＢｎが０．７ｅＶ以下の金属からなる第１のショットキーメタル５が形成されている。一方、ｎ^--型シリコン層３の表面にはφＢｎが０．７ｅＶより大きい第２のショットキーメタル６が形成されている。これら第１及び第２のショットキーメタルはいずれも蒸着によって形成され、ショットキー接触状態を構成している。またｎ^-型シリコン層２及びｎ^--型シリコン層３表面にはイオン注入法等によりボロンを注入することによって形成された高濃度ｐ型半導体層であるガードリング７が環状に配置され、アルミニウムからなるアノード電極９が第１及び第２のショットキーメタル５、６を被覆している。

さらに、ｎ⁺型シリコン基板１のｎ^-型シリコン層２及びｎ^--型シリコン層３と相対する側にはオーミック接触された金、銀などからなるカソード電極１０が形成されている。裏面側のｎ⁺型シリコン基板１及び電極としてのアノード電極９およびカソード電極１０は共通とした１個の縦型素子である。

次に、このショットキーバリア型半導体装置の順方向電圧と、リーク電流との関係について説明する。図２は図１におけるＶＦ−ＩＦ特性を模式的に表したものである。本発明の特性カーブは、ＪＢＳ構造のショットキーバリアダイオードＤ_ＪＢとガードリング構造のショットキーバリアダイオードＤ_ＰそれぞれのＶＦ−ＩＦ特性が合成される。その結果、順方向電流ＩＦが低電流の時は、ＪＢＳ構造のショットキーバリアダイオードＤ_ＪＢの方の特性が寄与し、大電流に推移する程、ガードリング構造のショットキーバリアダイオードＤ_Ｐの方にシフトしてくる。

図２に示す様にガードリング構造のショットキーバリアダイオードＤ_Ｐのショットキー接合のバリアハイト（φＢｎ）は０．７ｅＶより高いため、特に順方向電流（ＩＦ）が大電流になる程ショットキー接合はバイポーラ動作する。その結果、順方向電圧（ＶＦ）は低くなるのでＪＢＳ構造のショットキーバリアダイオードＤ_ＪＢの順方向電圧ＶＦ特性と逆転現象が生じ、大電流域でも低い順方向電圧特性を得ることができる。
図３の曲線Ｄは、図１に示したショットキーバリア型半導体装置におけるＶＲ−ＩＲ特性図である。図中Ｄ_ＪＢは、ＪＢＳ構造のショットキーバリアダイオードＤ_ＪＢ、Ｄ_Ｐは、ガードリング構造のショットキーバリアダイオードＤ_Ｐを示す曲線である。
Ｄ_ＪＢとＤ_Ｐのカーブを比較すると、Ｄ_ＰのカーブはＤ_ＪＢのカーブを超える事はなく、ガードリング構造のショットキーバリアダイオードＤ_ＰのＤは、ほぼＪＢＳ構造のショットキーバリアダイオードＤ_ＪＢのカーブと同じカーブを得ることができる。

尚、Ｄ_ＪＢは前述した通りＪＢＳ構造であるため図示してないが、同一バリアハイトを有するガードリング構造のショットキーバリア型半導体装置と比べると、リーク電流ＩＲ値はより低くなっている事は言うまでもない。

図４、乃至６は、ショットキーバリアダイオードのショットキー接合におけるバリアハイトφＢｎの違いによる特性の比較である。図４は、ＩＦが１Ａのときのバリアハイト（φＢ）の違いによる特性比較図、図５は、ＩＦが５Ａのときのバリアハイト（φＢ）の違いによる特性比較図、図６は、ＩＦが１０Ａのときのバリアハイト（φＢ）の違いによる特性比較図である。図４に示すように、低電流、例えばＩＦが１Ａのときのバリアハイト（φＢ）の違いによる特性比較図は、ほぼ直線状となっている。これに対し、図５に示すように、例えばＩＦが５Ａのときのバリアハイト（φＢ）の違いによる特性比較図は、φＢｎが０．７ｅＶより高い領域では、直線にはのらず、ＶＦが減少していく、これはさらにＩＦを大きくしたとき、例えばＩＦが１０Ａのときには図６に示すように、より顕著となる。例えばショットキー接合面積２．３ｍｍ^２、比抵抗１．８Ωｃｍ、エピ厚８．４μｍの場合、順電流５Ａ以上の領域でＶＦが減少していく。従ってバリアハイトφＢｎが０．７ｅＶより大きくなるようにすることによりショットキーバリアダイオードは順電流５Ａ以上の高電流領域で順方向電圧ＶＦを低減することができることがわかる。以上の結果から、φＢｎが０．７ｅＶより高い場合、高電流領域でＶＦが減少していく傾向にあることがわかる。

この構成によれば、順電流ＩＦ値が小電流領域でも大電流領域でも低い順方向電圧ＶＦ値特性が得られると共に、ＪＢＳ構造を有するショットキーバリアダイオードとガードリング構造のショットキーバリアダイオードとが並列に接続されて機能的に独立して作用する。このため、ＪＢＳ構造の低リーク電流化と、高電流領域での順方向電圧ＶＦの低減という特徴を併せ持つショットキーバリア型半導体装置を得る事ができる。

次に本発明の実施の形態のショットキーバリア型半導体装置の製造工程について説明する。
図７（ａ）乃至（ｃ）はこのショットキーバリア型半導体装置の製造工程を示す図である。
まずｎ⁺型シリコン基板１上にエピタキシャル法により低濃度のエピタキシャル層からなるｎ^--型シリコン層３を形成した後、イオン注入および拡散によりより高濃度のエピタキシャル層からなるｎ^-型シリコン層２を形成する。このようにして２つの比抵抗を有するエピタキシャル層であるｎ^-型シリコン層２，ｎ^--型シリコン層３を所定の位置に配置したのちに、この上層にレジストＲを塗布し、フォトリソグラフィによりレジストパターンを形成する。
この後，図７（ｂ）に示すように、このレジストパターンをマスクとしてジャンクションバリア４、ガードリング７を形成する。形成に際しては、Ｐ型のボロン蒸着あるいは注入、必要によりドライブイン拡散をおこなって、ＪＢＳ構造およびガードリング構造のＰ型拡散領域を設ける。この時、２つの比抵抗を有するエピタキシャル層について、低抵抗領域側（ｎ^-型シリコン層２）についてはＪＢＳ構造が、高抵抗領域側（ｎ^--型シリコン層３）についてはガードリング構造が形成される様に配置されているものとする。

この後、図７（ｃ）に示すように、表面に酸化シリコン膜８を形成する。そして、この酸化シリコン膜８をフォトリソグラフィによりパターニングする。これによって開口部を形成し、ジャンクションバリア４、ガードリング７の形成された、ｎ^-型シリコン層２、ｎ^--型シリコン層３にコンタクトするようにショットキーバリアメタルを蒸着法、スパッタリング法あるいはメッキ法により成膜し、所定の位置にショットキー接合を形成する。最後に、アノード電極、及びカソード電極を所定の位置に設け、図１に示すショットキーバリアダイオードが形成される。尚、アノード電極は、ワイヤーボンディングを行う為に必要な金属であってその層の金属のパターン構成や形状は特に問わない。また、適宜パッシベーション膜を形成してもよい。

他の工程については従来例のショットキーバリアダイオードと同様に形成される。

なお、前記実施の形態では、エピタキシャル法により低濃度のエピタキシャル層からなるｎ^--型シリコン層３を形成した後、イオン注入および拡散によりより高濃度のエピタキシャル層からなるｎ^-型シリコン層２を形成したが、この工程に代えて、ｎ⁺型シリコン基板１上にセレクト（選択）エピタキシャル法で２つの比抵抗を有するエピタキシャル層を所定の位置に配置してもよい。この場合は、レジストパターンを形成し、まず、一方のエピタキシャル層を形成し、後にすでに形成したエピタキシャル層をレジストで被覆し、他方のエピタキシャル層を形成する。この場合低濃度のエピタキシャル層を先に形成することで、オートドーピングを抑制することができる。

なお、前記実施の形態では、第１の金属層としてチタン、第２の金属層としてアルミニウムを用いたが、必要とする障壁高さを得られるように、このほか、ニッケル、モリブデン、バナジウム、クロム、タングステン、パラジウム、白金等の各種金属から選択可能であり、また成膜方法についても、真空蒸着やスパッタリングなどの方法が適用可能である。
またガードリングについては必須ではなく、ガードリングを形成しないプレーナ構造のショットキーバリアダイオードにも適用可能である。なお、ジャンクションバリア構造のショットキーバリアダイオードＤ_ＪＢにおいてもガードリングは必須ではない。

以上、本発明の実施例を示したが、本発明の実施の形態は上述した図面及び記述に限定されるものではない。

（その他の製造方法）
Ｎ型シリコン基板表面にエピタキシャル成長によりＮ型半導体層を形成した、Ｎｅｐｉ／Ｎｓｕｂ基板に、酸化・パターニングを行って所定の位置にＮ型の高エネルギ注入および必要によりドライブイン拡散を行ってＮ型半導体層上に所望の不純物濃度（比抵抗）を有するＮ型層を形成してもよい。

（実施の形態２ ）
図８は、本発明の実施の形態２のショットキーバリア型半導体装置の構造断面図である。
本実施の形態では、前記実施の形態１における、ＪＢＳ構造のショットキーバリアダイオードＤ_ＪＢとして、抵抗率の異なる２層のエピタキシャル層２ａ、２ｂ間に埋め込み構造のジャンクションバリア１４を設けたことを特徴とするものである。
この例においても前記実施の形態１と同様、一つの半導体チップの中にＪＢＳ構造のショットキーバリアダイオードＤ_ＪＢとガードリング構造のショットキーバリアダイオードＤ_Ｐの２つの異なるショットキーバリア構造が同一基板内に形成され、共通電極によって電気的に並列接続されている。

この例では、表面側に位置するｎ^-型シリコン層２ｂの濃度は下層側に位置するｎ^--型シリコン層２ａよりも高濃度であり、ｎ^-型シリコン層２ａの濃度はｎ^-型シリコン層３よりも高濃度である。
そしてこのｎ^--型シリコン層２ａとｎ^-型シリコン層２ｂとの界面に中心がくるように、複数の第２導電型の第１の半導体領域として、埋め込み構造のジャンクションバリア１４が形成されている。そしてこの埋め込み構造のジャンクションバリア１４を囲むように環状に形成された第２導電型の半導体層からなるガードリング７が形成されている。この埋め込み構造のジャンクションバリア１４は平面形状としてはメッシュ（ハニカム）矩形（ストライプ）、もしくは環状形状等の形状をなすように形成される。
他の構成については前記実施の形態１と同様に形成されている。

次に、このショットキーバリア型半導体装置の順方向電圧と、リーク電流との関係について説明する。この場合も図２に示した実施の形態１の場合と同様、本発明の半導体装置の特性カーブは、ＪＢＳ構造のショットキーバリアダイオードＤ_ＪＢとガードリング構造のショットキーバリアダイオードＤ_ＰそれぞれのＶＦ−ＩＦ特性が合成される。その結果、順方向電流ＩＦが低電流の時は、ＪＢＳ構造のショットキーバリアダイオードＤ_ＪＢの方の特性が寄与し、大電流に推移する程、ガードリング構造のショットキーバリアダイオードＤ_Ｐの方にシフトしてくる。この構成によっても、前記実施の形態１のショットキーバリア型半導体装置と同様、リーク電流を抑制しつつ、順方向電圧の低減を図ることができる。

以上のように、本実施の形態によれば、ジャンクションバリア構造のショットキーダイオードは、埋め込みバリア型のジャンクションバリアを有し、前記第１の半導体層は、表面側で濃度が高い２層構造であり、その２層構造の界面の中心に、埋め込みバリアとしての前記第１の半導体領域の中心がくるように形成されている。このため、空乏層の形成を容易にし、低電流域ではより、順方向電圧を低下することが可能となる。

なお、前記実施の形態１および２においては、ＪＢＳ構造のショットキーバリアダイオードＤ_ＪＢとガードリング構造のショットキーバリアダイオードＤ_Ｐの境界は特に設けていないが、素子分離領域を形成したり、あるいはこれら２つのショットキーバリアダイオード間に他の素子を挟んで配置してもよい。この場合は、電極配線によって容易に接続可能である。

以上説明してきたように、本発明によれば、低電流から大電流に至るまで、順方向特性の向上をはかることができることから、特に大電流を扱うパワー電源の２次整流用半導体装置として有用である。

１ ｎ⁺型シリコン基板
２ ｎ^-型シリコン層
３ ｎ^--型シリコン層
４ ジャンクションバリア
５ 第１のショットキーメタル（金属層）
６ 第２のショットキーメタル（金属層）
７ ガードリング
８ シリコン酸化膜
９ アノード電極
１０ カソード電極
Ｒ レジスト
１４ ジャンクションバリア
１０１ ｎ⁺型半導体基板
１０２ ｎ^-型半導体層
１０３ ｐ型半導体領域
１０４ 金属層
１０５ アノード電極
１０６ カソード電極
１０７ ガードリング

Claims (5)

1. 第１導電型の半導体基板と、
   前記第１導電型の半導体基板の表面に並列的に配設された第１導電型を有する第１及び第２の半導体層と、
   前記第１及び第２の半導体層にショットキー接合するようにそれぞれ形成された第１及び第２の金属層と、
   前記第１及び第２の金属層上に形成されるアノード電極と、
   前記半導体基板の背面に設けられたカソード電極とを具備し、
   前記第１の半導体層は、前記第１の半導体層の表面から前記第１の半導体層内の所定の深さに設けられ、第２導電型を有する、ジャンクションバリアとしての複数の第１の半導体領域を具備し、前記第１の金属層と、前記アノード電極と前記カソード電極とによって、ジャンクションバリア構造のショットキーダイオードを構成するとともに、
   前記第２の半導体層は、前記第２の半導体層と、前記第２の金属層と、前記アノード電極と前記カソード電極とによって、プレーナ型ショットキーダイオードを構成する
   ショットキーバリア型半導体装置。
2. 請求項１に記載のショットキーバリア型半導体装置であって、
   前記第２の半導体層は、前記半導体層の表面で前記第１の半導体領域を囲むように環状に形成された第２導電型を有する半導体領域からなるガードリングを含むショットキーバリア型半導体装置。
3. 請求項１または２に記載のショットキーバリア型半導体装置であって、
   前記第１の金属層と前記第２の金属層とは異なる材料で構成されたショットキーバリア型半導体装置。
4. 請求項１乃至３のいずれか１項に記載のショットキーバリア型半導体装置であって、
   前記第１の半導体層は前記第２の半導体層よりも不純物濃度が高いショットキーバリア型半導体装置。
5. 請求項１に記載のショットキーバリア型半導体装置であって、
   前記ジャンクションバリア構造のショットキーダイオードは、埋め込みバリア型のジャンクションバリアを有し、
   前記第１の半導体層は、表面側で濃度が高い２層構造であり、その２層構造の界面の中心に、埋め込みバリアとしての前記第１の半導体領域の中心がくるように形成されたショットキーバリア型半導体装置。
   
   
   
   
   
   
   
   
   
   
   
   

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