JP2012182232A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】製造工程の効率化とパッシベーション膜の剥離の抑制とが可能な半導体装置の製造方法を提供すること。
【解決手段】本発明は、金を含む配線３０ａ及び配線３０ｂを形成する工程と、配線３０ａ及び配線３０ｂに接して、窒化シリコン膜３２をプラズマ気相成長する工程と、窒化シリコン膜３２の製膜レートよりも大きな製膜レートのもと、窒化シリコン膜３２に接し、窒化シリコン膜３２よりもシリコン組成比が小さい窒化シリコン膜２２をプラズマ気相成長する工程と、を有する半導体装置の製造方法である。
【選択図】図５

Description

本発明は半導体装置の製造方法に関する。

例えばＦＥＴ（Field Effect Transistor：電界効果型トランジスタ）等の半導体装置は、高周波用出力増幅用素子として用いられることがある。このような半導体装置では、半導体層の表面にパッシベーション膜を設けることがある。特許文献１及び特許文献２には、半導体層上にシリコンを含む絶縁膜を有する半導体装置が記載されている。有効なパッシベーションのためには、パッシベーション膜を厚くすることが求められる。また、製造工程の効率化のためには、パッシベーション膜の製膜レートを高めることが求められる。

特開平７−２７３１０７号公報 特開２００７−２７３６４９号公報

従来の技術では、厚いパッシベーション膜を迅速に製膜した場合、パッシベーション膜に剥離が生じることがある。本発明は上記課題に鑑み、製造工程の効率化とパッシベーション膜の剥離の抑制とが可能な半導体装置の製造方法を提供することを目的とする。

本発明は、金を含む金属層を形成する工程と、前記金属層に接して、第１窒化シリコン膜をプラズマ気相成長する工程と、前記第１窒化シリコン膜の製膜レートよりも大きな製膜レートのもと、前記第１窒化シリコン膜に接し、前記第１窒化シリコン膜よりもシリコン組成比が小さい第２窒化シリコン膜をプラズマ気相成長する工程と、を有する半導体装置の製造方法である。本発明によれば、パッシベーション膜である第１窒化シリコン膜の剥離の抑制、及び製造工程の効率化が可能となる。

上記構成において、前記第２窒化シリコン膜の成長は、前記第１窒化シリコン膜の成長に使用したシリコン原料流量よりも大きなシリコン原料流量のもと、シリコン原料に対する窒素原料比が、前記第１窒化シリコン膜の成長時に比べて大なる条件で実行される構成とすることができる。この構成によれば、パッシベーション膜の剥離の抑制、及び製造工程の効率化が可能となる。

上記構成において、前記第１窒化シリコン膜を成長する工程におけるＣＶＤ法のパワー密度は、前記第２窒化シリコン膜を成長する工程におけるＣＶＤ法のパワー密度よりも低い構成とすることができる。この構成によれば、パッシベーション膜の剥離の抑制、及び製造工程の効率化が可能となる。

上記構成において、前記第１窒化シリコン膜を成長する工程におけるキャリアガスに対するシランの流量比は０．００２以上、かつ０．０１未満であり、前記第１窒化シリコン膜を成長する工程における、前記キャリアガスに対するアンモニアの流量比は０以上、かつ０．００１以下である構成とすることができる。この構成によれば、パッシベーション膜の剥離の抑制、及び製造工程の効率化が可能となる。

上記構成において、前記第２窒化シリコン膜を成長する工程における、キャリアガスに対するシランの流量比は０．０１以上、かつ０．０２以下であり、前記第２窒化シリコン膜を成長する工程における、前記キャリアガスに対するアンモニアの流量比は０．００２以上、かつ０．０１以下である構成とすることができる。この構成によれば、パッシベーション膜の剥離の抑制、及び製造工程の効率化が可能となる。

上記構成において、前記第１窒化シリコン膜における窒素に対するシリコンの組成比Ｓｉ／Ｎは０．８以上であり、前記第２窒化シリコン膜におけるＳｉ／Ｎは０．７５以下である構成とすることができる。この構成によれば、効果的にパッシベーション膜の剥離を抑制することができる。

上記構成において、前記第１窒化シリコン膜及び前記第２窒化シリコン膜に、前記金属層の表面が露出する開口部を設ける工程を有する構成とすることができる。

上記構成において、前記第２窒化シリコン膜は、前記第１窒化シリコン膜よりも厚い構成とすることができる。この構成によれば、半導体装置の耐湿性を向上させることができ、また製造工程を効率化することができる。

上記構成において、前記第２窒化シリコン膜を成長する工程の後に、高圧洗浄を行う工程を有する構成とすることができる。

本発明によれば、製造工程の効率化とパッシベーション膜の剥離の抑制とが可能な半導体装置の製造方法を提供することができる。

図１は半導体装置を例示する平面図である。 図２（ａ）及び図２（ｂ）は、比較例に係る半導体装置を例示する断面図である。 図３は、比較例に係る半導体装置を例示する断面図である。 図４は、実験の結果を示す図である。 図５（ａ）及び図５（ｂ）は、実施例１に係る半導体装置を例示する断面図である。 図６（ａ）及び図６（ｂ）は、実施例１に係る半導体装置の製造方法を例示する断面図である。 図７（ａ）及び図７（ｂ）は、実施例１に係る半導体装置の製造方法を例示する断面図である。 図８（ａ）から図８（ｃ）は、実施例１に係る半導体装置の製造方法を例示する断面図である。 図９（ａ）及び図９（ｂ）は、実施例１に係る半導体装置の製造方法を例示する断面図である。

実施例の説明の前に、まず比較例について説明する。図１は比較例に係る半導体装置を例示する平面図である。図２（ａ）及び図２（ｂ）は、比較例に係る半導体装置を例示する断面図であり、図２（ａ）は図１のＡ−Ａ、図２（ｂ）は図１のＢ−Ｂに沿った断面を図示する。なお、図１においては窒化シリコン（ＳｉＮ）膜２０及び窒化シリコン膜２２を透視し、ソース電極２４、ドレイン電極２６及びゲート電極２８を図示している。図１における電極の本数は例示したものであり、変更可能である。格子斜線は、ソースパッド２４ｃ、ドレインパッド２６ｃ及びゲートパッド２８ｃを表す。

図１、図２（ａ）及び図２（ｂ）に示すように、半導体装置は、基板１０、半導体層１１、ソース電極２４、ドレイン電極２６、ゲート電極２８、窒化シリコン膜２０及び窒化シリコン膜２２を備える。

ソース電極２４は、ソースフィンガー２４ａと連結部２４ｂとを含む櫛歯状の電極である。ドレイン電極２６は、ドレインフィンガー２６ａと連結部２６ｂとを含む櫛歯状の電極である。ソース電極２４とドレイン電極２６とは、ソースフィンガー２４ａとドレインフィンガー２６ａとが交互に配置されるように、対向する。ゲート電極２８は、ゲートフィンガー２８ａと連結部２８ｂとからなる。ゲートフィンガー２８ａは、ソースフィンガー２４ａとドレインフィンガー２６ａとの間に配置されている。ソースフィンガー２４ａ及び連結部２４ｂと、ゲート電極２８の連結部２８ｂが重なる領域では、ソースフィンガー２４ａ及び連結部２４ｂはエアブリッジとなっており、連結部２８ｂはソースフィンガー２４ａ及び連結部２４ｂの下に配置されている。窒化シリコン膜２２の開口した領域からは、ソース電極２４の一部、ドレイン電極２６の一部、及びゲート電極２８の一部が露出する。ソース電極２４の露出する一部は、ソースパッド２４ｃとして機能する。ドレイン電極２６の露出する一部は、ドレインパッド２６ｃとして機能する。ゲート電極２８の露出する一部は、ゲートパッド２８ｃとして機能する。ソースパッド２４ｃ、ドレインパッド２６ｃ、及びゲートパッド２８ｃは、半導体装置と外部機器との電気的な接続のために使用される。

図２（ａ）及び図２（ｂ）に示すように、半導体層１１は、基板１０の上面に設けられている。半導体層１１は、バリア層１２、チャネル層１４、電子供給層１６、及びキャップ層１８を含む。基板１０に近い方から順に、バリア層１２、チャネル層１４、電子供給層１６、及びキャップ層１８は積層されている。キャップ層１８の上面には、窒化シリコン膜２０、ソース電極層２５、ドレイン電極層２７、及びゲート電極２８が設けられている。ソース電極層２５及びドレイン電極層２７は、オーミック電極として機能する。ソース電極層２５の上面には配線３０ａが設けられている。ドレイン電極層２７の上面には配線３０ｂが設けられている。配線３０ａ及び配線３０ｂは、それぞれ金（Ａｕ）からなる。ソース電極２４は、ソース電極層２５及び配線３０ａを含む。ドレイン電極２６は、ドレイン電極層２７及び配線３０ｂを含む。半導体層１１上には、下から順に窒化シリコン膜２０及び窒化シリコン膜２２が設けられている。窒化シリコン膜２２の膜厚Ｔ０は例えば６００ｎｍである。窒化シリコン膜２０及び窒化シリコン膜２２は、ゲート電極２８を覆う。

図２（ａ）に示すように、窒化シリコン膜２２は、配線３０ａ及び配線３０ｂに接触し、Ａ−Ａ断面において配線３０ａ及び配線３０ｂを覆う。その一方で、図２（ｂ）に示すように、窒化シリコン膜２２は、Ｂ−Ｂ断面において、ドレイン電極２６の配線３０ｂの表面が露出するような開口部３１を有する。既述したように、露出した配線３０ｂは、ドレインパッド２６ｃとして機能する。

窒化シリコン膜２０は、半導体層１１に対するパッシベーション膜として機能する。窒化シリコン膜２２は、ゲート電極２８、配線３０ａ、及び配線３０ｂに対するパッシベーション膜として機能する。パッシベーション膜により、ショートの抑制、及び耐湿性の向上等が可能となる。しかし、耐湿性向上のためには、窒化シリコン膜２２が、ある程度の厚さを有することが好ましい。大きな膜厚を有する窒化シリコン膜２２を形成する場合、製造工程を効率化するために、窒化シリコン膜２２の製膜レートを高めることが好ましい。しかしながら、Ｓｉ／Ｎが小さい場合、窒化シリコン膜２２が配線３０ａ又は配線３０ｂから剥がれやすいという問題があった。図３は、窒化シリコン膜に剥離が発生した半導体装置を例示する断面図である。図３は、図１のＢ−Ｂに沿った断面を示す。なお、ここで組成比とは原子組成比を意味する。

図３に点線の円で示すように、窒化シリコン膜２２は、開口部３１の端部から剥がれやすい。図３では窒化シリコン膜２２が配線３０ｂから剥がれる場合を図示しているが、同様に窒化シリコン膜２２が配線３０ａから剥がれることもある。また、開口部以外の箇所において、窒化シリコン膜２２が配線３０ａ又は配線３０ｂから剥がれることもある。例えば、ウェハを洗浄するための高圧洗浄工程（例えばジェットスクラバー工程）等では、窒化シリコン膜２２に物理的な力が加わるため、窒化シリコン膜２２が剥がれやすい。また、基板１０及び半導体層１１を切断するダイシング工程においても水を使用することがあるため、水による加わる力により、窒化シリコン膜２２が剥がれることがある。窒化シリコン膜２２の剥離が発生した場合、異物、水分等が配線３０ａ又は配線３０ｂに付着することがある。例えば、水分が窒化シリコン膜２２と配線３０ａ又は配線３０ｂとの界面に浸入した場合、配線３０ａ又は配線３０ｂが腐食することがある。また、ダイシング工程において発生する破片等の異物が、半導体層１１に付着することがある。異物の付着により、ショートが発生することがある。また、半導体装置の完成後、例えば半導体装置の電子デバイスへの実装の際に半導体装置に加えられる熱、又は衝撃等により、窒化シリコン膜２２が剥がれることもある。有効なパッシベーションのためには、窒化シリコン膜と配線３０ａ及び配線３０ｂとの密着性を高めることが求められる。

次に、実験について説明する。この実験は、窒化シリコン膜中のＳｉの組成比に応じて密着性が変動するか検証したものである。まずサンプルについて説明する。

サンプルの構成は図１、図５（ａ）及び図５（ｂ）に示した半導体装置とした。寸法は以下の通りである。
チップサイズ：０．５×２ｍｍ^２
単位ゲート幅Ｗ（図１参照）：３００μｍ
窒化シリコン膜２２の成長条件は以下の通りである。
装置：平行平板プラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）装置
パワー密度：０．０７Ｗ／ｃｍ^２
気圧：１Ｔｏｒｒ（１３３．３Ｐａ）
炉内温度：３００℃
窒化シリコン膜２２の窒素（Ｎ）に対するシリコン（Ｓｉ）の組成比Ｓｉ／Ｎを０．６〜１までの間において変動させたサンプルを準備した。また、各組成比ごとに、窒化シリコン膜３２の膜厚Ｔ３は、５ｎｍ、及び５０ｎｍの２種類とした。サンプルの個数は、各組成比及び各膜厚ごと２００個とした。実験では、サンプルに熱衝撃試験を行った後、さらにピーリング試験を行い、２００個のサンプルのうち、配線３０ａ又は配線３０ｂなど表面が金（Ａｕ）である部分から窒化シリコン膜２２の剥離が発生した個数を調べた。熱衝撃試験では、２分間で３５０℃まで加熱し室温まで戻すサイクルを３回繰り返した。ピーリング試験では、サンプルにテープを貼り付けた後、テープを剥がし、窒化シリコン膜２２に剥離が発生したか検証した。

図４は、実験の結果を示す図である。横軸は、組成比Ｓｉ／Ｎを表す。縦軸は、２００個のサンプル中において剥離が発生した個数を表す。図中の印のうち、丸は膜厚Ｔ３が５ｎｍのサンプルの結果、四角は膜厚Ｔ３が５０ｎｍのサンプルの結果を表す。

図４に示すように、Ｓｉ／Ｎが高くなるほど、剥離した個数は少なくなった。特に、Ｓｉ／Ｎが０．８以上の場合、剥離した個数は０個だった。また、例えばＳｉ／Ｎ＝０．６の結果に顕著なように、同じＳｉ／Ｎで比較した場合、膜厚の大きいサンプルの方が剥離した個数は少なかった。以上のように、窒化シリコン膜のＳｉの組成比を高めることにより、配線３０ａ及び配線３０ｂとの密着性は向上した。さらに膜厚が大きい方が密着性は向上した。

以上の知見から、金からなる金属層と接する窒化シリコン膜はＳｉ組成比を高めることにより密着性を向上し、その上にＳｉ組成比を低くして窒化シリコン膜を高レートで製膜すれば、金属層との密着性が高く、またその厚みにより耐湿性に優れた窒化シリコン膜を得ることができることがわかる。なお、Ｓｉ組成比の高い窒化シリコン膜を得るためには、製膜レートを小さくしなければならない。その理由は、高い製膜レートでＳｉ組成比が大きい窒化シリコン膜の製膜を行うと、窒化シリコン以外の材料（たとえばアモルファスシリコン）が析出するなどの課題があるためである。窒化シリコン膜の製膜レートを低減するためには、原料流量を小さくする方法が考えられる。また加えて、ＣＶＤ法において印加する電力と、電力を印加するための電極の面積との比であるパワー密度を低下させることも効果的である。

図５（ａ）及び図５（ｂ）は、実施例１に係る半導体装置を例示する断面図である。図１に示した平面図は実施例１にも共通である。図５（ａ）は図１のＡ−Ａに沿った断面、図５（ｂ）は図１のＢ−Ｂに沿った断面を図示する。図１から図２（ｂ）において既述した構成については、説明を省略する。

図５（ａ）及び図５（ｂ）に示すように、実施例１に係る半導体装置１００は、窒化シリコン膜３２を備える。具体的には、窒化シリコン膜２０の上に窒化シリコン膜３２（第１窒化シリコン膜）が設けられ、窒化シリコン膜３２の上に窒化シリコン膜２２（第２窒化シリコン膜）が設けられている。窒化シリコン膜３２は、窒化シリコン膜２２と重なるように設けられている。すなわち、窒化シリコン膜３２は、配線３０ａ及び配線３０ｂの側面及び上面に接触し、窒化シリコン膜２２は窒化シリコン膜３２に接触するが、配線３０ａ及び配線３０ｂには接触しない。図５（ｂ）に示すように、図１のＢ−Ｂ断面において、窒化シリコン膜２２及び窒化シリコン膜３２は、配線３０ｂの表面が露出するような開口部３１を有する。

基板１０は例えばＳｉＣ（炭化シリコン）、Ｓｉ又はサファイア等からなる。バリア層１２は、例えば厚さ３００ｎｍの窒化アルミニウム（ＡｌＮ）からなる。チャネル層１４は例えば厚さ１０００ｎｍの窒化ガリウム（ｉ−ＧａＮ）からなる。電子供給層１６は、例えば厚さ３００ｎｍの窒化アルミニウムガリウム（ＡｌＧａＮ）からなる。キャップ層１８は、例えば厚さ５ｎｍの、ノンドープの窒化ガリウムからなる。半導体装置１００は、窒化物半導体を用いたＦＥＴである。また配線３０ａ及び配線３０ｂの各々は、ＦＥＴのソース電極層２５およびドレイン電極層２７の各々に接続された配線である。

ソース電極層２５及びドレイン電極層２７は、キャップ層１８に近い方から順に、例えばチタン（Ｔｉ）及びアルミニウム（Ａｌ）等の金属を積層してなる。配線３０ａ及び配線３０ｂは、例えば厚さ３μｍのＡｕからなる。ゲート電極２８は、キャップ層１８に近い方から順に、例えばニッケル（Ｎｉ）及びＡｕ等の金属を積層してなる。窒化シリコン膜２０の厚さは例えば５０〜８０ｎｍである。

窒化シリコン膜３２は、窒化シリコン膜２２よりもＳｉの組成比が高い。例えば、窒化シリコン膜２２におけるＮに対するＳｉの組成比Ｓｉ／Ｎは０．７５以下である。窒化シリコン膜３２におけるＳｉ／Ｎは０．８以上である。窒化シリコン膜２２と窒化シリコン膜３２とを合わせた膜厚Ｔ１は、例えば６００ｎｍで、比較例の膜厚Ｔ０と同じである。窒化シリコン膜２２の膜厚Ｔ２は例えば５５０ｎｍである。窒化シリコン膜３２の膜厚Ｔ３は例えば５０ｎｍである。窒化シリコン膜２２の膜厚Ｔ２と窒化シリコン膜３２の膜厚Ｔ３は変更可能であるが、窒化シリコン膜２２の膜厚Ｔ２は窒化シリコン膜３２の膜厚Ｔ３よりも大きい。

次に、実施例１に係る半導体装置の製造方法について説明する。図６（ａ）から図７（ｂ）は、実施例１に係る半導体装置の製造方法を例示する断面図であり、図１のＡ−Ａ断面に対応する。図８（ａ）から図９（ｂ）は、実施例１に係る半導体装置の製造方法を例示する断面図であり、図１のＢ−Ｂ断面に対応する。

まず、例えばＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）を用い、基板１０に近い方から順に、バリア層１２、チャネル層１４、電子供給層１６、及びキャップ層１８をエピタキシャル成長させる。さらに、例えば蒸着法及びリフトオフ法により、キャップ層１８の上にソース電極層２５、ドレイン電極層２７、及びゲート電極２８を設ける。

図６（ａ）及び図８（ａ）に示すように、キャップ層１８の上に、ソース電極層２５、ドレイン電極層２７、及びゲート電極２８を覆うように、窒化シリコン膜２０を設ける。図６（ｂ）及び図８（ｂ）に示すように、窒化シリコン膜２０上にレジスト２３を設け、例えばエッチング法により、窒化シリコン膜２０に開口部２１ａ及び開口部２１ｂを形成する。開口部２１ａからはソース電極層２５が露出し、開口部２１ｂからはドレイン電極層２７が露出する。

図７（ａ）及び図８（ｃ）に示すように、例えば電解メッキ法又は無電解メッキ法により、ソース電極層２５上面に配線３０ａを、ドレイン電極層２７の上面に配線３０ｂをそれぞれ設ける。

図７（ｂ）及び図９（ａ）に示すように、ＣＶＤ法により、窒化シリコン膜２０、配線３０ａ及び配線３０ｂを覆うように、窒化シリコン膜３２を設ける。さらに、窒化シリコン膜３２上に窒化シリコン膜２２を設ける。

窒化シリコン膜３２を形成するための製膜条件の例を以下に示す。Ｓｉ／Ｎの高い窒化シリコン膜を形成するためには、製膜レートを低下させる必要があり、製膜条件の一例としては以下の範囲が考えられる。
原料流量：ＳｉＨ_４：ＮＨ_３：キャリアガス＝２〜１０未満：０〜１：１０００ｓｃｃｍ（３．３８×１０^−３〜１．６９×１０^−２未満：０〜１．６９×１０^−３：１．６９Ｐａ・ｍ^３／ｓ）
また具体的には、下記の２通りの方法が挙げられる。
方法１：
シリコン原料としてＳｉＨ_４、窒素原料及びキャリアガスとして窒素（Ｎ_２）、キャリアガスとしてヘリウム（Ｈｅ）を使用する。また流量比は、例えばＳｉＨ_４：キャリアガス＝５：１０００ｓｃｃｍ（８．４５×１０^−３：１．６９Ｐａ・ｍ^３／ｓ）とする。なお、窒素（Ｎ_２）とヘリウム（Ｈｅ）との流量比は例えば１：４である。
方法２：
シリコン原料としてＳｉＨ_４、窒素原料としてＮＨ_３、キャリアガスとして窒素（Ｎ_２）及びヘリウム（Ｈｅ）とを使用する。また流量比は、例えばＳｉＨ_４：ＮＨ_３：キャリアガス＝５：０．５：１０００ｓｃｃｍ（８．４５×１０^−３：８．４５×１０^−４：１．６９Ｐａ・ｍ^３／ｓ）とする。なお、窒素（Ｎ_２）とヘリウム（Ｈｅ）との流量比は例えば１：４である。
なお、方法１及びのいずれにおいても以下は共通とする。
装置：平行平板プラズマＣＶＤ装置
パワー密度：０．０７Ｗ／ｃｍ^２
周波数：１３．５６ＭＨｚ
気圧：１Ｔｏｒｒ（１３３．３Ｐａ）
炉内温度：３００℃
製膜レート：１０ｎｍ／ｍｉｎ以下

窒化シリコン膜２２は、効率的に所定の厚みをもった窒化シリコン膜を得るための条件が与えられる。前記したように、Ｓｉ組成比の高い窒化シリコン膜を高い成長レートで製膜することは困難である。そこで、窒化シリコン膜２２は、窒化シリコン膜３２よりもＳｉ組成比の低い条件を採用する。窒化シリコン膜２２を形成するための製膜条件の例を以下に示す。窒化シリコン膜３２の製膜条件と共通する部分は省略する。一例としては以下の範囲が考えられる。
流量：
ＳｉＨ_４：ＮＨ_３：キャリアガス＝１０〜２０：２〜１０：１０００ｓｃｃｍ
（１．６９×１０^−２〜３．３８×１０^−２：３．３８×１０^−３〜１．６９×１０^−２：１．６９Ｐａ・ｍ^３／ｓ）
具体的には下記の条件が挙げられる。
ＳｉＨ_４：ＮＨ_３：キャリアガス＝１５：１０：１０００ｓｃｃｍ（２．５３５×１０^−２：１．６９×１０^−２：１．６９Ｐａ・ｍ^３／ｓ）
パワー密度：０．２１Ｗ／ｃｍ^２
製膜レート：４０ｎｍ／ｍｉｎ以上

図９（ｂ）に示すように、配線３０ｂ上の窒化シリコン膜２２及び窒化シリコン膜３２を除去することにより、開口部３１を形成する。開口部３１からは、ドレインパッド２６ｃとして機能する配線３０ｂの表面が露出する。開口部３１からは、配線３０ｂの表面の少なくとも一部が露出していればよい。その後、例えばジェットスクラバー工程等の高圧洗浄工程を行う。高圧洗浄工程の後に、ウェハを個片化するダイシング工程を行う。以上の工程により、実施例１に係る半導体装置１００が形成される。

実施例１によれば、Ａｕからなる配線３０ａ及び配線３０ｂと接触する窒化シリコン膜３２は、窒化シリコン膜２２よりもＳｉの組成比が高い。このため、図４に示したように、窒化シリコン膜３２と配線３０ａ及び配線３０ｂとの密着性が高まる。

上記のような窒化シリコン膜２２及び窒化シリコン膜３２を得るため、窒化シリコン膜３２を成長する工程及び窒化シリコン膜２２を成長する工程は、ＳｉＨ_４及びＮＨ_３を原料とし、ＣＶＤ法を用いる。また、窒化シリコン膜３２を成長する工程におけるＳｉＨ_４の流量及びＮＨ_３の流量の各々は、窒化シリコン膜２２を成長する工程におけるＳｉＨ_４の流量及びＮＨ_３の流量の各々よりも小さい。つまり、窒化シリコン膜２２を成長する工程は、窒化シリコン膜３２を成長する工程よりも、大きなシリコン原料（ＳｉＨ_４）流量のもと、シリコン原料に対する窒素原料（ＮＨ_３）比が大なる条件で実行される。具体的には、既述したように、窒化シリコン膜３２を形成する工程において、キャリアガス（Ｈｅ及びＮ_２）に対するＳｉＨ_４の流量比Ｒ１は、０．００２以上、かつ０．０１以下とする。キャリアガスに対するＮＨ_３の流量比Ｒ２は、０以上、かつ０．００１以下とする。窒化シリコン膜２２を形成する工程において、キャリアガス（Ｈｅ及びＮ_２）に対するＳｉＨ_４の流量比Ｒ３は、０．０１以上、かつ０．０２以下とする。キャリアガスに対するＮＨ_３の流量比Ｒ４は、０．００２以上、かつ０．０１以下とする。流量比Ｒ１は、例えば０．００３以上、かつ０．００９以下としてもよい。流量比Ｒ２は、例えば０．０００１以上、かつ０．０００９以下としてもよい。流量比Ｒ３は、例えば０．０１２以上、かつ０．０１８以下としてもよい。流量比Ｒ４は、例えば０．００３以上、かつ０．００９以下としてもよい。このように、窒化シリコン膜３２の組成比Ｓｉ／Ｎは高くなる。また、窒化シリコン膜２２の原料（ＳｉＨ_４及びＮＨ_３）の流量は、窒化シリコン膜３２の原料の流量より大きいため、製造工程を効率化することができる。従って、実施例１によれば、パッシベーション膜である窒化シリコン膜３２の剥離が抑制され、かつ製造工程を効率化することが可能である。キャリアガスは、例えばＨｅ、アルゴン（Ａｒ）等の希ガスとＮ_２との混合ガス、又は希ガスとすることができる。

図４に示したように、窒化シリコン膜の膜厚が５ｎｍ又は５０ｎｍ、組成比Ｓｉ／Ｎが０．８以上である場合、窒化シリコン膜の剥離は効果的に抑制される。このため、窒化シリコン膜３２の膜厚Ｔ３は５ｎｍ以上、組成比Ｓｉ／Ｎは０．８以上とすることが好ましい。窒化シリコン膜２２の組成比Ｓｉ／Ｎは例えば０．８５以上、又は０．９以上としてもよい。

Ｓｉの組成比を高めるために、ＳｉＨ_４及びＮＨ_３の流量を減少させ、ＣＶＤ法におけるパワー密度を低下させる。この場合、窒化シリコン膜の製膜レートが低下する。例えば、窒化シリコン膜３２の製膜レートは、１０ｎｍ／ｍｉｎ以下である。その一方、窒化シリコン膜２２の製膜レートは、例えば４０ｎｍ／ｍｉｎ以上である。このように、窒化シリコン膜２２は、窒化シリコン膜３２より大きな製膜レートのもと成長する。剥離を抑制し、かつ製造工程を効率化するために、配線３０ａ及び配線３０ｂに接触する側にＳｉの組成比が高い窒化シリコン膜３２を設け、窒化シリコン膜３２の上にはＳｉの組成比が低い窒化シリコン膜２２を設ける。窒化シリコン膜２２の製膜レートを高め、製造工程の効率化するためには、窒化シリコン膜２２の組成比Ｓｉ／Ｎを０．７５以下とすることが好ましい。窒化シリコン膜２２の組成比Ｓｉ／Ｎは、例えば０．７以下、０．６以下、又は０．５以下としてもよい。

製造工程の効率化のためには、製膜レートの高い窒化シリコン膜２２を、窒化シリコン膜３２より厚くすることが好ましい。また、窒化シリコン膜３２の膜厚Ｔ３は剥離抑制の効果が十分得られる程度の大きさとすることが好ましい。例えば、窒化シリコン膜２２の膜厚Ｔ２を１００ｎｍ以上、窒化シリコン膜３２の膜厚Ｔ３を５ｎｍ以上かつ１００ｎｍ以下とすることできる。また、窒化シリコン膜２２の膜厚Ｔ２は、例えば窒化シリコン膜３２の膜厚Ｔ３の２倍以上、５倍以上、又は１０倍以上等とすることができる。耐湿性向上のためには、窒化シリコン膜２２と窒化シリコン膜３２とを合わせた膜厚Ｔ１を大きくすることが好ましい。これにより、製造工程の効率を高め、かつ耐湿性を高めることができる。

配線３０ａはＦＥＴのソース電極２４に接続される。配線３０ｂはＦＥＴのドレイン電極２６に接続される。従って、実施例１によれば、ＦＥＴの信頼性を高めることができる。特に、開口部３１においても、窒化シリコン膜３２は剥がれにくい。従って、より効果的に半導体装置の信頼性を高めることができる。また、例えばジェットスクラバー工程のような、半導体装置に機械的な力が加わり、かつ水を使用する工程を行った場合でも、窒化シリコン膜３２の剥離を抑制することができる。さらに、図４に示したように、Ｓｉ／Ｎの高い窒化シリコン膜は熱衝撃試験においても剥がれにくい。従って、完成した半導体装置を使用する場合でも、窒化シリコン膜３２の剥離を抑制することができる。

ＣＶＤ法として、平行平板プラズマＣＶＤ法以外に、例えばＥＣＲ（Electronic Cyclotron Resonance：電子サイクロトロン共鳴）プラズマＣＶＤ法、又はＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）ＣＶＤ法を用いることができる。

本発明は、表面が金（Ａｕ）からなる金属層上における窒化シリコン膜の剥離を効果的に防止できる効果がある。すなわち、実施例で説明した配線３０ａ及び配線３０ｂのほか、電極パッド、その他の電極においても、その表面が金（Ａｕ）である場合には、同様の効果を得ることができる。半導体層には、ＧａＮ、ＡｌＮ及びＡｌＧａＮ以外の窒化物半導体を用いてもよい。窒化物半導体は、窒素を含む半導体であり、例えば窒化インジウム（ＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）、及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）等である。また、その他半導体としては、例えば砒素（Ａｓ）を含む半導体を用いてもよい。例として、ガリウム砒素（ＧａＡｓ）、アルミニウム砒素（ＡｌＡｓ）、インジウム砒素（ＩｎＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、アルミニウムインジウムガリウム砒素（ＡｌＩｎＧａＡｓ）等がある。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

基板 １０
半導体層 １１
窒化シリコン膜 ２０、２２、３２
ソース電極 ２４
ドレイン電極 ２６
ゲート電極 ２８
配線 ３０ａ、３０ｂ
開口部 ３１

Claims (9)

1. 金を含む金属層を形成する工程と、
   前記金属層に接して、第１窒化シリコン膜をプラズマ気相成長する工程と、
   前記第１窒化シリコン膜の製膜レートよりも大きな製膜レートのもと、前記第１窒化シリコン膜に接し、前記第１窒化シリコン膜よりもシリコン組成比が小さい第２窒化シリコン膜をプラズマ気相成長する工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記第２窒化シリコン膜の成長は、前記第１窒化シリコン膜の成長に使用したシリコン原料流量よりも大きなシリコン原料流量のもと、シリコン原料に対する窒素原料比が、前記第１窒化シリコン膜の成長時に比べて大なる条件で実行されることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第１窒化シリコン膜を成長する工程におけるＣＶＤ法のパワー密度は、前記第２窒化シリコン膜を成長する工程におけるＣＶＤ法のパワー密度よりも低いことを特徴とする請求項１又は２記載の半導体装置の製造方法。
4. 前記第１窒化シリコン膜を成長する工程におけるキャリアガスに対するシランの流量比は０．００２以上、かつ０．０１未満であり、
   前記第１窒化シリコン膜を成長する工程における、前記キャリアガスに対するアンモニアの流量比は０以上、かつ０．００１以下であることを特徴とする請求項２又は３記載の半導体装置の製造方法。
5. 前記第２窒化シリコン膜を成長する工程における、キャリアガスに対するシランの流量比は０．０１以上、かつ０．０２以下であり、
   前記第２窒化シリコン膜を成長する工程における、前記キャリアガスに対するアンモニアの流量比は０．００２以上、かつ０．０１以下であることを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記第１窒化シリコン膜における窒素に対するシリコンの組成比Ｓｉ／Ｎは０．８以上であり、
   前記第２窒化シリコン膜におけるＳｉ／Ｎは０．７５以下であることを特徴とする請求項１から５いずれか一項記載の半導体装置の製造方法。
7. 前記第１窒化シリコン膜及び前記第２窒化シリコン膜に、前記金属層の表面が露出する開口部を設ける工程を有することを特徴とする請求項１から６いずれか一項記載の半導体装置の製造方法。
8. 前記第２窒化シリコン膜は、前記第１窒化シリコン膜よりも厚いことを特徴とする請求項１から７いずれか一項記載の半導体装置の製造方法。
9. 前記第２窒化シリコン膜を成長する工程の後に、高圧洗浄を行う工程を有することを特徴とする請求項１から８いずれか一項記載の半導体装置の製造方法。

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