JP5262201B2

JP5262201B2 - 半導体装置の製造方法

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Publication number: JP5262201B2
Application number: JP2008060148A
Authority: JP
Inventors: 敦史山田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-03-10
Filing date: 2008-03-10
Publication date: 2013-08-14
Anticipated expiration: 2028-03-10
Also published as: JP2009218370A

Description

本発明は、ＧａＮ（窒化ガリウム）系高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor））等を備えた半導体装置の製造方法に関する。

近年、ＧａＮ系ＨＥＭＴ等のＧａＮ系半導体装置について、ＧａＮのバンドギャップが広いという特徴から高耐圧・高速デバイスとしての応用が期待されている。そして、これまでのところ、ＧａＮ系ＨＥＭＴでは、基板としてＳｉＣ基板を用いた場合に最も良好な出力特性が得られている。これは、ＧａＮとＳｉＣとの格子定数が近いためにＳｉＣ基板上に成長したＧａＮ層中の欠陥が少なく、また、ＳｉＣ基板の熱伝導性が高いために熱放射特性が高いためである。

また、高周波動作が可能なＧａＮ系半導体装置では、特に半絶縁性のＳｉＣ基板が用いられている。これは、寄生容量を低く抑えるためである。しかしながら、半絶縁性のＳｉＣ基板の価格は、導電性のＳｉＣ基板と比較すると非常に高い。このことは、性能が優れているにも拘らず、ＧａＮ系ＨＥＭＴ等のＧａＮ系半導体装置の普及を阻害することにもなりかねない。

そこで、ＧａＮ系半導体装置を低コストで製造するための研究がなされている。例えば、ある製造方法では、先ず、ＳｉＣ基板上に窒化物系の半導体結晶層をエピタキシャル成長させ、その後、半導体結晶層に水素イオンを注入する。次いで、半導体結晶層の表面とシリコン基板等の支持基板の表面とを貼り合わせる。そして、水素イオンが注入された部分に沿って半導体結晶層を分離する。このようにして、支持基板上に半導体結晶層が位置する構造物を得る。その後、半導体結晶層に半導体素子等を形成すれば、半導体装置が得られる。

しかしながら、この従来の方法では、放熱部材である支持基板上の半導体結晶層にも水素イオンが残存する。このため、この水素イオンが欠陥となって十分な性能を得ることができない。

特開２００７−２２０８９９号公報

本発明の目的は、性能を確保しながらコストを低減することができる半導体装置の製造方法を提供することにある。

本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

半導体装置の製造方法の一態様では、貫通穴が形成された結晶成長基板の一方の面上に化合物半導体結晶層を形成して前記貫通穴の開口部を消失させ、その後、所定のエッチング溶液を前記貫通穴に侵入させると共に、前記結晶成長基板に紫外線を照射することにより、前記化合物半導体結晶層を前記結晶成長基板から分離する。

上記の半導体装置の製造方法によれば、化合物半導体結晶層の結晶性に影響を及ぼす結晶成長基板として高価なものを選択しても、この結晶成長基板は半導体装置に含まれなくなるため、繰り返し使用することができる。従って、結晶成長基板の消費量を低減してコストを下げることができる。その一方で、化合物半導体結晶層の結晶性は確保されるため、性能を維持することもできる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。図１Ａ乃至図１Ｔは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）を製造する方法を工程順に示す断面図である。

本実施形態では、先ず、図１Ａ及び図２に示すように、複数の貫通穴２が形成された基板１を結晶成長基板として作成する。例えば、貫通穴２の直径は５μｍとし、繰り返し周期（隣り合う貫通穴２同士の中心間隔）は１０μｍとする。基板１は、例えば半絶縁性のＳｉＣからなる。

ここで、貫通穴２を形成する方法について説明する。先ず、円盤状の半絶縁性ＳｉＣ基板の裏面に、シードメタル層をスパッタリング法により形成する。シードメタル層の形成に当たっては、例えば、厚さが１０ｎｍのＴｉ層を形成し、その後、厚さが２００ｎｍのＣｕ層を形成する。また、例えば、厚さが１０ｎｍのＴｉ層を形成した後に厚さが１００ｎｍのＮｉ層を形成してもよい。シードメタル層の形成後には、その上に厚さが３μｍ程度のレジスト膜を形成し、このレジスト膜をパターニングすることにより、貫通穴２を形成する予定の領域を覆うレジストパターンを形成する。次いで、電気めっき法によりシードメタル層上に厚さが３μｍ程度のＮｉ層を形成する。このときの温浴層の温度は５０℃〜６０℃とし、めっきレートは０．５μｍ／ｍｉｎ程度とする。その後、レジストパターンを除去する。更に、Ｎｉ層から露出しているシードメタル層をイオンミリングにより除去する。この結果、貫通穴２を形成する予定の領域を開口するメタルマスクが形成される。なお、Ｔｉ層のミリングレートは１５ｎｍ／ｍｉｎ程度とし、Ｃｕ層のミリングレートは５３ｎｍ／ｍｉｎ程度とし、Ｎｉ層のミリングレートは２５ｎｍ／ｍｉｎ程度とする。

続いて、ＳＦ₆及びＯ₂の混合ガスを用いて、アンテナパワーを９００Ｗとし、バイアスパワーを１５０Ｗと、Ｎｉ層をメタルマスクとして、裏面側から半絶縁性ＳｉＣ基板のエッチングを行う。エッチングレートは０．７５μｍ／ｍｉｎ程度とする。次いで、Ｎｉ層及びシードメタル層をイオンミリングにより除去する。このようにして貫通穴２を形成することができる。貫通穴２のＳＥＭ写真の一例を図３に示す。

貫通穴２の形成後には、図１Ｂに示すように、基板１上にハイドライド気相成長（ＨＶＰＥ：hydride vapor phase epitaxy）法により、厚さが５０ｎｍ程度のＡｌＮ層３を核形成層として形成する。ＡｌＮ層３は化合物半導体結晶層の一部を構成する。

次いで、図１Ｃ〜図１Ｅに示すように、ＡｌＮ層３上にＨＶＰＥ法により、厚さが３μｍ程度のＧａＮ層４を形成する。原料ガスとしては、例えばＧａＣｌ及びＮＨ₃の混合ガスを用いる。また、圧力は常圧とし、成長温度は１０００℃とする。このような条件下では、ＧａＮ層４は、成長初期には、図１Ｃに示すように、円錐状に成長する。その後、ＧａＮ層４は横方向へも成長し、図１Ｄに示すように、貫通穴２に起因する開口部が消失する。更に、ＧａＮ層４が成長すると、図１Ｅに示すように、その表面が平坦なものとなる。ＧａＮ層４は、化合物半導体結晶層の一部を構成する。

ＧａＮ層４の形成後には、図１Ｆに示すように、ＧａＮ層４上に、厚さが５ｎｍ程度のｉ−ＡｌＧａＮ層５を形成する。ｉ−ＡｌＧａＮ層５は、意図的に不純物のドーピングを行っていないＡｌＧａＮ層である。次いで、ｉ−ＡｌＧａＮ層５上に、厚さが３０ｎｍ程度のｎ−ＡｌＧａＮ層６を電子供給層として形成する。ｎ−ＡｌＧａＮ層６は、Ｓｉが５×１０¹⁸ｃｍ^-3程度の濃度でドーピングされたｎ型のＡｌＧａＮ層である。その後、ｎ−ＡｌＧａＮ層６上に、厚さが１０ｎｍ程度のｎ−ＧａＮ層７を形成する。ｎ−ＧａＮ層７は、Ｓｉが５×１０¹⁸ｃｍ^-3程度の濃度でドーピングされたｎ型のＧａＮ層である。ｉ−ＡｌＧａＮ層５、ｎ−ＡｌＧａＮ層６及びｎ−ＧａＮ層７は、化合物半導体結晶層の一部を構成する。

続いて、図１Ｇに示すように、ソース電極を形成する予定の領域及びドレイン電極を形成する予定の領域を開口するレジストパターン５１をｎ−ＧａＮ層７上に形成する。

次いで、レジストパターン５１をマスクとして用い、塩素系ガスを用いたドライエッチングをｎ−ＧａＮ層７に対して行うことにより、図１Ｈに示すように、ｎ−ＧａＮ層７に２個の開口部８を形成する。なお、開口部８の深さに関し、ｎ−ＧａＮ層７の一部を残してもよく、また、ｎ−ＡｌＧａＮ層６の一部を除去してもよい。つまり、開口部８の深さはｎ−ＧａＮ層７の厚さと一致している必要はない。

その後、図１Ｉに示すように、一方の開口部８内にソース電極９ｓを形成し、他方の開口部８内にドレイン電極９ｄを形成する。ソース電極９ｓ及びドレイン電極９ｄの形成に当たっては、例えば、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＡｌ層を形成する。そして、レジストパターン５１を除去する。つまり、ソース電極９ｓ及びドレイン電極９ｄの形成では、例えば蒸着及びリフトオフの技術を用いる。

続いて、窒素雰囲気中にて６００℃で熱処理を行い、ソース電極９ｓ及びドレイン電極９ｄのオーミック接触コンタクトを確立する。

次いで、図１Ｊに示すように、プラズマ増速化学気相成長（ＰＥＣＶＤ：plasma enhanced chemical vapor deposition）法により、ソース電極９ｓ及びドレイン電極９ｄを覆うパッシベーション膜１０をｎ−ＧａＮ層７上に形成する。パッシベーション膜１０としては、例えば窒化シリコン膜を形成する。

続いて、図１Ｋに示すように、ゲート電極を形成する予定の領域を開口するレジストパターン５２をパッシベーション膜１０上に形成する。

次いで、レジストパターン５２をマスクとして用いてパッシベーション膜１０をエッチングすることにより、図１Ｌに示すように、パッシベーション膜１０に開口部１１を形成する。

その後、図１Ｍに示すように、開口部１１内にゲート電極９ｇを形成する。ゲート電極９ｇの形成に当たっては、例えば、蒸着法によりＮｉ層を形成し、その上に蒸着法によりＡｕ層を形成する。

そして、図１Ｎに示すように、レジストパターン５２を除去する。つまり、ゲート電極９ｇの形成でも、例えば蒸着及びリフトオフの技術を用いる。

次いで、図１Ｏに示すように、ＰＥＣＶＤ法により、ドレイン電極９ｇを覆うパッシベーション膜１２をパッシベーション膜１０上に形成する。パッシベーション膜１２としては、例えば窒化シリコン膜を形成する。

その後、図１Ｐに示すように、パッシベーション膜１２上に表面保護層６１を形成する。表面保護層６１は、例えばワックス又はレジスト等のフッ酸耐性を有する材料からなる。続いて、表面保護層６１上に基板６２を貼り付ける。基板６２としては、例えばＳｉ基板又は樹脂基板等のフッ酸耐性を有する基板を用いる。

次いで、図１Ｑに示すように、ＡｌＮ層３を基板１から分離する。この分離に当たっては、図４に示すように、槽７１内のフッ酸（ＨＦ）溶液中に分離前の構造体を浸漬し、裏面から紫外線を照射する。紫外線の照射は、例えば水銀ランプを用いて行う。貫通穴２内に紫外線が照射されると、ＳｉＣからなる基板１とＡｌＮ層３との界面近傍に電子が溜まる。そして、この電子の影響により、図５に示すように、この界面近傍において、基板１のエッチングが促進される。この結果、基板１とＡｌＮ層３とが互いから分離されるのである。つまり、本実施形態では、光電気化学的エッチングにより、ＡｌＮ層３を基板１から分離する。

基板１とＡｌＮ層３との分離後には、図１Ｒに示すように、化学機械的研磨（ＣＭＰ：chemical mechanical polishing）法等により、ＧａＮ層４の裏面側を研磨する。この結果、ＡｌＮ層３が除去され、ＧａＮ層４の裏面が平坦になる。

次いで、例えば、ウェハ直接接合法により、図１Ｓに示すように、絶縁性の放熱部材として基板２１をＧａＮ層４の裏面に貼り合わせる。基板２１としては、ＡｌＮ基板、アモルファスＳｉＣ基板又はアモルファスＣ（ダイヤモンドライクカーボン（ＤＬＣ：diamond like carbon））基板等を用いる。この貼り合わせに当たっては、ＧａＮ層４の裏面を酸洗浄により清浄化し、その後、Ｏ₂プラズマ処理等によりこの裏面を親水性にする。同様に、基板２１の表面についても親水性処理を行う。そして、親水性処理を行った面同士を重ね合わせて接合する。その後、ゲート電極９ｇ、ソース電極９ｓ及びドレイン電極９ｄを備えたＨＥＭＴが破壊されない範囲の温度、例えば４００℃で熱処理を行い、基板２１とＧａＮ層４との間の接合強度を向上させる。

続いて、図１Ｔに示すように、表面保護層６１及び基板６２を除去する。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。

一方、ＡｌＮ層３から分離した基板１については、そのＡｌＮ層３と接していた表面をＣＭＰ法等により研磨して、平坦にする。平坦化後の基板１の状態は、ＡｌＮ層３の形成前と比較して、ほんの僅かだけ薄くなっていることを除けば、変化していないといえる。従って、この基板１に対してＡｌＮ層３の形成以降の処理を行えば、繰り返しＧａＮ系ＨＥＭＴを形成することができる。

また、基板２１の特性はＧａＮ層４の結晶性に影響を及ぼさないので、絶縁性及び高い放熱性（熱伝導性）の確保さえ可能であればよい。従って、ＡｌＮ基板、アモルファスＳｉＣ基板又はアモルファスＣ基板等の半絶縁性ＳｉＣ基板よりも安価なものを用いても、ＧａＮ系ＨＥＭＴの性能が低下することはない。このように、第１の実施形態では、結晶成長基板である基板１として高価なものを用いたとしても、基板１はＧａＮ系ＨＥＭＴの構成要素とはならず、また、基板２１として安価なものを用いても十分な性能を得ることができるので、高い性能を得ながらコストを下げることができる。

なお、基板２１としてダイヤモンド基板を用いることも可能である。この場合には、コストが上昇する可能性があるが、半絶縁性のＳｉＣ基板と比較して高い放熱性を得ることができる。また、ＢＮ基板を基板２１として用いることも可能である。

このような方法により製造された半導体装置では、化合物半導体結晶層であるＧａＮ層４等の結晶性（結晶欠陥の有無等）は、基板１の原子配列に依存し、放熱部材である基板２１中の原子配列からは独立したものとなる。

（第２の実施形態）
次に、第２の実施形態について説明する。図６Ａ乃至図６Ｂは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）を製造する方法を工程順に示す断面図である。

本実施形態では、先ず、第１の実施形態と同様にして、ＡｌＮ層３の基板１からの分離までの処理を行う（図１Ｑ）。次いで、図６Ａに示すように、プラズマイオン注入・堆積（ＰＢＩＩ＆Ｄ：plasma-based ion implantation. and deposition）法により、ＡｌＮ層３を覆うＤＬＣ膜２２を絶縁性の放熱部材としてＧａＮ層４の裏面上に形成する。ＤＬＣ膜２２の形成に当たっては、例えば、チャンバ内に基板６２及びＧａＮ層４を含む構造体を入れ、このチャンバ内に、高周波（パルス電圧：２０ｋＶ、パルス幅：１０μｓ）によりＣ₂Ｈ₂プラズマを励起する。続いて、負の高電圧パルス（パルス電圧：−２０ｋＶ、パルス幅：５μｓ）を印加する。そして、このようなプラズマの励起及び電圧の印加を、所定の厚さのＤＬＣ膜２２が得られるまで繰り返す。

ＤＬＣ膜２２の形成後には、図６Ｂに示すように、表面保護層６１及び基板６２を除去する。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。

このような第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、ＡｌＮ層３を除去する必要がないため、第１の実施形態と比較して工程数を減らすことが可能である。

なお、負の高電圧パルスの印加の際には、高電圧パルスのデューティー比を調節して、プロセス温度が２００℃以下になるようにすることが好ましい。このためには、デューティー比を例えば１０％以下とする。

また、ＤＬＣ膜２２の形成前には、Ａｒガスを用いてＧａＮ層４の裏面を清浄化することが好ましい。また、ＣＨ₄ガスを用いて炭素原子及び水素原子をＧａＮ層４の裏面に付着させ、ＤＬＣ膜２２との密着性を向上させておくことも好ましい。また、窒素原子をＧａＮ層４の裏面にイオン注入し、その後に、炭素原子をＧａＮ層４の裏面にイオン注入することにより、炭素原子のＧａＮ層４中への拡散を防止しながら密着性を向上させておくことも好ましい。

また、同じく密着性を向上させるため、ＤＬＣ膜２２の形成前に、中間層としてアモルファスＳｉＣ層をＧａＮ層４の裏面上にスパッタリング法により形成しておくことも好ましい。

（第３の実施形態）
次に、第３の実施形態について説明する。図７Ａ乃至図７Ｆは、第３の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）を製造する方法を工程順に示す断面図である。

本実施形態では、先ず、第１の実施形態と同様にして、ｎ−ＧａＮ層７の形成までの処理を行う（図１Ｆ）。次いで、図７Ａに示すように、ｎ−ＧａＮ層７上に表面保護層６１を形成し、その上に基板６２を貼り付ける。

その後、図７Ｂに示すように、基板１とＡｌＮ層３とを分離する。この分離は、第１の実施形態と同様にして行う。

続いて、図７Ｃに示すように、ＣＭＰ法等によりＧａＮ層４の裏面側を研磨する。この結果、ＡｌＮ層３が除去され、ＧａＮ層４の裏面が平坦になる。

次いで、例えば、ウェハ直接接合法により、図７Ｄに示すように、基板２１をＧａＮ層４の裏面に貼り合わせる。

その後、図７Ｅに示すように、表面保護層６１及び基板６２を除去する。

続いて、図７Ｆに示すように、第１の実施形態と同様にして、ソース電極９ｓ及びドレイン電極９ｄの形成、ゲート電極９の形成、並びにパッシベーション膜１０及び１２の形成等を行う。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。

このような第３の実施形態によっても第１の実施形態と同様の効果を得ることができる。つまり、ゲート電極９ｇ、ソース電極９ｓ及びドレイン電極９ｄの形成前に基板の貼り替えを行っても、第１の実施形態と同様の効果を得ることができる。また、第２の実施形態のように、ＡｌＮ層３を残したままＤＬＣ膜２２を形成してもよい。

なお、これらの方法により製造されたＧａＮ系ＨＥＭＴは、例えば無線通信の基地局に含まれる高出力増幅器に用いることができる。また、電源用途として、ＡＣ−ＡＣコンバータ、ＡＣ−ＤＣコンバータ、高周波電源等に使用することができる。電源用途では、ＧａＮの高耐圧、低損失及び高速スイッチングの特性を活かして、高周波化による受動部品の小型化及び素子数の低減等が可能となり、また、熱抵抗低減によるヒートシンクの小型化等が可能となる。そして、これらにより、電力変換装置の小型化、軽量化及び低コスト化が実現できる。

また、核形成層の材料はＡｌＮに限定されず、その上に形成する結晶層に応じて適宜選択することができる。例えば、その上に形成する結晶層がＧａＮ系結晶層である場合、核形成層として、ＡｌＮ系結晶層を用いることができる。また、化合物半導体結晶層の材料も限定されない。例えば、ＧａＮ、ＡｌＮ又はＩｎＮ等の窒化物半導体を単独で用いてもよく、また、これらの二種以上の混晶を用いてもよい。

また、貫通穴２の大きさ、ピッチ及び形状も特に限定されない。但し、この貫通穴２に起因する化合物半導体結晶層の開口部が、当該化合物半導体結晶層の横方向への成長に伴って容易に消失する程度のものであることが好ましい。また、分離の際にエッチング溶液が容易に侵入できる程度のものであることも好ましい。

また、結晶成長基板の材料も特に限定されず、半絶縁性のＳｉＣ基板の他に、サファイア基板、酸化亜鉛基板等を用いることもできる。但し、化合物半導体結晶層中の欠陥を抑制するためには、半絶縁性のＳｉＣ基板の使用が好ましい。

また、化合物半導体結晶層の成長条件も特に限定されない。但し、横方向への成長に伴って開口部が容易に消失する程度のものであることが好ましい。ＧａＮ系結晶層については、種々のエピタキシャル横方向成長（ＥＬＯ：epitaxial lateral overgrowth）技術が開発されている。例えば、上述のようなＨＶＰＥ法に基づくＦＩＥＬＯ（facet-initiated ELO）技術、及び有機金属気相成長（ＭＯＶＰＥ：metal-organic vapor phase epitaxy）法に基づくＦＡＣＥＬＯ（facet-controlled ELO）技術等が開発されている。

また、化合物半導体結晶層上に形成する半導体素子はＨＥＭＴに限定されない。例えば、ＩＧＢＴ（insulated gate bipolar transistor）を形成してもよい。

また、光電気化学的エッチングに用いるエッチング溶液もフッ酸溶液（ＨＦ溶液）に限定されない。

また、貫通穴２を形成する方法も特に限定されず、例えばレーザエッチングを行ってもよい。なお、貫通穴２に伴う問題が生じることもあり得る。例えば、基板１を真空吸着した場合に、ＧａＮ層４にダメージが生じることもあり得る。このような場合には、貫通穴２の形成後に、貫通穴２に、例えば裏側から埋め込み材を埋め込んでもよい。そして、埋め込み材は、分離の前に除去すればよい。埋め込み材としては、例えばスピンオングラス（ＳＯＧ：spin on glass）を用いることができる。また、埋め込みの方法は特に限定されないが、例えば、基板１の裏面にＳＯＧを塗布し、これを焼結し、その後、ＣＭＰ等により裏面を平坦化すればよい。このような方法は、例えばマイクロパイプを埋め込む方法として特開２００６−２７８６０９号公報に記載されている。

第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｇに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｈに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｉに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｊに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｋに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｌに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｍに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｎに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｏに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｐに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｑに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｒに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図１Ｓに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。基板１を示す平面図である。貫通穴２のＳＥＭ写真の一例を示す図である。ＡｌＮ層３を基板１から分離する方法を示す図である。光電気化学的エッチングの詳細を示す図である。第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図６Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図７Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図７Ｂに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図７Ｃに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図７Ｄに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図７Ｅに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。

符号の説明

１：基板
２：貫通穴
３：ＡｌＮ層
４：ＧａＮ層
５：ｉ−ＡｌＧａＮ層
６：ｎ−ＡｌＧａＮ層
７：ｎ−ＧａＮ層
９ｄ：ドレイン電極
９ｇ：ゲート電極
９ｓ：ソース電極
１０：パッシベーション膜
１２：パッシベーション膜
２１：基板
２２：基板
６２：基板

Claims

貫通穴が形成された結晶成長基板の一方の面上に化合物半導体結晶層を形成して前記貫通穴の開口部を消失させる工程と、
所定のエッチング溶液を前記貫通穴に侵入させると共に、前記結晶成長基板に紫外線を照射することにより、前記化合物半導体結晶層を前記結晶成長基板から分離する工程と、
を有することを特徴とする半導体装置の製造方法。
前記化合物半導体結晶層として、窒化物半導体結晶層を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
前記窒化物半導体結晶層として、ＧａＮ、ＡｌＮ及びＩｎＮからなる群から選択された一種又は二種以上の混晶からなるものを用いることを特徴とする請求項２に記載の半導体装置の製造方法。
前記結晶成長基板として、ＳｉＣ基板を用いることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
前記分離する工程の後、前記化合物半導体結晶層に基板を貼り付ける工程を更に有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。