JP2012199277A - 電子部品の製造方法 - Google Patents

Abstract

【課題】導電膜を含む層の加工によって密の配線と疎の配線とが混在して形成された配線層で、所望の配線間の領域にのみ空隙を形成することができる電子部品の製造方法を提供する。
【解決手段】実施形態によれば、電子部品の製造方法は、まず、密の配線と疎の配線とを含む配線パターンとなるように、基板１上の導電性材料膜を含む加工対象を加工する。ついで、密の配線の形成領域にのみ配線間を埋め込む犠牲膜１１１を形成した後、基板１上に絶縁膜１１２を形成する。絶縁膜１１２上にレジスト１１３を塗布し、密の配線の形成領域上の一部と疎の配線の形成領域とが露出するようにレジスト１１３のパターニングを行った後、レジスト１１３をマスクとして絶縁膜１１２をエッチングする。さらに、密の配線の形成領域上の一部を通して、犠牲膜１１１を除去する。そして、疎の配線の形成領域で隣接する配線間を埋め込むように基板１上に埋込絶縁膜１１４を形成する。
【選択図】図１

Description

本発明の実施形態は、電子部品の製造方法に関する。

たとえば、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置では、高集積化を図るためにメモリセルが微細化されると、隣接ワード線間距離が小さくなる。このため、隣接するゲート電極間の寄生容量が増大し、書き込み速度の大幅な低下を招いていた。

また、近年の半導体装置の微細化に伴って、配線も微細化されている。一般的に半導体装置での配線の周囲は絶縁膜で囲まれているため、配線間の寄生容量による遅延が発生する。そのため、従来では、隣接する配線間を空隙にして配線間の絶縁層の誘電率を下げることが提案されている。

特開２００３−１１５５３４号公報

しかしながら、従来技術は、配線を絶縁膜に埋め込んで形成した後に、隣接する配線間に空隙を形成するものであり、たとえば配線層となる導電膜を疎の配線と密の配線とが混在するようにエッチングによって加工した後に、配線間の所望の位置を空隙にし、他の位置には絶縁膜を埋め込む方法については提案されていなかった。

本発明の一つの実施形態は、導電膜を含む層の加工によって密の配線と疎の配線とが混在して形成された配線層で、所望の配線間の領域にのみ空隙を形成することができる電子部品の製造方法を提供することを目的とする。

本発明の一つの実施形態によれば、電子部品の製造方法は、加工工程と、犠牲膜形成工程と、第１犠牲膜除去工程と、絶縁膜形成工程と、マスク形成工程と、エッチング工程と、第２犠牲膜除去工程と、埋込絶縁膜形成工程と、を含む。まず、前記加工工程では、隣接する配線間の距離が所定値以下となる密の配線と、隣接する配線間の距離が前記所定値よりも大きい疎の配線と、を含む配線パターンとなるように、基板上の導電性材料膜を含む加工対象を加工する。ついで、前記犠牲膜形成工程では、前記配線パターンが形成された前記基板上に犠牲膜を、前記密の配線の形成領域では隣接する前記配線間を埋め込むように形成する。その後、前記第１犠牲膜除去工程では、前記密の配線の形成領域で隣接する前記配線間に埋め込まれた前記犠牲膜を残置させつつ、前記配線パターン上に形成された前記犠牲膜と、前記疎の配線の形成領域で隣接する前記配線間に形成された前記犠牲膜と、を除去する。ついで、前記絶縁膜形成工程では、前記配線パターンと残置した前記犠牲膜が形成された前記基板上に絶縁膜を形成する。その後、前記マスク形成工程では、前記密の配線の形成領域上の一部と前記疎の配線の形成領域とで前記絶縁膜が露出するように、前記絶縁膜上にマスクを形成し、前記エッチング工程では、前記マスクを用いて、露出した前記絶縁膜をエッチングする。ついで、前記第２犠牲膜除去工程では、前記絶縁膜がエッチングされた前記密の配線の形成領域上の一部を通して前記犠牲膜を除去し、前記密の配線の形成領域で隣接する前記配線間に空隙を形成する。そして、前記埋込絶縁膜形成工程では、前記密の配線の形成領域で隣接する前記配線間に空隙を形成した後、前記疎の配線の形成領域で隣接する前記配線間を埋め込むように前記基板上に埋込絶縁膜を形成する。

図１は、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。 図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。 図３は、図２のＡ−Ａ断面図である。 図４−１は、この実施形態による電子部品の製造方法の一例を模式的に示す図である（その１）。 図４−２は、この実施形態による電子部品の製造方法の一例を模式的に示す図である（その２）。 図４−３は、この実施形態による電子部品の製造方法の一例を模式的に示す図である（その３）。 図４−４は、この実施形態による電子部品の製造方法の一例を模式的に示す図である（その４）。 図４−５は、この実施形態による電子部品の製造方法の一例を模式的に示す図である（その５）。 図４−６は、この実施形態による電子部品の製造方法の一例を模式的に示す図である（その６）。 図４−７は、この実施形態による電子部品の製造方法の一例を模式的に示す図である（その７）。 図４−８は、この実施形態による電子部品の製造方法の一例を模式的に示す図である（その８）。 図４−９は、この実施形態による電子部品の製造方法の一例を模式的に示す図である（その９）。 図４−１０は、この実施形態による電子部品の製造方法の一例を模式的に示す図である（その１０）。 図４−１１は、この実施形態による電子部品の製造方法の一例を模式的に示す図である（その１１）。

以下に添付図面を参照して、実施形態にかかる電子部品の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。

以下では、ＮＡＮＤ型フラッシュメモリ装置に実施形態を適用した場合について説明する。図１は、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＳＴ１，ＳＴ２と、これらの選択ゲートトランジスタＳＴ１，ＳＴ２間に複数個（たとえば、２ⁿ乗個（ｎは正の整数））のメモリセルトランジスタ（以下、メモリセルともいう）ＭＣが直列接続されたメモリセル列とからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に配置されることによって構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルＭＣは隣接するもの同士でソース／ドレイン領域を共用して形成されている。

図１中のＸ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルＭＣは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＳＴ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＳＴ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＳＴ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢの一方の端は、図１中のＸ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＳＴ２は、ソース領域を介して図１中のＸ方向に延びるソース線ＳＬに接続されている。

図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としての基板１に、素子分離領域としてのＳＴＩ（Shallow Trench Isolation）２が図２中のＹ方向に延在して、Ｘ方向に所定の間隔で複数本形成され、これによって隣接する活性領域３が図２中のＸ方向に分離した状態に形成されている。活性領域３と直交する図２中のＸ方向に延在して、Ｙ方向に所定間隔でメモリセルＭＣのワード線ＷＬが形成されている。

また、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ１が、隣接して並行に形成されている。隣接する２本の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。この例ではビット線コンタクトＣＢは、隣接する活性領域３にＹ方向の位置を交互に変えて配置されている。すなわち、２本の選択ゲート線ＳＧＬ１の間において、一方の選択ゲート線ＳＧＬ１側に寄せて配置されるビット線コンタクトＣＢと、他方の選択ゲート線ＳＧＬ１側に寄せて配置されたビット線コンタクトＣＢとが、交互に配置された、いわゆる千鳥状に配置された状態である。

選択ゲート線ＳＧＬ１と所定本数のワード線ＷＬを存した位置に、選択ゲート線ＳＧＬ１の場合と同様にして、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ２が並行して形成されている。そして、２本の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳが配置されている。

ワード線ＷＬと交差する活性領域３上にはメモリセルＭＣの積層ゲート構造ＭＧが形成され、選択ゲート線ＳＧＬ１，ＳＧＬ２と交差する活性領域３上には選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２が形成されている。

図３は、図２のＡ−Ａ断面図である。すなわち、活性領域３における選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２と、２つの選択ゲートトランジスタＳＴ１，ＳＴ２間に配置されたメモリセルＭＣの積層ゲート構造ＭＧと、を示したものである。この図３において、シリコン基板などの基板１上に形成されたメモリセルＭＣの積層ゲート構造ＭＧおよび選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２は、トンネル絶縁膜１１を介して浮遊ゲート電極膜１２と、電極間絶縁膜１３と、制御ゲート電極膜１４とが順次積層されている。なお、選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２の電極間絶縁膜１３には、浮遊ゲート電極膜１２と制御ゲート電極膜１４とを導通するための開口１３ａが形成され、この開口１３ａ内に制御ゲート電極膜１４が埋め込まれている。これによって、選択ゲートトランジスタＳＴ１，ＳＴ２では、浮遊ゲート電極膜１２と制御ゲート電極膜１４とでゲート電極が構成される。また、ゲート構造ＳＧ１，ＳＧ２と積層ゲート構造ＭＧの上部には、シリコン酸化膜やシリコン窒化膜などからなるハードマスク膜１０１が形成されている。

トンネル絶縁膜１１としては、熱酸化膜や熱酸窒化膜、ＣＶＤ（Chemical Vapor Deposition）酸化膜やＣＶＤ酸窒化膜、あるいはＳｉを挟んだ絶縁膜やＳｉがドット状に埋め込まれた絶縁膜などを用いることができる。浮遊ゲート電極膜１２としては、Ｎ型不純物もしくはＰ型不純物がドーピングされた多結晶シリコンや、Ｍｏ，Ｔｉ，Ｗ，ＡｌもしくはＴａなどを用いたメタル膜もしくはポリメタル膜、または窒化膜などを用いることができる。電極間絶縁膜１３としては、シリコン酸化膜やシリコン窒化膜、シリコン酸化膜とシリコン窒化膜との積層構造のＯＮＯ（Oxide-Nitride-Oxide）膜、酸化アルミニウム膜や酸化ハフニウム膜などの高誘電率膜、またはシリコン酸化膜もしくはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造などを用いることができる。制御ゲート電極膜１４としては、Ｎ型不純物もしくはＰ型不純物がドーピングされた多結晶シリコンやＭｏ，Ｔｉ，Ｗ，ＡｌもしくはＴａなどを用いたメタル膜もしくはポリメタル膜、または多結晶シリコン膜と金属シリサイド膜との積層構造などを用いることができる。

積層ゲート構造ＭＧ−ＭＧ間、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間の基板１の表面付近にはソース／ドレイン領域となる不純物拡散領域１６ａが形成され、その上部には、トンネル絶縁膜１１が形成されている。また、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の基板１の表面付近には、不純物拡散領域１６ａと同じくソース／ドレイン領域となる不純物拡散領域１６ｂがそれぞれ形成されている。

隣接する一対のゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間においては、それぞれ対向するゲート構造ＳＧ１，ＳＧ２の側壁面にシリコン酸化膜からなるオフセットスペーサ膜３１が形成され、ゲート構造ＳＧ１−ＳＧ１，ＳＧ２−ＳＧ２間の基板１の表面にはトンネル絶縁膜１１が形成されている。対向するオフセットスペーサ膜３１間の基板１の表面付近には、ビット線コンタクトＣＢおよびソース線コンタクトＣＳのコンタクト抵抗を下げるための不純物拡散領域１６ｃが形成されている。この不純物拡散領域１６ｃは、不純物拡散領域１６ｂよりも幅寸法が狭く、拡散深さ（ｐｎ接合の深さ）が深く形成されており、ＬＤＤ（Lightly Doped Drain）構造とされている。

また、ビット線ＢＬ方向に直列に接続されるメモリセルＭＣの列と、このメモリセルＭＣの列の両端に配置される一対の選択ゲートトランジスタＳＴ１，ＳＴ２との上部を覆うように、絶縁膜１１２が形成される。絶縁膜１１２上と、ゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間のオフセットスペーサ膜３１で囲まれる領域の内側には、酸化膜などからなる埋込絶縁膜１１４が埋め込み形成されている。この埋込絶縁膜１１４は、後述するように、プラズマＣＶＤ法などの方法で形成することで、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間や、積層ゲート構造ＭＧ−ＭＧ間に空隙ＡＧを形成している。

ワード線ＷＬ方向の積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間および積層ゲート構造ＭＧ−ＭＧ間は、それぞれ空隙（エアギャップ）ＡＧとして埋め込み物が存在しない領域となっている。これら空隙ＡＧは、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間や積層ゲート構造ＭＧ−ＭＧ間に、誘電体として誘電率が非常に小さい空気（または真空状態）を設けた構成となっている。これにより、セル間の結合容量を低減することができる。

具体的には、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間および積層ゲート構造ＭＧ−ＭＧ間に形成された溝には、絶縁膜１１２が形成されておらず、その上部が絶縁膜１１２で閉じられた構造となって、空隙ＡＧが形成されている。つまり、浮遊ゲート電極膜１２、電極間絶縁膜１３および制御ゲート電極膜１４の側面が露出した状態となっている。

メモリセルＭＣの列の一方の端部に配置される隣接するゲート構造ＳＧ１−ＳＧ１間には、埋込絶縁膜１１４の上面から基板１の表面に達するコンタクトプラグ４５が形成されている。コンタクトプラグ４５はビット線コンタクトＣＢに相当し、前述のように、隣接するビット線コンタクトＣＢとは千鳥状に交互に配置されており、図３の場合には右側に寄った位置に形成されている。また、メモリセルＭＣの列の他方の端部に配置される隣接するゲート構造ＳＧ２−ＳＧ２間には、埋込絶縁膜１１４の上面から基板１の表面に達するコンタクトプラグ４６が形成されている。このコンタクトプラグ４６はソース線コンタクトＣＳに相当し、ビット線ＢＬ間を横断するように形成される。

このような積層ゲート構造ＭＧとゲート構造ＳＧ１，ＳＧ２を有するＮＡＮＤ型フラッシュメモリで、隣接するワード線ＷＬ−ＷＬ間に、誘電率の非常に小さい空気（真空状態も含む）を存在させた空隙ＡＧを設けることで、隣接するワード線ＷＬ−ＷＬ間の結合容量を著しく小さくすることができる。これによって、配線間容量を低減でき、トンネル絶縁膜１１にかかる電圧を大きくでき、データの書き込み速度が低減するのを抑制できる。

また、隣接するゲート構造ＳＧ１−ＳＧ１間またはＳＧ２−ＳＧ２間を埋込絶縁膜１１４で埋め込むことでボイドの発生が抑えられ、この領域にビット線コンタクトＣＢまたはソース線コンタクトＣＳを形成した場合でも、隣接する選択ゲートトランジスタＳＴ１−ＳＴ１間またはＳＴ２−ＳＴ２間でのショートを防ぐことができる。

このように、この実施形態では、細い線幅の配線が密に配置された領域では、隣接する配線との間に空隙ＡＧを形成し、太い線幅の配線が疎に（孤立して）配置された領域では、隣接する配線との間に空隙ＡＧを形成せずに埋込絶縁膜１１４で埋め込むようにしている。このとき、空隙ＡＧを形成するのは、隣接する配線との距離が、最も細い配線の線幅の２倍程度の長さまでの場合であり、それよりも長い場合には、埋込絶縁膜１１４が埋め込まれる。また、ここで、配線とは、上記した例に示したように、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置におけるメモリセルトランジスタＭＣの積層ゲート構造ＭＧと、選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２の配列であってもよいし、通常の導電性材料からなる配線の配列であってもよい。

つぎに、このような構造を有する電子部品の製造方法について不揮発性半導体記憶装置を例に挙げて説明する。図４−１〜図４−１１は、この実施形態による電子部品の製造方法の一例を模式的に示す図であり、（ａ）は上面図であり、（ｂ）は（ａ）のＢ−Ｂ断面図である。

まず、図４−１に示されるように、シリコン基板などの基板１上にトンネル絶縁膜１１と浮遊ゲート電極膜１２を成膜する。トンネル絶縁膜１１は熱酸化などの方法によって形成することができ、浮遊ゲート電極膜１２はＣＶＤ法などの成膜法によって形成することができる。ついで、フォトリソグラフィ技術とエッチング技術とを用いて、後に形成される隣接するメモリユニット間を分離するようにパターニングを行って、ビット線ＢＬ方向に延在し、半導体基板にまで到達する図示しないトレンチを形成し、トレンチに絶縁膜を埋め込みＳＴＩ２を形成する。

その後、図４−２に示されるように、電極間絶縁膜１３および制御ゲート電極膜（ワード線）１４の一部となる第１導電膜１４ＡをＣＶＤ法やスパッタ法などの成膜法で順に形成する。ついで、リソグラフィ技術とエッチング技術とを用いて、後に選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２が形成される領域に開口１３ａを形成し、第１導電膜１４Ａと電極間絶縁膜１３の一部を除去する。開口１３ａは、浮遊ゲート電極膜１２が露出するように形成される。

その後、図４−３に示されるように、制御ゲート電極膜１４の一部となる第２導電膜１４ＢをＣＶＤ法やスパッタ法などの成膜法で形成する。ここで、後にメモリセルＭＣの積層ゲート構造ＭＧが形成される領域では、第１導電膜１４Ａと第２導電膜１４Ｂとで制御ゲート電極膜１４が形成される。これより後の図面では、第１導電膜１４Ａと第２導電膜１４Ｂとを合わせて制御ゲート電極膜１４として一体的に図示する。また、選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２が形成される領域では、浮遊ゲート電極膜１２と制御ゲート電極膜１４（第１導電膜１４Ａと第２導電膜１４Ｂ）とが電気的に接続可能な状態となり、ゲート電極として機能する。ついで、制御ゲート電極膜１４の上に、ドライエッチング加工でのハードマスク膜１０１を積層形成する。

この後、フォトリソグラフィ技術を用いて、積層ゲート構造ＭＧおよびゲート構造ＳＧ１，ＳＧ２を形成するためのレジストパタンを形成する。そして、図４−４に示されるように、ＲＩＥ（Reactive Ion Etching）法によって、まずこのレジストパタンをマスクとしてハードマスク膜１０１をエッチングし、ついでハードマスク膜１０１をマスクとして、制御ゲート電極膜１４、電極間絶縁膜１３、および浮遊ゲート電極膜１２をエッチングする。これによって、ビット線ＢＬ方向に隣接する選択ゲートトランジスタＳＴ１，ＳＴ２とメモリセルＭＣとの間が分離され、積層ゲート構造ＭＧおよびゲート構造ＳＧ１，ＳＧ２が形成される。ここで、積層ゲート構造ＭＧ間の距離は、処理領域の中で最も配線幅の細い積層ゲート構造ＭＧ（ワード線）の配線幅と略等しく、積層ゲート構造ＭＧとゲート構造ＳＧ１，ＳＧ２との間の距離は、積層ゲート構造ＭＧの配線幅よりも広く、積層ゲート構造ＭＧの配線幅の２倍程度以下であり、ゲート構造ＳＧ１−ＳＧ１間またはＳＧ２−ＳＧ２間は、積層ゲート構造ＭＧの配線幅の２倍よりも広く形成されている。ここでは、配線幅が１５ｎｍの積層ゲート構造ＭＧを３０ｎｍのピッチで形成し、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間の間隔を６０ｎｍであるとする。

その後、図４−５に示されるように、各積層ゲート構造ＭＧ−ＭＧ間、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間、およびゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間にイオン注入処理を行い、活性化させて、メモリセルＭＣと選択ゲートトランジスタＳＴ１，ＳＴ２のソース／ドレイン領域に相当する不純物拡散領域１６ａ，１６ｂを形成する。

さらに、積層ゲート構造ＭＧとゲート構造ＳＧ１，ＳＧ２を形成した基板１上の全面に、塗布法によって犠牲膜１１１を形成する。犠牲膜１１１として、たとえばスピンコート法によって形成されるカーボンポリマー膜などを用いることができる。ここでは、積層ゲート構造ＭＧ−ＭＧ間と、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間が犠牲膜１１１で完全に埋め込まれ、ゲート構造ＳＧ１−ＳＧ１間およびＳＧ２−ＳＧ２間は犠牲膜１１１で完全に埋め込まれないように、犠牲膜１１１の厚さが調整される。具体的には、犠牲膜１１１の厚さは、積層ゲート構造ＭＧの配線幅の半分から同程度の範囲であることが望ましい。

その後、図４−６に示されるように、アッシング処理によって、密な配線間（積層ゲート構造ＭＧ−ＭＧ間と、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間）に埋め込まれた犠牲膜１１１のみを残し、他の部分の犠牲膜１１１を除去する。アッシング処理として、たとえばこの後に用いるＡＬＤ（Atomic Layer Deposition）装置内に基板１を配置し、常温で酸素プラズマ処理を行う。このとき、後に同一の処理チャンバ内で形成する絶縁膜の成膜時間よりも長い時間酸素プラズマ処理を行うことで、犠牲膜１１１を積層ゲート構造ＭＧ−ＭＧ間と積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間に埋まった部分のみ残置させてアッシング除去することができる。

ついで、図４−７に示されるように、基板１上の全面に、ＡＬＤ法によって絶縁膜１１２を形成する。絶縁膜１１２として、たとえばシリコン酸化膜を用いることができる。ここでは、ＡＬＤ装置を用いて、酸素プラズマとジイソプロピルアミノシランのガスとを、常温〜１００℃付近の低温で交互に流すことによって、絶縁膜１１２の成膜処理を行う。たとえば、１５〜２０ｎｍの厚さの絶縁膜１１２を形成する。隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間では、露出したゲート構造ＳＧ１，ＳＧ２の側面部分と隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の底部を覆うように絶縁膜１１２が形成され、それ以外の部分では、ゲート構造ＳＧ１，ＳＧ２の上面や積層ゲート構造ＭＧの上面、犠牲膜１１１の上面を覆うように絶縁膜１１２が形成される。

その後、図４−８に示されるように、絶縁膜１１２上にレジスト１１３を塗布し、フォトリソグラフィ技術を用いて、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間以外のセル領域を覆うようにパターニングを行い、マスクパタンを形成する。このマスクパタンは、セル領域を覆うように形成されるが、図４−８（ａ）に示されるように、ワード線方向の端部（引き出し部）１２０には形成されない。なお、この場合には、セル領域のみを覆うようにすればよいので、比較的安価な解像度の低い露光機でも使用可能である。

続いて、図４−９に示されるように、レジスト１１３をマスクとして、ＲＩＥなどの異方性エッチングを用いて、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間に存在する絶縁膜１１２のエッチバックを行う。ここでは、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の底部に形成された絶縁膜１１２が除去される程度にエッチングを行う。これによって、ゲート構造ＳＧ１，ＳＧ２の側面には、オフセットスペーサ膜３１が形成される。また、レジスト１１３で被覆されていないセル領域の引き出し部１２０の絶縁膜１１２も除去され、犠牲膜１１１が露出する。その後、イオン注入法により不純物を隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の基板１の表層に注入して熱処理によって活性化させ、チャネル電界緩和のための不純物拡散領域１６ｃを形成する。

ついで、図４−１０に示されるように、酸素プラズマを用いたアッシング処理によって、絶縁膜１１２上のレジスト１１３と、積層ゲート構造ＭＧ−ＭＧ間および積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間を埋める犠牲膜１１１と、を除去する。犠牲膜１１１としてカーボンポリマー膜が用いられる場合には、犠牲膜１１１は、酸素アッシング耐性が極めて弱いため、犠牲膜１１１が露出している引き出し部１２０を通して容易に除去される。

そして、図４−１１に示されるように、プラズマＣＶＤ法などの方法によって、基板１上の全面に埋込絶縁膜１１４を形成する。ここでは、引き出し部１２０、および隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間に埋込絶縁膜１１４が埋設される。このとき、ゲート構造ＳＧ１，ＳＧ２の側面のオフセットスペーサ膜３１は上端部にテーパを有しており、また引き出し部１２０ではボイドを形成する必要がなく埋め込み性の比較的良好な低バイアスでの成膜を行えるため、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間にはボイドのない埋込絶縁膜１１４を形成することができる。その後、図３に示されるように、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間において、埋込絶縁膜１１４の上面から基板１の表面に達するコンタクトプラグ４５，４６が形成される。

なお、ここでは、配線が密に配置された積層ゲート構造ＭＧ間および積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間をすべて空洞化する場合について説明したが、図４−８に示されるレジスト１１３からなるマスクパタンを変更することで、配線が密に配置された領域のうちの所望の配線間に選択的に空洞を形成することもできる。たとえば、セル領域を覆うようにマスクパタンを形成する際に、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間および引き出し部１２０とともに積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間にもマスクパタンが形成されないようにすれば、引き出し部１２０と同様に積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間でも犠牲膜１１１が除去されて生じた空間に埋込絶縁膜１１４を埋め込むことができる。さらに、マスクパタンを変更して所望の積層ゲート構造ＭＧ間に埋込絶縁膜１１４を埋め込み形成してもよく、配線が密に配置された領域における任意の配線間に空洞を形成する一方、他の配線間は埋込絶縁膜１１４を埋め込むこともできる。

また、以上の実施形態では、密の配線としてＮＡＮＤ型フラッシュメモリのメモリセルＭＣのゲート電極を、疎の配線として選択ゲートトランジスタＳＴ１，ＳＴ２のゲート電極を例に挙げ、隣接する選択ゲートトランジスタＳＴ１−ＳＴ１間、ＳＴ２−ＳＴ２間にのみ層間絶縁膜を埋め込み、その他のゲート電極間は空隙を形成する場合を例に挙げた。しかし、このような不揮発性半導体記憶装置のみではなく、一般的な半導体装置のゲート電極形成時やＲｅＲＡＭ（Resistive Random Access Memory）などのクロスポイント型メモリのメモリセルの形成時、半導体装置に使用される配線の形成時などのその他の半導体装置の製造方法においても、上記した実施形態を適用することができる。

この実施形態では、密な配線間に犠牲膜１１１を埋め込み、疎な配線間にはすべてが埋め込まれないように配線間に犠牲膜１１１を形成した後、配線上と疎な配線間の犠牲膜１１１を除去し、配線と犠牲膜１１１が形成された基板上を絶縁膜１１２で覆い、配線端部付近の絶縁膜１１２を除去し、そこから犠牲膜１１１を除去した後、疎な配線間を埋めるように埋込絶縁膜１１４を形成した。これによって、隣接する密な配線間に十分な空洞を形成することができるとともに、隣接する疎な配線間にはボイドのない埋込絶縁膜１１４を埋め込むことができるという効果を有する。また、配線端部付近の絶縁膜１１２の除去の際に使用するレジスト１１３のアッシング処理と同時に、犠牲膜１１１も除去して空隙ＡＧを形成したので、効率よくレジスト１１３と犠牲膜１１１を除去することができる。

また、密な配線の側面には、まったく酸化膜が堆積されないので、酸化膜による容量の押し上げがなく、メタル膜の酸化も抑えられるという効果を有する。さらに、低バイアスのプラズマＣＶＤ法で埋込絶縁膜１１４を形成したので、疎な配線間にはボイドのない埋込絶縁膜１１４を形成することができるとともに、塗布型絶縁膜のように固定電荷が形成されない。その結果、配線がたとえばＮＡＮＤ型フラッシュメモリの積層ゲート構造ＭＧの場合には、固定電荷によるスイッチング特性の影響を抑制することができる。

また、犠牲膜１１１の蓋の役割をする絶縁膜１１２は、ＮＡＮＤ型フラッシュメモリの場合には、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の側面では、エッチバック処理によってオフセットスペーサ膜３１として利用されるので、選択ゲートトランジスタＳＴ１，ＳＴ２での短チャネル効果を抑制することができる。さらに、低温で形成された絶縁膜（酸化膜）からなるオフセットスペーサ膜３１は、アッシング時に酸素プラズマによって改質されるので、リーク電流を改善することができるという効果も有する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…基板、２…ＳＴＩ（素子分離絶縁膜）、３…活性領域、１１…トンネル絶縁膜、１２…浮遊ゲート電極膜、１３…電極間絶縁膜、１３ａ…開口、１４…制御ゲート電極膜、１４Ａ…第１導電膜、１４Ｂ…第２導電膜、１６ａ，１６ｂ，１６ｃ…不純物拡散領域、３１…オフセットスペーサ膜、４５，４６…コンタクトプラグ、１０１…ハードマスク膜、１１１…犠牲膜、１１２…絶縁膜、１１３…レジスト、１１４…埋込絶縁膜、１２０…引き出し部。

Claims (5)

1. 隣接する配線間の距離が所定値以下となる密の配線と、隣接する配線間の距離が前記所定値よりも大きい疎の配線と、を含む配線パターンとなるように、基板上の導電性材料膜を含む加工対象を加工する加工工程と、
   前記配線パターンが形成された前記基板上に犠牲膜を、前記密の配線の形成領域では隣接する前記配線間を埋め込むように形成する犠牲膜形成工程と、
   前記密の配線の形成領域で隣接する前記配線間に埋め込まれた前記犠牲膜を残置させつつ、前記配線パターン上に形成された前記犠牲膜と、前記疎の配線の形成領域で隣接する前記配線間に形成された前記犠牲膜と、を除去する第１犠牲膜除去工程と、
   前記配線パターンと残置した前記犠牲膜が形成された前記基板上に絶縁膜を形成する絶縁膜形成工程と、
   前記密の配線の形成領域上の一部と前記疎の配線の形成領域とで前記絶縁膜が露出するように、前記絶縁膜上にマスクを形成するマスク形成工程と、
   前記マスクを用いて、露出した前記絶縁膜をエッチングするエッチング工程と、
   前記絶縁膜がエッチングされた前記密の配線の形成領域上の一部を通して前記犠牲膜を除去し、前記密の配線の形成領域で隣接する前記配線間に空隙を形成する第２犠牲膜除去工程と、
   前記密の配線の形成領域で隣接する前記配線間に空隙を形成した後、前記疎の配線の形成領域で隣接する前記配線間を埋め込むように前記基板上に埋込絶縁膜を形成する埋込絶縁膜形成工程と、
   を含むことを特徴とする電子部品の製造方法。
2. 前記犠牲膜としてカーボン膜、前記絶縁膜としてシリコン酸化膜がそれぞれ用いられ、前記第１犠牲膜除去工程と前記絶縁膜形成工程とは、酸素プラズマを同一のチャンバ内に供給して行われることを特徴とする請求項１に記載の電子部品の製造方法。
3. 前記埋込絶縁膜形成工程では、前記埋込絶縁膜をＣＶＤ法によって形成することを特徴とする請求項１または２に記載の電子部品の製造方法。
4. 前記エッチング工程では、前記疎の配線の形成領域で露出した前記絶縁膜をエッチバックし、前記疎の配線の配線パターンの側壁にスペーサ膜を形成することを特徴とする請求項１〜３のいずれか１つに記載の電子部品の製造方法。
5. 前記基板は、半導体基板であり、
   前記加工対象は、
   トンネル絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極が順に積層された積層ゲート構造と、前記積層ゲート構造を挟んだ前記半導体基板の第１の方向の両側表面に形成されるソース／ドレイン領域と、を有するメモリセルトランジスタが前記第１の方向に所定の数直列に接続されたメモリセル列と、
   前記トンネル絶縁膜、前記浮遊ゲート電極膜、厚さ方向に貫通する開口を有する前記電極間絶縁膜および前記制御ゲート電極膜が積層されたゲート構造と、前記ゲート構造を挟んだ前記半導体基板の前記第１の方向の両側表面に形成されるソース／ドレイン領域と、を有し、前記メモリセル列の両端に配置される選択ゲートトランジスタと、
   を備えるセルユニットが、前記第１の方向に垂直な第２の方向に所定の間隔で配置され、前記第２の方向に配列される前記メモリセルトランジスタ同士がワード線によって互いに接続され、前記第２の方向に配列される前記選択ゲートトランジスタ同士が選択ゲート線によって互いに接続される構造の不揮発性半導体記憶装置であり、
   前記密の配線は、前記ワード線によって接続された前記積層ゲート構造であり、
   前記疎の配線は、前記選択ゲート線によって接続された前記ゲート構造であることを特徴とする請求項１〜４のいずれか１つに記載の電子部品の製造方法。

Images