JP2012199285A - 半導体素子、半導体素子の製造方法、およびトランジスタ回路 - Google Patents

半導体素子、半導体素子の製造方法、およびトランジスタ回路 Download PDF

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Abstract

【課題】高電子移動度トランジスタの耐圧を高くする。
【解決手段】第１の高電子移動度トランジスタ４と、負の閾値電圧を有する第２の高電子移動度トランジスタ６とを有し、第２の高電子移動度トランジスタ６のソースＳ２は、第１の高電子移動度トランジスタ４のゲートＧ１に接続され、第２の高電子移動度トランジスタ６のゲートＧ２は、第１の高電子移動度トランジスタ４のソースＳ１に接続されている。
【選択図】図１

Description

本発明は、半導体素子、半導体素子の製造方法、およびトランジスタ回路に関する。
ＧａＮ−ＨＥＭＴ（high electron mobility transistor）は、その高い破壊電界強度と高い移動度からハイパワー・スイッチング素子として有望である。しかし、ＩＣ（integrated circuit）が生成する数Ｖ程度の電圧でＧａＮ−ＨＥＭＴを駆動するため、ゲート直下には薄い絶縁層が設けられる。ソースドレイン間に高電圧が印加されると、この薄い絶縁層は容易に破壊されてしまう。すなわちＧａＮ−ＨＥＭＴ自体の耐圧は、高くはない。
そこで、ＧａＮ−ＨＥＭＴにフィールドプレート（field-plate; ＦＰ）を設けた半導体素子（以下、ＧａＮ―ＦＰ―ＨＥＭＴと呼ぶ）が提案されている。このＧａＮ―ＦＰ―ＨＥＭＴによればＧａＮ−ＨＥＭＴのソースドレイン間電圧に対する耐圧は、数百Ｖ程度に向上する。
Wataru Saito, "Field-Plate Structure Dependence of Current Collapse Phenomena in Hight-Voltage GaN-HEMTs", IEEE Electron device. Vol.31, July, 2010, No.7, pp.559-661, July 2010.
しかし、ゲート直下の絶縁層の厚さは変わらないので、ＧａＮ―ＦＰ―ＨＥＭＴのソースゲート間電圧に対する耐圧は、高くない。このため数１０Ｖ程度のノイズがゲートに印加されただけで、ＧａＮ―ＦＰ―ＨＥＭＴは破壊されてしまう。
ところで、静電気によるノイズは、容易に数百Ｖに達する。このような高電圧がソースとドレインの間に印加されると、フィールドプレートによりソースドレイン間電圧に対する耐圧が強化されたＧａＮ−ＦＰ―ＨＥＭＴであっても破壊される場合がある。
以上のように、高電子移動度トランジスタは、高電圧に対して耐圧が不十分である。
本装置の一観点によれば、第１の高電子移動度トランジスタと、負の閾値電圧を有する第２の高電子移動度トランジスタとを有し、前記第２の高電子移動度トランジスタのソースは、前記第１の高電子移動度トランジスタのゲートに接続され、前記第２の高電子移動度トランジスタのゲートは、前記第１の高電子移動度トランジスタのソースに接続されていることを特徴とするトランジスタ回路が提供される。
本装置の別の観点によれば、第１の化合物半導体素子と、前記第１の化合物半導体素子のゲートと外部端子との間に備えられる第２の化合物半導体素子とを有し、前記第２の化合物半導体素子はマイナスの閾値を有し、前記第２の化合物半導体素子のゲートは前記第１の化合物半導体素子のソースに接続される化合物半導体装置が提供される。
本半導体素子によれば、高電子移動度トランジスタの耐圧を高くすることができる。
実施の形態１のトランジスタ回路の回路図である。 第１の高電子移動度トランジスタの断面図である。 第２の高電子移動度トランジスタの断面図である。 実施の形態１のトランジスタ回路の動作を説明する図である。 実施の形態１の変形例を説明する回路図である。 実施の形態２のトランジスタ回路の平面図である。 実施の形態２の変形例の平面図である 実施の形態３のトランジスタ回路の回路図である。 実施の形態３の第１の高電子移動度トランジスタの断面図の一例である。 実施の形態３の第２の高電子移動度トランジスタの断面図の一例である。 実施の形態３のトランジスタ回路の製造方法の一例を説明する工程断面図である（その１）。 実施の形態３のトランジスタ回路の製造方法の一例を説明する工程断面図である（その２）。 実施の形態３のトランジスタ回路の製造方法の一例を説明する工程断面図である（その３）。 実施の形態３のトランジスタ回路の製造方法の一例を説明する工程断面図である（その４）。 実施の形態３のトランジスタ回路の製造方法の一例を説明する工程断面図である（その５）。
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。
（実施の形態１）
（１）構造
図１は、本実施の形態のトランジスタ回路２の回路図である。トランジスタ回路２は、第１の高電子移動度トランジスタ４と、負の閾値電圧を有する第２の高電子移動度トランジスタ６とを有している。図１の破線の枠内には、第１および第２の高電子移動度トランジスタ４,６の等価回路が示されている。
図１に示すように、第２の高電子移動度トランジスタ６のソースＳ２は、第１の高電子移動度トランジスタ４の第１のゲートＧ１に接続されている。第２の高電子移動度トランジスタ６のゲートＧ２は、第１の高電子移動度トランジスタ４の第１のソースＳ１に接続されている。
図２は、第１の高電子移動度トランジスタ４の断面図である。第１の高電子移動度トランジスタ４は、図２に示すように、基板８の上に設けられた半導体へテロ接合１０を有している。基板８は、例えばＳｉ基板である。
図２に示すように、半導体へテロ接合１０は、チャネル層１２と障壁層１４が積層されたヘテロ構造を有している。チャネル層１２は、例えばアンドープＧａＮ層である。障壁層１４は、例えばアンドープまたはｎ型のＡｌＧａＮ層である。すなわち半導体へテロ接合１０は、例えばＡｌＧａＮ／ＧａＮヘテロ接合である。
ＡｌＧａＮ／ＧａＮヘテロ接合では、ＡｌＧａＮ障壁層とＧａＮチャネル層との間の格子歪によりピエゾ分極が発生する。このピエゾ分極と自発分極により、ＡｌＧａＮ障壁層とＧａＮの界面に二次元電子ガスが生成される。
第１の高電子移動度トランジスタ４は、図２に示すように、第１のソースＳ１と、第１のゲートＧ１と、第１のフィールドプレートＦＰ１と、第１のドレインＤ１を有している。第１のＦＰ１は、第１のゲートＧ１と第１のドレインＤ１の間に設けられ、配線１５（図１参照）により第１のソースＳ１に接続されている。
図２に示すように、障壁層１４の上にはＳｉＮ膜等の第１の絶縁膜２４が設けられている。この第１の絶縁膜２４と障壁層１４が積層された積層膜２６には、障壁層１４の内部に達する第１のゲート用凹部２８が設けられている。
第１のゲート用凹部２８には、図２に示すように、第１のゲートＧ１が設けられている。更に、第１のゲートＧ１と積層膜２６の間には、第１のゲート絶縁層３０が設けられている。第１のゲート絶縁層３０は、例えばＡｌＮ膜とＳｉＮ膜の積層膜である。
また、積層膜２６には、障壁層１４の表面に達するＦＰ用凹部２８ａが設けられている。ＦＰ用凹部２８ａに、フィールドプレートＦＰ１が設けられている。更に、ＦＰ用凹部２８ａと積層膜２６の間には、ＦＰ絶縁層３０ａが設けられている。ＦＰ絶縁層３０ａは、ゲート絶縁層３０と同様、例えばＡｌＮ膜とＳｉＮ膜の積層膜である。このフィールドプレートＦＰ１は、図２に示すように、第１のゲートＧ１と第１のドレインＤ１の間に延在している。
更に、積層膜２６には障壁層１４の内部に達するソース用凹部２９ａが設けられている。このソース用凹部２９ａに、第１のソースＳ１の一部が設けられている。また、積層膜２６には障壁層１４の内部に達するドレイン用凹部２９ｂが形成されている。このドレイン用凹部に、第１のドレインＤ１の一部が設けられている。
これら第１のソースＳ１、第１のゲートＧ１、第１のフィールドプレートＦＰ１、および第１のドレインＤ１を覆うように、第１の絶縁膜２４の上には、ＳｉＯ２等の第２の絶縁膜２９が設けられている。この第２の絶縁膜２９の上に設けられた配線１７（図１参照）により、第１のフィールドプレートＦＰ１は、ソースＳ１に接続されている。
図３は、第２の高電子移動度トランジスタ６の断面図である。第２の高電子移動度トランジスタ６の構造は、第１のフィールドプレートＦＰ１を有していないこと及び第２のゲート用凹部２８ｂが実質的に障壁層１４の表面に止まっていること以外は、第１の高電子移動度トランジスタ４の構造と略同じである。
第２の高電子移動度トランジスタ６の第２のゲートＧ２の構造は、図３に示すように、第１の高電子移動度トランジスタ４の第１のフィールドプレートＦＰ１の構造と略同じである。すなわち、第２のゲートＧ２は、積層膜２６に設けられ障壁層１４の表面に達する第２のゲート用凹部２８ｂに設けられている。第２のゲート用凹部２８ｂと積層膜２６の間には、第２のゲート絶縁層３０ｂが設けられている。
第１の高電子移動度トランジスタ４と第２の高電子移動度トランジスタ６は、例えば同じ基板８の上に同時に形成される。第１および第２のゲート絶縁層３０,３０ｂとＦＰ絶縁層３０ａは、例えば一つの絶縁層から形成される。
第２の高電子移動度トランジスタ６の第２のソース２は、第２の絶縁膜２９の上に設けられた配線１９（図１参照）により、第１の高電子移動度トランジスタ４の第１のソースＳ１に接続されている。
第１のＨＥＭＴ４のゲートＧ１およびその近傍のヘテロ構造１０（第１のゲート絶縁層３０を含む）は、ＨＥＭＴとしての機能を有している。また、第１のフィールドプレートＦＰ１およびその近傍のヘテロ構造１０（ＦＰ絶縁層３０ａを含む）も、ＨＥＭＴとしての機能している。従って、第１の高電子移動度トランジスタ４の等価回路は、図１に示すように、第１のゲートＧ１に対応するＨＥＭＴ３２と、第１のフィールドプレートＦＰ１に対応するＨＥＭＴ３４（以下、第１のＦＰ−ＨＥＭＴと呼ぶ）との直列回路である。
第１のゲートＧ１に対応するＨＥＭＴ３２の閾値は、例えば１〜３Ｖである。また、第１のソースＳ１と第１のゲートＧ１の間の電圧に対する、第１のゲートＧ１の下側の絶縁層３０の耐圧（以下、第１のゲートの耐圧と呼ぶ）は、例えば１０Ｖ程度である。
第１のＦＰ−ＨＥＭＴ３４の閾値は負の電圧であり、例えば−７〜−８Ｖである。第１のＦＰ−ＨＥＭＴ３４の閾値の絶対値（例えば、７〜８Ｖ）は、第１のゲートＧ１の耐圧（例えば、１０Ｖ程度）より小さくなっている。尚、閾値の絶対値は、以後、閾値絶対値と呼ばれる。
第１のゲートＧ１の下側の障壁層１４は、第１のＦＰ１の下側の障壁層１４より薄くなっている。このため第１のゲートＧ１に対応するＨＥＭＴ３２の閾値（例えば、１〜３Ｖ）は、第１のＦＰ−ＨＥＭＴの閾値（例えば、−７〜−８Ｖ）よりが高くなっている。一方、第１のゲートＧ１の耐圧（例えば、１０Ｖ）は、第１のフィールドプレートＦＰ１の耐圧（例えば、１００Ｖ）より低くなっている。
ここで第１のフィールドプレートＦＰ１の耐圧とは、第１のＦＰ−ＨＥＭＴのソースゲート間電圧に対する、第１のフィールドプレートＦＰ１の下側の絶縁層３０の耐圧（以下、第１のフィールドプレートＦＰ１の耐圧と呼ぶ）である。第１のＦＰ−ＨＥＭＴのソースゲート間電圧とは、第１のゲートＧ１と第１のフィールドプレートＦＰ１間のノードＮ１と第１のフィールドプレートＦＰ１の間の電圧である。
第２の高電子移動度トランジスタ６は、負の閾値電圧（例えば、−７〜−８Ｖ）を有している。ここで第２の高電子移動度トランジスタ６の閾値絶対値は、第１のゲートＧ１に対応するＨＥＭＴ３２の閾値（例えば、１〜３Ｖ程度）より高くなっている。また、第２の高電子移動度トランジスタ６のゲートＧ２の耐圧（例えば、１００Ｖ程度）は、第１の高電子移動度トランジスタ６のゲートＧ１の耐圧（例えば、１０Ｖ程度）より高くなっている。
尚、本実施の形態詩の第２の高電子移動度トランジスタ６の第２のゲートＧ２の下側の構造は、図２に示すように、第１のフィールドプレートＦＰ１の下側の構造と略同じである。従って、第２の高電子移動度トランジスタ６の特性（閾値、耐圧等）は、第１のＦＰ−ＨＥＭＴ３４と略同じである。但し、第２の高電子移動度トランジスタ６の下側の構造は、第１のフィールドプレートＦＰ１の下側の構造と異なっていてもよい。
尚、ゲートの耐圧とは、ゲートに対応するＨＥＭＴにおけるソースとゲートの間の電圧に対する、ゲートの下側の絶縁層の耐圧（絶縁破壊直前の電圧）である。フィールドプレートの耐圧とは、フィールドプレートに対応するＨＥＭＴにおけるソースとゲートの間の電圧に対する、ゲートの下側の絶縁層の耐圧（絶縁破壊直前の電圧）である。
以下、ゲートの耐圧とフィールドプレートの耐圧をまとめて、ゲート耐圧と呼ぶ。また、ゲート（またはフィールドプレート）の下側の絶縁層が破壊されることを、ゲート（またはフィールドプレート）が破壊されると表現する。
因みに、ＨＥＭＴの構造は、ゲートを中心とする対称構造である。従って、ドレインゲート間電圧に対するゲート（またはフィールドプレート）の耐圧は、ソースゲート間電圧に対するゲート（またはフィールドプレート）の耐圧と略同じになる。
（２）動作
図１に示すように、第１の高電子移動度トランジスタ４のソースＳ１およびドレインＤ１は、それぞれトランジスタ回路２のソース端子ＳＴおよびドレイン端子ＤＴに接続されている。第２の高電子移動度トランジスタ６のドレインＤ２は、トランジスタ回路２のゲート端子ＧＴに接続される。ドレイン端子ＤＴには正の電圧（例えば、数十Ｖ程度）が印加され、ソース端子ＳＴには、接地電位（＝０Ｖ）が供給される。
図４は、本実施の形態のトランジスタ回路２の動作を説明する図である。横軸は時間である。縦軸は、接地面に対する電圧（電位）である。実線は、第１の高電子移動度トランジスタ４のゲートＧ１の電位３８を示している。破線は、ゲート端子ＧＴに印加される電位３６（以下、ゲート駆動電位と呼ぶ）を示している。図４の上部には、第２の高電子移動度トランジスタ６の動作状態に対応する４つのフェーズＰ１〜Ｐ４が示されている。
ところで、第２の高電子移動度トランジスタ６のソースゲート間電位は、第２のソースＳ２の電位ＶＳ２と第２のゲートＧ２の電位ＶＧ２の電位差（＝ＶＧ２−ＶＳ２）である。図１に示すように、第２の高電子移動度トランジスタ６のソースＳ２は、第１のゲートＧ１に接続されている。従って、第２の高電子移動度トランジスタ６のソースＳ２の電位ＶＳ２は第１のゲートＧ１の電位ＶＧ１に等しい（ＶＳ２＝ＶＧ１）。
一方、第２の高電子移動度トランジスタ６のゲートＧ２の電位ＶＧ２は第１のソースの電位ＶＳ１に等しい（ＶＧ２＝ＶＳ１）。ここでソース端子ＳＴに接続された第１のソースの電位ＶＳ１は、接地電位（＝０Ｖ）である。従って、第２の高電子移動度トランジスタ６のゲートＧ２の電位ＶＧ２は０Ｖである（ＶＧ２＝０Ｖ）。
従って、第２の高電子移動度トランジスタ６のソースゲート間電位ＶＳＧ（＝ＶＧ２−ＶＳ２）は、式（１）で表される。
ＶＳＧ＝−ＶＧ１ ・・・・・・ （１）
―フェーズＰ１―
フェーズＰ１は、ゲート端子ＧＴに印加される駆動電位（以下、ゲート駆動電位と呼ぶ）がローレベルの期間である。図４の例に示す例では、ローレベル電位（トランジスタ回路２を非導通状態にする電位レベル）は０Ｖである。この時の第１のゲートＧ１の電位ＶＧ１は０Ｖである。従って、式（１）から明らかなように、第２の高電子移動度トランジスタ２のソースゲート間電位ＶＳＧは０Ｖである。
上述したように第２の高電子移動度トランジスタ６の閾値は、負電圧（例えば、−７〜−８Ｖ）である。従って、第２の高電子移動度トランジスタ６は、ソースゲート間電位ＶＳＧ（＝０Ｖ）が閾値（負電圧）以上なので導通している。
―フェーズＰ２―
フェーズＰ２は、ゲート駆動電位３６がローレベルから上昇を開始し第２の高電子移動度トランジスタ６の閾値絶対に達すまでの期間である。図２に示す例では、ゲート駆動電位のピーク値（ハイレベル電位）が、第１の高電子移動度トランジスタ４の閾値（例えば、７〜８Ｖ程度）の２倍程度（例えば、１４〜１６Ｖ程度）である。
ゲート駆動電位が上昇し始めると、導通状態の第２の高電子移動度トランジスタ６を介して第１のゲートＧ１に電流が供給される。この電流により、第１の高電子移動度トランジスタ４のソースゲート間容量が充電される。その結果、第１のゲートＧ１の電位３８は、ゲート駆動電位３６ともに上昇する。
―フェーズＰ３―
フェーズＰ３は、ゲート駆動電位３６が第２の高電子移動度トランジスタ６の閾値絶対値から更に上昇し、その後下降して再び第２の高電子移動度トランジスタ６の閾値絶対値に戻るまでの期間である。
ゲート駆動電位３６が第２の高電子移動度トランジスタ６の閾値絶対値（例えば、７〜８Ｖ）を超えると、第１のゲートＧ１の電位ＶＧ１は第２の高電子移動度トランジスタ６の閾値絶対値を僅かに超えた電位に達する。すると、第２の高電子移動度トランジスタ６のソースゲート間電位ＶＳＧは、式（１）から明らかなように、第２の高電子移動度トランジスタ６の閾値を僅かに下回る。この時、第２の高電子移動度トランジスタ６は非導通状態になる。
これにより、第１の高電子移動度トランジスタ４のソースゲート間容量への充電が停止する。従って、第１のゲートＧ１の電位ＶＧ１は、第２の高電子移動度トランジスタ６の閾値絶対値程度以上には上昇しない。
その後ゲート駆動電位３６はハイレベル電位に達し、暫くハイレベル電位を維持する。やがてゲート駆動電位３６は下降を開始し、再び第２の高電子移動度トランジスタ６の閾値絶対値に達する。この間、第２の高電子移動度トランジスタ４は非導通状態のままである。従って、第１のゲートＧ１の電位ＶＧ１は、第２の高電子移動度トランジスタ６の閾値絶対値程度に保たれる。
―フェーズＰ４―
フェーズ４は、ゲート駆動電位３６が第２の高電子移動度トランジスタ６の閾値絶対値以下に下降した後の期間である。
第２の高電子移動度トランジスタ６のドレインゲート間電圧ＶＤＧは、第２のドレインＤ２の電位ＶＤ２と第２のゲートＧ２の電位ＶＧ２の電位差（＝ＶＧ２−ＶＤ２）である。上述したように、第２のゲートＧ２の電位ＶＧ２は０Ｖである。従って、第２の高電子移動度トランジスタ６のドレインゲート間電圧ＶＤＧは、式（２）で表される。
ＶＳＧ＝−ＶＤ２ ・・・・・・ （２）
従って、ゲート駆動電位３６が第２の高電子移動度トランジスタ６の絶対閾値より小さくなると、第２の高電子移動度トランジスタ６のドレインゲート間電位が閾値以上になる。このため、第２の高電子移動度トランジスタ６が導通する。すると第１の高電子移動度トランジスタ４のソースゲート間容量が、第２の高電子移動度トランジスタ６を介して放電する。その結果、第１のゲートＧ１の電位３８は、ゲート駆動電位３６ともに下降する。
ゲート駆動電位３６がローレベルに達するまで第１の高電子移動度トランジスタ４のソースゲート間容量は放電し続け、ゲート駆動電位３６がローレベルに達すると放電を停止する。
その結果、第１のゲートＧ１の電位３８はローレベル電位（＝０Ｖ）まで下降し、その後ローレベル電位に保たれる。ゲート駆動電位３６がローレベル電位に達した後の第１および第２のトランジスタ４,６の状態は、フェーズＰ１における第１および第２の高電子移動度トランジスタ４,６の状態である。
―導通制御―
図４を参照して説明したように、第１のゲートＧ１の電位３８は、ゲート駆動電位３６と共に第２の高電子移動度トランジスタ６の閾値絶対値程度まで上昇し、暫くこの閾値絶対値程度に止まった後、ゲート駆動電位３６と共に下降する。上述したように、この第２の高電子移動度トランジスタ６の閾値絶対値（例えば、７〜８Ｖ）は、第１のゲートＧ１に対応するＨＥＭＴ３２の閾値（例えば、１〜３Ｖ程度）より高くなっている。
従って、ゲート駆動電位３８がハイレベル電位になると、第１のゲートＧ１に対応するＨＥＭＴ３２が導通する。すると、第１のＦＰ−ＭＥＭＴ３４のソース（第１のノードＮ１）と第１のフィールドプレートＦＰ１の間の電位差が０Ｖになり、第１のＦＰ−ＭＥＭＴ３４が導通する。これにより、第１の高電子移動度トランジスタ４が導通する。
一方、ゲート駆動電位３８がローレベルになると、第１の高電子移動度トランジスタ４は非導通になる。すると、後述するように、第１のＦＰ−ＭＥＭＴ３４のソースと第１のフィールドプレートＦＰ１の間の電位差が第１のＦＰ−ＭＥＭＴ３４の閾値以下になり、第１のＦＰ−ＭＥＭＴ３４が非導通状態になる。これにより、第１の高電子移動度トランジスタ４が非導通状態になる。
以上のように、第１の高電子移動度トランジスタ４の導通状態は、ゲート駆動電位３８により制御される。
―耐圧―
以上の通り、第１のゲートの電位３８（ＶＧ１）のピーク値は、高々、第２の高電子移動度トランジスタ６の閾値絶対値ＡＢＳ Ｖｔｈ程度である。ここで第２の高電子移動度トランジスタ６の絶対閾値ＡＢＳ Ｖｔｈ（例えば、７〜８Ｖ）は、第１のゲートＧ１の耐圧ＢＶ（例えば、１０Ｖ程度）より低くなっている（ＶＧ１程度＝ＡＢＳ （Ｖｔｈ）＜ＢＶ）。従って、第１のゲート電位ＶＧ１は、第１の高電子移動度トランジスタのゲートの耐圧より低くなっている（ＡＢＳ （Ｖｔｈ）＜ＢＮ）。
ここで第１のゲート電位３８（ＶＧ１）は、第１の高電子移動度トランジスタ４のソースゲート間電圧である。従って、本トランジスタ回路２によれば、第１の高電子移動度トランジスタ４のソースゲート間電圧（＝ＶＧ１）は、第２の高電子移動度トランジスタ６により第１の高電子移動度トランジスタ４のゲートの耐圧ＢＶより低い電圧に制限される。従って、第１のゲートＧ１が、ゲート端子ＧＴに印加される電位により破壊されることはない。すなわち、第２の高電子移動度トランジスタ６により第１の高電子移動度トランジスタ４が保護されている。
例えば、ゲート駆動電位のハイレベル電位が第１の高電子移動度トランジスタ４の耐圧以上であっても、第１のゲートＧ１が破壊されることはない。また、ノイズによりゲート端子ＧＴに耐圧以上の電圧が印加されても、第１のゲートＧ１が破壊されることはない。
尚、第２の高電子移動度トランジスタ６の耐圧は、例えば１００Ｖ程度である。従って、ゲート端子ＧＴに数十Ｖ程度のノイズが印加されても、第２の高電子移動度トランジスタ６が破壊されることはない。
以上のように、本実施の形態の半導体素子２では、第２の高電子移動度トランジスタ６が、第１の高電子移動度トランジスタ４のソースとゲートの間の電圧を、第１の高電子移動度トランジスタ４のゲートの耐圧より小さい電圧に制限する。これにより、第１の高電子移動度トランジスタ４の破壊が防止される。尚、「ソースとゲートの間の電圧」は、ソースゲート間電圧の絶対値に等しい値である。
以上の説明では、ゲート端子ＧＴに正電位が印加される場合が想定されている。この場合、第１のゲートＧ１に正電位が印加され、ゲート直下のチャネル層１２に二次元電子ガスが発生する。すると絶縁層２８および障壁層１４に大きな電界が印加され、絶縁層２８および障壁層１４が破壊されやすくなる。本実施の形態では、第２の高電子移動度トランジスタ６を設けることで絶縁層２８および障壁層１４に印加される電界を制限し、絶縁層２８および障壁層１４の破壊が防止される。
一方、電位が負に変化するノイズがゲート端子ＧＴに入力すると、第１のゲートＧ１にも負電位が印加される。この場合には二次元電子ガスは発生せず、チャネル層１２に空乏層が拡がる。このため絶縁層２８および障壁層１４に印加される電界強度は大きくなり難い。従って、特に対策は講じていないが、本実施の形態のトランジスタ回路２は、電位が負に変化するノイズがゲート端子に入力しても、容易には破壊されない。
―フィールドプレートＦＰ１―
図１に示すように、第１のフィールドプレートＦＰ１と第１のゲートＧ１の間には、第１のノードＮ１が存在している。ゲート端子ＧＴにハイレベル電位が印加されている状態では、第１のゲートＧ１に対応するＨＥＭＴ３２および第１のＦＰ−ＨＥＭＴ３４は導通している。この時の第１のノードＮ１の電位は、略０Ｖである。
ゲート端子ＧＴにローレベル電位が印加されると、第１のノードＧ１に対応するＨＥＭＴ３２が非導通状態になる。すると、第１のＦＰ−ＨＥＭＴ３４を介して、第１のノードＮ１に寄生している寄生容量（図示せず）が充電される。
この充電により、第１のノードＮ１の電位は上昇する。第１のノードＮ１の電位が第１のＦＰ−ＨＥＭＴ３４の閾値絶対値（例えば、７〜８Ｖ程度）を僅かに超えると、第１のＦＰ−ＨＥＭＴ３４のソースゲート間電圧がその閾値より僅かに低くなる。すると第１のＦＰ−ＨＥＭＴ３４は非導通になり、寄生容量は充電されなくなる。その結果、第１のノードＮ１の電位は、第１のＦＰ−ＨＥＭＴ３４の閾値絶対値程度になる。
本実施の形態の第１のＦＰ−ＨＥＭＴ３４の閾値絶対値（例えば、７〜８Ｖ程度）は、第１のゲートＧ１に対応するＨＥＭＴ３２のゲート耐圧（例えば、１０Ｖ程度）より低くなっている。このため第１のゲートＧ１に対応するＨＥＭＴ３２の（ソースドレイン間電圧に対する）耐圧以上の電位（例えば、数十Ｖ）がドレイン端子ＤＴに印加されても、第１の高電子移動度トランジスタ４が破壊されることはない。すなわち、第１のＦＰ−ＨＥＭＴ３４により第１のゲートＧ１に対応するＨＥＭＴ３２が保護されている。
尚、第１の高電子移動度トランジスタ４の耐圧が十分に高い場合やドレイン端子ＤＴに大きな電圧が印加されない場合には、第１のＦＰ−ＨＥＭＴＦＰ１は設けなくてもよい。
因みに、高電子移動度トランジスタが導通している時には、ドレイン電位は略０Ｖである。従って、ゲートが破壊されることはない。一方、フィールドプレートを有さない場合、高電子移動度トランジスタが非導通になるとドレイン電位が上昇し、ゲートが破壊されやすくなる。
以上の例では、第１のゲートＧ１に対応するＨＥＭＴ３２の閾値は正電圧である。しかし、第１のゲートＧ１に対応するＨＥＭＴ３２の閾値は負電圧であってもよい。
また、以上の例では、ソース端子ＳＴには接地電位が供給されている。しかし、ソース端子ＳＴには、正電位または負電位が供給されてもよい。その場合、ソース端子ＳＴに供給される電位が接地電位から負電位に置き換わるだけで、トランジスタ回路２は上記説明と略同様に動作する。トランジスタ回路２のゲート耐圧も、以上の説明と同様の理由により高くなる。
（３）変形例
図５は、本実施の形態の変形例２ａを説明する回路図である。変形例２ａは、図５に示すように、第２の高電子移動度トランジスタ６に直列に接続された第３の高電子移動度トランジスタ４０を有している。
第３の高電子移動度トランジスタ４０の第３のゲートＧ３は、第１の高電子移動度トランジスタ４の第１のドレインＤ１に接続されている。第３の高電子移動度トランジスタ４０の閾値は負電圧である。また、第３の高電子移動度トランジスタ４０の閾値絶対値は、第１の高電子移動度トランジスタ４の閾値より高く、第１の高電子移動度トランジスタ４のゲート耐圧より低い。このような特性は、例えば第３の高電子移動度トランジスタ４０の構造を第２の高電子移動度トランジスタ６と略同じすることにより得られる。
上記「（２）動作」では、ソース端子ＳＴの電位がドレイン端子ＤＴの電位より低いことを前提としている。しかし、ソース端子ＳＴの電位は、常にドレイン端子ＤＴの電位より低いとは限らない。例えば、接地面とソース端子ＳＴを接続する配線に大きなノイズ電流が流れた場合、ソース端子ＳＴの電位がドレイン端子ＤＴの電位より高くなる場合がある。
この場合、第２の高電子移動度トランジスタ６のゲートにはソース端子ＳＴの高くなった電位が印加されるので、第２の高電子移動度トランジスタ６は容易には非導通状態にならない。従って、ゲート端子ＧＴにゲート駆動電位が印加された時に、第２の高電子移動度トランジスタ６が第１のゲートＧ１の電位上昇を制限することは困難である。
一方、ゲートＧ３が低電位側のドレイン端子ＤＴに接続された第３の高電子移動度トランジスタ４０は、容易に非導通状態になる。このためゲート駆動電位が上昇すると、第３の高電子移動度トランジスタ４０が非導通状態になって、第１のゲートＧ１の電位上昇が制限される。
この時の第１のゲートＧ１と第１のソースＤ１の電位差すなわちソースゲート間電圧は、第３の高電子移動度トランジスタ４０の閾値絶対値程度に制限される。この閾値絶対値は、第１の高電子移動度トランジスタ４の耐圧より低くなっている。従って、変形例２ａによれば、ソース端子ＳＴの電位がドレイン端子の電位より高くなっても、第１のゲートＧ１の破壊を防止することができる。
また、第３の高電子移動度トランジスタ４０の閾値絶対値は、第１のゲートＧ１に対応するＨＥＭＴ３２の閾値よりは高くなっている。従って、第３の高電子移動度トランジスタ４０により、第１の高電子移動度トランジスタ４の導通が妨げられることはない。尚、第３の高電子移動度トランジスタ６は、第１のゲートＧ１と第２の高電子移動度トランジスタ６の間に設けられてもよい。
（実施の形態２）
図６は、本実施の形態のトランジスタ回路２ｂの平面図である。実施の形態１では、一つの第２の高電子移動度トランジスタ６に、一つの第１の高電子移動度トランジスタ４が接続されている。一方、本実施の形態のトランジスタ回路２ｂでは、図６に示すように、一つの第２の高電子移動度トランジスタ６に複数の第１の高電子移動度トランジスタ４が接続されている。ここで第１および第２の高電子移動度トランジスタ４,６は、同一基板上に形成されたデバイスである。
第１および第２の高電子移動度トランジスタ４,６の構造は、図２および３を参照して説明した実施の形態１の第１および第２の高電子移動度トランジスタの構造と略同じである。複数の第１の高電子移動度トランジスタ４が設けられた領域と第２の高電子移動度トランジスタ６が設けられた領域の間の領域は、例えばイオン注入により高抵抗化されている。
ソース端子ＳＴ、ドレイン端子ＤＴ，およびゲート端子ＧＴは、第２の絶縁膜２９（図２および３参照）の上に設けられた電極パッドである。これらの電極パッドには、第２の絶縁膜２９の上に設けられた配線４２ａ,４２ｂ,４２ｃが接続されている。これらの配線４２ａ,４２ｂ,４２ｃに、第１および第２のソースＳ１,Ｓ２、第１および第２のドレインＤ１,Ｄ２、第１および第２のゲートＧ１,Ｇ２、並びにフィールドプレートＦＰ１（以下、第１のソースＳ１,Ｓ２等と呼ぶ）が接続されている。第１のソースＳ１,Ｓ２等と配線４２ａ,４２ｂ,４２ｃは、第２の絶縁膜２９に設けられた引き出し電極４４により接続されている。尚、図６では第１のソースＳ１,Ｓ２等は、第１の絶縁膜２９を透視した状態で示されている。
第１および第２の高電子移動度トランジスタ４,６の構造は、上述したように実施の形態１で説明した第１および第２の高電子移動度トランジスタの構造と略同じである。但し、第１の高電子移動度トランジスタ４の第１のソースＳ１および第１のドレインＤ１は、隣接する第１の高電子移動度トランジスタ４により共有されている。
本実施の形態のトランジスタ回路２ｂでは、図６に示すように、ソース端子ＳＴおよびドレイン端子ＤＴに複数の第１の高電子移動度トランジスタ４が接続されている。従って、大きな出力を得ることができる。
図７は、本実施の形態の変形例２ｃの平面図である。変形例２ｃでは、複数の第２の高電子移動度トランジスタ６が、トランジスタ回路２ｃの中央部に配置されている。更に、変形例２ｃは、複数の第１の高電子移動度トランジスタ４(図示せず)が設けられた複数のトランジスタ領域４６を有している。
複数の第２のトランジスタ６はそれぞれ、複数のトランジスタ領域４６のいずれかに含まれる複数の第１の高電子移動度トランジスタ４に接続されている。従って、中央部に配置された複数の第２の高電子移動度トランジスタ６が分担して、変形例２ｃに設けられた第１の高電子移動度トランジスタ４のゲート電圧の上昇を制限する。
配線４２ａ,４２ｂ,４２ｃの抵抗や寄生容量の影響により、第１の高電子移動度トランジスタ４に印加される電圧はデバイスごとに異なっている。このため複数の第１の高電子移動度トランジスタ４を有するトランジスタ回路では、動作異常が起きやすい。
第１の高電子移動度トランジスタ４に印加される電圧のバラツキは、トランジスタ回路２ｃの両端で大きくなりやすい。そこで本実施の形態では、図７に示すように複数の第２の高電子移動度トランジスタ６を中央部に配置することで、印加電圧のバラツキを緩和している。これにより、第１の高電子移動度トランジスタ４の動作異常が抑制される。
尚、複数の第２の高電子移動度トランジスタ６を分散配置するだけでも、印加電圧のバラツキを緩和することができる。
（実施の形態３）
図８は、本実施の形態のトランジスタ回路２ｄの回路図である。図８に示すように、トランジスタ回路２ｄは、実施の形態１のトランジスタ回路２に類似している。従って、実施の形態１のトランジスタ回路２と共通する部分については説明を省略する。
図８に示すように、トランジスタ回路２ｄは、第１の高電子移動度トランジスタ４ａと、第２の高電子移動度トランジスタ６ａとを有している。
（１）第１の高電子移動度トランジスタ
第１の高電子移動度トランジスタ４ａは、第１のゲートＧ１と、第１のフィールドプレートＦＰ１ａと、第２のフィールドプレートＦＰ２を有している。
第１のフィールドプレートＦＰ１ａは、実施の形態１の第１のフィールドプレートＦＰ１と同様、第１のゲートＧ１と第１のドレインＤ１の間に設けられたフィールドプレートである。この第１のフィールドプレートＦＰ１ａは、第１のゲートＧ１と第１のドレインＤ１の間に一部が延在したフィールドプレートであってもよい（下記「ゲートおよびフィールドプレートの構造」参照）。
第２のフィールドプレートＦＰ２は、第１のフィールドプレートＦＰ１ａと第１のドレインＤ１の間に設けられたフィールドプレートである。このフィールドプレートＦＰ２は、第１のフィールドプレートＦＰ１ａと第１のドレインＤ１の間に一部が延在したフィールドプレートであってもよい（下記「ゲートおよびフィールドプレートの構造」参照）。
図８に示すように、第１の高電子移動度トランジスタ４ａは、第１のゲートＧ１に対応するＨＥＭＴ３２と、第１のフィールドプレートＦ１ａに対応する第１のＦＰ−ＨＥＭＴ３４ａと、第２のフィールドプレートＦ２に対応する第２のＦＰ−ＨＥＭＴ４８とを有している。
実施の形態１と同様、第１のゲートＧ１に対応するＨＥＭＴ３２は、正の閾値（例えば、１〜３Ｖ）を有している。また、第１のＦＰ−ＨＥＭＴ３４ａは、負の閾値電圧（例えば、−７〜−８Ｖ程度）を有している。第２のＦＰ−ＨＥＭＴ４８は、第１のＦＰ−ＨＥＭＴ３４ａより低い負の閾値電圧（例えば、−８０Ｖ程度）を有している。
また、実施の形態１と同様、ソース端子ＳＴは接地され、ドレイン端子ＤＴには正の電位が供給される。一方、第１のフィールドプレートＦＰ１ａは、実施の形態１の第１のフィールドプレートＦＰ１とは異なり、第１のゲートＧ１に接続されている。また、第２のフィールドプレートＦＰ２も、第１のゲートＧ１に接続されている。
第１のゲートＧ１にローレベル電位（例えば、０Ｖ）が印加されると、第１のゲートＧ１に対応するＨＥＭＴ３２は非導通になる。この時の第１のフィールドプレートＦＰ１ａの電位は、ローレベル電位である。このため、第１のノードＮ１（第１のゲートＧ１と第１のフィールドプレートＦＰ１ａの間のノード）の電位は、ローレベル電位（例えば、０Ｖ）に第１のＦＰ−ＨＥＭＴ３４ａの閾値絶対値（例えば、７〜８Ｖ）を加えた電位まで上昇する。
第１のＦＰ−ＨＥＭＴ３４ａの閾値絶対値（例えば、７〜８Ｖ程度）は、実施の形態１と同様、第１のゲートＧ１のゲート耐圧（例えば、１０Ｖ程度）より低い。従って、第１のゲートＧ１が、第１にノードＮ１の電位によって破壊されることはない。
同様に、第１のゲートＧ１にローレベル電位が印加されると、第２のノードＮ２の電位は、ローレベル電位（例えば、０Ｖ程度）に第２のＦＰ−ＨＥＭＴ４８の閾値絶対値（例えば、８０Ｖ程度）を加えた電位まで上昇する。第２のノードＮ２は、第１のフィールドプレートＦＰ１ａと第２のフィールドプレートＦＰ２の間のノードである。
第２のＦＰ−ＨＥＭＴ４８の閾値絶対値（例えば、８０Ｖ程度）は、第１のＦＰ−ＨＥＭＴ３４ａのゲート耐圧（例えば、１００Ｖ程度）より低い。従って、第１のＦＰ１ａが第２のノードＮ２の電位によって破壊されることはない。
第２のフィールドプレートのゲート耐圧（例えば、１ｋＶ程度）は、第１のＦＰ−ＨＥＭＴ３４ａのゲート耐圧（例えば、１００Ｖ程度）より高い。従って、第１のフィールドプレートＦＰ１ａのゲート耐圧より高い電位をドレイン端子ＤＴに印加しても、第２のＦＰ−ＨＥＭＴ４８は破壊されない。
従って、本実施の形態によれば、ソース端子ＳＴとドレイン端子ＤＴの間の電圧に対するトランジスタ回路２ｄの耐圧が、第２のフィールドプレートＦＰ２を有さない実施の形態１および２のトランジスタ回路の耐圧より高くなる。例えば、ドレイン端子ＤＴに数百Ｖ程度のノイズ電圧が入力しても、トランジスタ回路２ｄは破壊されない。
（２）第２の高電子移動度トランジスタ
第２の高電子移動度トランジスタ６ａは、第２のゲートＧ２と、第３のフィールドプレートＦＰ３を有している。第２のゲートＧ２および第３のフィールドプレートＦＰ３は、第１の高電子移動度トランジスタ４ａのソースＳ１に接続されている。
第３のフィールドプレートＦＰ３は、第２のゲートＧ２とゲート端子ＧＴの間に設けられたフィールドプレートである。この第３のフィールドプレートＦＰ３は、第２のゲートＧ２とゲート端子ＧＴの間に一部が延在したフィールドプレートであってもよい（下記「ゲートおよびフィールドプレートの構造」参照）。
図８に示すように、第２の高電子移動度トランジスタ６ａは、第２のゲートＧ２に対応するＨＥＭＴ５０と、第３のフィールドプレートＦＰ３に対応する第３のＦＰ−ＨＥＭＴ５２とを有している。
実施の形態１と同様、第２のゲートＧ２に対応するＨＥＭＴ５０は、負の閾値電圧（例えば、−７〜−８Ｖ程度）を有している。第３のＦＰ−ＨＥＭＴ５２は、第２のゲートＧ２に対応するＨＥＭＴ５０より低い負の閾値電圧（例えば、−８０Ｖ程度）を有している。
ローレベル電位がゲート端子ＧＴに印加されている状態では、第２のゲートＧ２に対応するＨＥＭＴ５０および第３のＦＰ−ＨＥＭＴ５２は導通している。ゲート端子ＧＴに印加される電位が上昇すると、第１のゲートＧ１に対応するＨＭＥＴ３２のソースゲート間容量が充電される。その結果、第２のゲートＧ２に対応するＨＥＭＴ５０のソース電位が上昇する。
ゲート駆動電位（ゲート端子ＧＴに印加される電位）が第２のゲートＧ２に対応するＨＥＭＴ５０の閾値絶対値を超えると、そのソースゲート間電圧は閾値より低くなる。このため第２のゲートＧ２に対応するＨＥＭＴ５０は、非導通状態になる。その結果、第１のゲートＧ１の電位は、第２のゲートＧ２に対応するＨＥＭＴ５０のほぼ閾値絶対値程度に固定される。
更にゲート駆動電位が上昇して第３のＦＰ−ＨＥＭＴ５２の閾値絶対値を超えると、第３のＦＰ−ＨＥＭＴ５２が非導通状態になる。その結果、第２のゲートＧ２と第３のＦＰ３の間の第３のノードＮ３の電位は、第３のＦＰ−ＨＥＭＴ５２の閾値絶対値程度に固定される。
第２のゲートＧ２に対応するＨＥＭＴ５０の閾値絶対値（例えば、７〜８Ｖ程度）は、実施の形態１と同様、第１のゲートＧ１に対応するＨＥＭＴ３２のゲート耐圧（例えば、１０Ｖ程度）より低い。従って、第２のソースＳ２の電位（第１のゲートＧ１の電位）により、第１のゲートが破壊されることはない。
また、第３のＦＰ-ＨＥＭＴ５２の閾値絶対値（例えば、８０Ｖ程度）は、第２のゲートＧ２に対応するＨＥＭＴ５０のゲート耐圧（例えば、１００Ｖ程度）より低い。従って第３のノードＮ３の電位により、第２のゲートＧ２が破壊されることはない。
第３のフィールドプレートの耐圧（例えば、１ｋＶ程度）は、第２のゲートＧ２の耐圧（例えば、１００Ｖ程度）より高い。従って、第１のゲートＧ２の耐圧より高い電位（例えば、数百Ｖ）をゲート端子ＧＴに印加しても、第３のＦＰ−ＨＥＭＴ５２は破壊されない。
従って、本実施の形態によれば、ソース端子ＳＴとゲート端子ＧＴの間の電圧に対する第１のゲートＧ１の耐圧が、第３のＦＰ−ＨＥＭＴ５２を有さない実施の形態１および２のトランジスタ回路より高くなる。例えば、ゲート端子ＧＴに数百Ｖ程度のノイズ電圧が入力しても、トランジスタ回路２ｄは破壊されない。
（３）ゲートおよびフィールドプレートの構造
図９は、第１の高電子移動度トランジスタ４ａの断面図の一例である。
第１の高電子移動度トランジスタ４ａは、図９に示すように、第１の化合物半導体膜（チャネル層１２）と、積層膜２６を有している。積層膜２６には、第２の化合物半導体膜（障壁層１４）と第１の絶縁膜２４が積層されている。
第１の高電子移動度トランジスタ４ａは、第１のソースＳ１と第２のドレインＤ１の間に設けられた第１の電極５４を有している。第１の電極５４は、積層膜２６に形成された第１の凹部２８ｂに埋め込まれた第１の部分５６と、第１の部分５６の上および第１の絶縁膜２４の上に延在する板状の第２の部分５８とを有している。第１の電極５４と積層膜２６の間には、第３のゲート絶縁層３０ｃが設けられている。第２の部分５８は、所定の長さ（例えば、0.1〜数μｍ）を有している。
第１の部分５６は、第２の部分５８の延在方向で第１の長さ（例えば、0.1〜数μｍ）を有する板状の第１の埋め込み部分６０を有している。また、第１の部分５６は、第１の埋め込み部分６０と第１の凹部２８ｂの底との間に設けられ上記延在方向で第１の長さより短い第２の長さ（例えば、0.1〜μｍ）を有する板状の第２の埋め込み部分６２とを有している。上記延在方向は、図９に示すように、第１の高電子移動度トランジスタ４ａのソースＳ１からドレインＤ１に向かう方向である。
図９に示す例では、第１の凹部２８ｂは、障壁層１４の内部に達している。しかし、第１の凹部２８ｂは、障壁層１４の内部に達していなくてもよい。すなわち、第１の凹部２８ｂは、障壁層１４の表面または第１の絶縁膜２４の内部に止まってもよい。第１の凹部２８ｂが第１の絶縁膜２４の内部に止まる場合には、第３のゲート絶縁層３０ｃを省略してもよい。
第２の埋め込み部分６２は、第１のゲートＧ１である。第１の埋め込み部分６０は、第１のフィールドプレートＦＰ１である。第２の部分５８は、第２のフィールドプレートＦＰ２である。第１の埋め込み部分６０、第２の埋め込み部分６２、および第２に部分５８は一体形成され、互いに接続されている。
図９に示すように、第１のフィールドプレートＦＰ１（第１の埋め込み部分６０）は、第１のゲートＧ１（第２の埋め込み部分６２）の両側に広がっている。この広がり部分の片側（第１のフィールドプレートＦＰ１の一部）は、図９に示すように、第１のゲートＧ１（第２の埋め込み部分６２）と第１のドレインＤ１の間に延在している。この部分がフィールドプレートとして機能して、第１のゲートＧ１との境界の電位を第１のフィールドプレートＦＰ１の閾値絶対値程度に制限する。
また、第２のフィールドプレートＦＰ２（第２の部分５８）は、第１のフィールドプレートＦＰ１（第１の埋め込み部分６０）の両側に広がっている。この広がりの片側（第２のフィールドプレートＦＰ２の一部）は、第１のフィールドプレートＦＰ１（第１の埋め込み部分６０）と第１のドレインＤ１の間に延在している。この広がりの片側がフィールドプレートとして機能して、第１のフィールドプレートＦＰ１との境界の電位を第２のフィールドプレートＦＰ２の閾値絶対値程度に制限する。
すなわち、第１の電極５４は、第１のゲートＧ１、第１のフィールドプレートＦＰ１、および第２のフィールドプレートＦＰ２が結合した電極である。
図１０は、第２の高電子移動度トランジスタ６ａの断面図の一例である。
第２の高電子移動度トランジスタ６ａは、図１０に示すように、第１の化合物半導体膜（チャネル層１２）と、積層膜２６を有している。積層膜２６には、第２の化合物半導体膜（障壁層１４）と第１の絶縁膜２４が積層されている。
第２の高電子移動度トランジスタ６ａは、第２のソースＳ２と第２のドレインＤ２の間に設けられた第２の電極５４ａを有している。第２の電極５４ａは、積層膜２６に形成され所定の長さ（例えば、0.1〜数μｍ）を有する第２の凹部２８ｃに埋め込まれた板状の第１の部分５６ａを有している。また、第２の電極５４ａは、第１の部分５６ａの上および第１の絶縁膜２４の上に延在する板状の第２の部分５８ａを有している。
第１の電極５４と積層膜２６の間には、第４のゲート絶縁層３０ｄが設けられている。図１０に示す例では、第２の凹部２８ｃは、障壁層１４の表面に達している。しかし、第２の凹部２８ｃは、第１の絶縁膜２４の内部に止まっていてもよい。第２の凹部２８ｃが第１の絶縁膜２４内に止まる場合には、第４のゲート絶縁層３０ｄを省略してもよい。
第１の部分５６ａは、第２のゲートＧ２である。第２の部分５８ａは、第３のフィールドプレートＦＰ３である。第１の部分５６ａと第２の部分５８ａは一体形成され、互いに接続されている。
第３のフィールドプレートＦＰ３（第２の部分５８ａ）の一部は、図１０に示すように、第２のゲートＧ２（第１の部分５６ａ）と第２のドレインＤ２の間に延在している。この部分はフィールドプレートとして機能して、第２のゲートＧ２との境界の電位を第３のフィールドプレートＦＰ３の閾値絶対値程度に制限する。
すなわち、第２の電極５４ａは、第２のゲートＧ２、第３のフィールドプレートＦＰ３が結合した電極である。
（４）製造方法
図１１乃至１５は、本実施の形態のトランジスタ回路の製造方法の一例を説明する工程断面図である。
図１１乃至１５に示す製造工程では、図１５（ｂ）に示すように、第１の電極５４と第１のドレインＤ１の間に、更に第４のフィールドプレートＦＰ４を有するトランジスタ回路の製造方法を説明する。第４のフィールドプレートＦＰ４は、第１のソースＳ１に接続される。
まず、図１１（ａ）に示すようにＳｉ基板６４を準備する。Ｓｉ基板６４は、例えばｐ型（１１１）基板である。有機金属気相成長等を用いてこのＳｉ基板６４の上に、ＡｌＮバッファ層６６、例えば厚さ２０〜４０ｎｍ程度のＧａＮ層（第１の化合物半導体膜）６８、例えば厚さ１０〜３０ｎｍ程度のＡｌＧａＮ層（第２の化合物半導体膜）７０、および例えば厚さ２〜８ｎｍ程度のＧａＮ層７２を順次成長する。このＧａＮ層７２は省略してもよい。
次に、図１１（ｂ）に示すように、第１の埋め込み部分６０に対応する開口部７４を有するフォトレジスト膜７６をＧａＮ層７２の上に形成する。このフォトレジスト膜７６をマスクとして、ＡｌＧａＮ層７０に達する第１の凹領域７８をドライエッチングにより形成する。第２の埋め込み部６２に対応する第１の凹領域７８の第１の幅は、例えば0.1〜数μｍ程度である。
フォトレジスト膜７６を除去した後、チャネリング防止用のＳｉＮ（図示せず）をＧａＮ層７２および第１の凹領域７８の上に形成する。このＳｉＮ膜の上に素子分離領域８０に対応する開口部を有するフォトレジスト膜（図示せず）を形成する。このフォトレジス膜をマスクとしてＡｒイオンを１００ｋＶで注入し、図１１（ｃ）に示すように素子分離領域８０を形成する。
チャネリング防止用のＳｉＮを除去した後、図１２（ａ）に示すように、第１の凹領域７８が形成されたＡｌＧａＮ層７０およびＧａＮ層７２の上に、プラズマＣＶＤ（chemical vapor deposition）法により、厚さ２００〜４００ｎｍのＳｉＮ膜（第１の絶縁膜）８２を形成する。
このＳｉＮ膜８２の上に、更に第１の高電子移動度トランジスタ４ａの第２の埋め込み部分６２に対応する開口部８４を有するフォトレジスト膜８６を形成する。フォトレジスト膜８６には、第２の高電子移動度トランジスタ６ａの第１の部分５６ａに対応する開口部（図示せず）も設けられている。
このフォトレジスト膜８６をマスクとしてのＳｉＮ膜８２をドライエッチングして、第１の凹領域７８の第１の幅より広い第２の幅（例えば0.2〜数μｍ程度）を有する第２の凹領域８８をＳｉＮ膜８２に形成する。これにより、第１の凹領域７８および第１の凹領域の両側の化合物半導体層を露出させる。
フォトレジスト膜８６を除去した後、第２の凹領域８８が形成されたＳｉＮ膜（第１の絶縁膜）８２と露出された第１の凹領域７８の表面に、例えば、厚さ１５〜２５ｎｍのＡｌＮ膜と厚さ１５〜２５ｎｍのＳｉＮ膜を順次堆積する。これにより、図１２（ｂ）に示すように、第３のゲート絶縁層３０ｃとなる絶縁層９０を形成する。ＡｌＮ膜およびＳｉＮ膜は、それぞれＡＬＤ（Atomic Layer Deposition）法およびプラズマＣＶＤ法により形成する。
この絶縁層９０の上に、例えば、厚さ４０〜６０ｎｍのＴａＮと例えば厚さ３００〜５００ｎｍのＡｌ膜を順次堆積して、図１２（ｃ）に示すように導電膜９２を形成する。
この導電膜９２の上に、第１および第２の高電子移動度トランジスタ４ａ,６ａの第１および第２の電極５４,５４ａに対応するレジスト膜９４を形成する。このレジスト膜９４は、第４のフィールドプレートＦＰ４の形成位置にも形成される。
このレジスト膜９４をマスクとして導電膜９２および絶縁層９０をドライエッチングして、図１３（ａ）に示すように第１の電極５４、第２の電極５４ａ（図示せず）、第４のフィールドプレートＦＰ４、第１乃至第４の絶縁層３０ｃ〜３０ｅを形成する。
その後レジスト膜９４を除去し、ＴＥＯＳ（Tetraethyl Orthosilicate）を原料とするＣＶＤ法により、図１３（ｂ）に示すように、例えば厚さ２００〜４００ｎｍのＳｉＯ２膜９６を形成する。
このＳｉＯ２膜９６の上に、第１および第２のソースＳ１,Ｓ２と第１および第２のドレインＤ１，Ｄ２（以下、第１のソースＳ１および第１のドレインＤ１等と呼ぶ）ぞれぞれに対応する４種類の開口部９８を有するレジスト膜１００を形成する。このレジスト膜１００をマスクとして、図１３（ｃ）に示すように、ＡｌＧａＮ層７０の内部に達するコンタクトホール１０２を形成する。
その後レジスト膜１００を除去し、スパッタ法によりＴｉ膜とＡｌ膜を順次堆積してメタル層を形成する。このメタル層の上に、第１ソースＳ１および第１ドレインＤ１等に対応する４種類のレジスト膜１０４を形成する。このレジスト膜１０４をマスクとしてドライエッチングによりメタル層１０６をエッチングし、図１４（ａ）に示すように、第１のソースＳ１および第１のドレインＤ１等を形成する。
レジスト膜１０４を除去した後、ＴＥＯＳを原料とするＣＶＤ法により、厚さ１μｍ程度のＳｉＯ２膜１０８を形成する。このＳｉＯ２膜１０８に、図１４（ｂ）に示すように第１のソースＳ１および第１のドレインＤ１等の引き出し電極に対応するコンタクトホール１１０を形成する。
このコンタクトホール１１０およびＳｉＯ２膜１０８の上に、例えば、Ｔｉ膜と厚さ３μｍ程度のＡｌ膜を順次堆積する。その後、このＴｉ膜とＡｌ膜２をフォトリソグラフィ法により成形して、図１５（ａ）に示すように引き出し電極４４を形成する。この時、ソース端子ＳＴ、ゲート端ＧＴ，ドレイン端子ＤＴ，および配線４２a〜４２ｃ（図６参照）も形成する。
その後、図１５（ｂ）に示すように、ＳｉＯ２膜１１２およびＳｉＮ膜１１４を順次堆積して、カバー膜１１６を形成する。最後にこのカバー膜１１６に、ソース端子ＳＴ、ゲート端ＧＴ，およびドレイン端子ＤＴに対応する開口部（図示せず）を形成する。
本製造方法では、第１の凹領域７８を覆うＳｉＮ膜（第１の絶縁膜）８２に第２に凹領域８８を形成する（図１２（ａ）参照）。第２の凹領域８８の幅は、第１の凹領域７８の幅より広い。従って、第２の凹領域８８に対応するレチクルの、第１の凹領域７８に対する位置合せが容易である。従って、本製造方法によれば、第１および第２の電極５４,５４ａを容易に形成することができる。
以上の実施の形態１乃至３では、半導体へテロ接合６は、ＧａＮ/ＡｌＧａＮへテロ接合である。しかし、半導体へテロ接合６は、他の半導体へテロ接合であってよい。例えば、半導体へテロ接合６は、ＧａＡｓ/ＡｌＧａＡｓへテロ接合であってもよい。
以上の実施の形態１乃至３に関し、更に以下の付記を開示する。
（付記１）
第１の高電子移動度トランジスタと、
負の閾値電圧を有する第２の高電子移動度トランジスタとを有し、
前記第２の高電子移動度トランジスタのソースは、前記第１の高電子移動度トランジスタのゲートに接続され、
前記第２の高電子移動度トランジスタのゲートは、前記第１の高電子移動度トランジスタのソースに接続されていることを
特徴とするトランジスタ回路。
（付記２）
付記１に記載のトランジスタ回路において、
前記第１の高電子移動度トランジスタは、ゲートとドレインの間に少なくても一部が延在する第１のフィールドプレートを有することを
特徴とするトランジスタ回路。
（付記３）
付記１または２に記載のトランジスタ回路において、
前記第１の高電子移動度トランジスタは、更に第１のフィールドプレートとドレインの間に少なくても一部が延在する第２のフィールドプレートを有することを
特徴とするトランジスタ回路。
（付記４）
付記１乃至３のいずれか１項に記載のトランジスタ回路において、
前記第２の高電子移動度トランジスタは、ゲートとドレインの間に少なくても一部が延在し前記第１の高電子移動度トランジスタのソースに接続されたフィールドプレートを有することを
特徴とするトランジスタ回路。
（付記５）
付記１乃至４のいずれか１項に記載のトランジスタ回路において、
更に、前記第２の高電子移動度トランジスタに直列に接続された第３の高電子移動度トランジスタを有し、
前記３の高電子移動度トランジスタは、ゲートが前記第１の高電子移動度トランジスタのドレインに接続され負の閾値電圧を有することを
特徴とするトランジスタ回路。
（付記６）
付記１乃至５のいずれか１項に記載のトランジスタ回路において、
前記第２の高電子移動度トランジスタは、前記第１の高電子移動度トランジスタのソースとゲートの間の電圧を、前記第１の高電子移動度トランジスタのゲートの耐圧より小さい電圧に制限することを
特徴とするトランジスタ回路。
（付記７）
第１の化合物半導体膜と、
第２の化合物半導体膜と絶縁膜が積層された積層膜と、
前記積層膜に形成された凹部に埋め込まれた第１の部分と、前記第１の部分の上および前記絶縁膜の上に延在する第２に部分とを有する電極とを有し、
前記第１の部分は、前記第２の部分の延在方向で前記第１の長さを有する第１の埋め込み部分と、第１の埋め込み部分と前記凹部の底との間に設けられ前記延在方向で前記第１の長さより短い第２の長さを有する前記第２の埋め込み部分とを有することを
特徴とする半導体素子。
（付記８）
付記７に記載の半導体素子において、
前記凹部は、前記第２の化合物半導体膜の内部に達していることを
特徴する半導体素子。
（付記９）
付記７に記載の半導体素子において、
前記凹部は、前記第２の化合物半導体膜の表面または前記第１の絶縁膜の内部に止まっていることを
特徴する半導体素子。
（付記１０）
付記７乃至９のいずれか１項に記載の半導体素子において、
前記電極と前記積層膜の間には、絶縁層が設けられていることを
特徴とするとする半導体素子。
（付記１１）
付記７乃至１０のいずれか１項に記載の半導体素子において、
前記第２に部分は、前記第１の部分の両側に広がり、
前記第１の埋め込み部分は、前記第２の埋め込み部分の両側に広がっていることを
特徴とする半導体素子。
（付記１２）
付記７乃至１１のいずれか１項に記載の半導体素子において、
前記半導体素子は、高電子移動度トランジスタであり、
前記第１の化合物半導体膜は、前記高電子移動度トランジスタのチャネル層であり、
前記第２の化合物半導体膜は、前記高電子移動度トランジスタの障壁層であり、
前記電極は、ゲートと２つのフィールドプレートが結合した電極であり
前記延在方向は、前記高電子移動度トランジスタのソースからドレインに向かう方向であることを
特徴とする半導体素子。
（付記１３）
第１の化合物半導体膜を形成し、
前記第１の化合物半導体膜の上に第２の化合物半導体膜を形成し、
前記第２の化合物半導体膜に第１の幅を有する第１の凹領域を形成し、
前記第１の凹領域が形成された前記第２の化合物半導体の上に絶縁膜を形成し、
前記第１の幅より広い第２の幅を有する第２の凹領域を前記絶縁膜に形成して、前記第１の凹領域および前記第１の凹領域の両側を露出させ、
前記第１の凹領域、前記第２の凹領域、および前記第２の凹領域の外側の前記絶縁膜の上に延在する電極を形成することを
特徴とする半導体素子の製造方法。
（付記１４）
付記１３の半導体素子の製造方法において、
更に、前記第２の凹領域が形成された前記絶縁膜、露出された前記第１の凹領域、および露出された前記第１の凹領域の両側に絶縁層と導電膜を順次積層し、
前記絶縁層と前記導電膜をエッチングして、前記電極を形成することを
特徴とする半導体素子の製造方法。
（付記１５）
付記１３または１４に記載の半導体素子の製造方法において、
前記半導体素子は、高電子移動度トランジスタであり、
前記第１の化合物半導体膜は、前記高電子移動度トランジスタのチャネル層であり、
前記第２の化合物半導体膜は、前記高電子移動度トランジスタの障壁層であり、
前記延在方向は、前記高電子移動度トランジスタのソースからドレインに向かう方向であることを
特徴とする半導体素子の製造方法。
２・・・トランジスタ回路
４・・・第１の高電子移動度トランジスタ
６・・・第２の高電子移動度トランジスタ
Ｓ１・・・第１のソース
Ｇ１・・・第１のゲート
ＦＰ１・・・第１のフィールドプレート
Ｄ１・・・第１のドレイン
２６・・・積層膜
２８, ２８ａ,２８ｂ・・・ゲート用凹部
３０,３０ａ,３０ｂ・・・絶縁層
５４・・・電極
５６・・・第１の部分
５８・・・第２に部分
６０・・・第１の埋め込み部分
６２・・・第２の埋め込み部分

Claims (10)

  1. 第１の高電子移動度トランジスタと、
    負の閾値電圧を有する第２の高電子移動度トランジスタとを有し、
    前記第２の高電子移動度トランジスタのソースは、前記第１の高電子移動度トランジスタのゲートに接続され、
    前記第２の高電子移動度トランジスタのゲートは、前記第１の高電子移動度トランジスタのソースに接続されていることを
    特徴とするトランジスタ回路。
  2. 請求項１に記載のトランジスタ回路において、
    前記第２の高電子移動度トランジスタは、ゲートとドレインの間に少なくても一部が延在し前記第１の高電子移動度トランジスタのソースに接続されたフィールドプレートを有することを
    特徴とするトランジスタ回路。
  3. 請求項１または２に記載のトランジスタ回路において、
    更に、前記第２の高電子移動度トランジスタに直列に接続された第３の高電子移動度トランジスタを有し、
    前記３の高電子移動度トランジスタは、ゲートが前記第１の高電子移動度トランジスタのドレインに接続され負の閾値電圧を有することを
    特徴とするトランジスタ回路。
  4. 請求項１乃至３のいずれか１項に記載のトランジスタ回路において、
    前記第２の高電子移動度トランジスタは、前記第１の高電子移動度トランジスタのソースとゲートの間の電圧を、前記第１の高電子移動度トランジスタのゲートの耐圧より小さい電圧に制限することを
    特徴とするトランジスタ回路。
  5. 第１の化合物半導体膜と、
    第２の化合物半導体膜と絶縁膜が積層された積層膜と、
    前記積層膜に形成された凹部に埋め込まれた第１の部分と、前記第１の部分の上および前記絶縁膜の上に延在する第２に部分とを有する電極とを有し、
    前記第１の部分は、前記第２の部分の延在方向で前記第１の長さを有する第１の埋め込み部分と、第１の埋め込み部分と前記凹部の底との間に設けられ前記延在方向で前記第１の長さより短い第２の長さを有する前記第２の埋め込み部分とを有することを
    特徴とする半導体素子。
  6. 請求項５に記載の半導体素子において、
    前記凹部は、前記第２の化合物半導体膜の内部に達していることを
    特徴する半導体素子。
  7. 請求項５または６に記載の半導体素子において、
    前記電極と前記積層膜の間には、絶縁層が設けられていることを
    特徴とするとする半導体素子。
  8. 請求項５乃至７のいずれか１項に記載の半導体素子において、
    前記第２に部分は、前記第１の部分の両側に広がり、
    前記第１の埋め込み部分は、前記第２の埋め込み部分の両側に広がっていることを
    特徴とする半導体素子。
  9. 請求項５乃至８のいずれか１項に記載の半導体素子において、
    前記半導体素子は、高電子移動度トランジスタであり、
    前記第１の化合物半導体膜は、前記高電子移動度トランジスタのチャネル層であり、
    前記第２の化合物半導体膜は、前記高電子移動度トランジスタの障壁層であり、
    前記電極は、ゲートと２つのフィールドプレートが結合した電極であり、
    前記延在方向は、前記高電子移動度トランジスタのソースからドレインに向かう方向であることを
    特徴とする半導体素子。
  10. 第１の化合物半導体膜を形成し、
    前記第１の化合物半導体膜の上に第２の化合物半導体膜を形成し、
    前記第２の化合物半導体膜に第１の幅を有する第１の凹領域を形成し、
    前記第１の凹領域が形成された前記第２の化合物半導体の上に絶縁膜を形成し、
    前記第１の幅より広い第２の幅を有する第２の凹領域を前記絶縁膜に形成して、前記第１の凹領域および前記第１の凹領域の両側を露出させ、
    前記第１の凹領域、前記第２の凹領域、および前記第２の凹領域の外側の前記絶縁膜の上に延在する電極を形成することを
    特徴とする半導体素子の製造方法。
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