JPH0548021A - 半導体保護回路 - Google Patents
半導体保護回路Info
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- JPH0548021A JPH0548021A JP3200196A JP20019691A JPH0548021A JP H0548021 A JPH0548021 A JP H0548021A JP 3200196 A JP3200196 A JP 3200196A JP 20019691 A JP20019691 A JP 20019691A JP H0548021 A JPH0548021 A JP H0548021A
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- Japan
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- diode
- resistor
- channel transistor
- input terminal
- internal circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 高電圧が入力端子１１に印加された際、内部
回路２７を保護すると同時に過電流によるラッチアップ
を防止することも出来る半導体保護回路を提供するこ
と。 【構成】 入力端子１１と基板内部回路側の内部回路２
７のトランジスタの内部入力端子との間に抵抗１９を介
して、ディプレッション形のＰチャネル１３及びＮチャ
ネルトランジスタ１４が直列に接続され、これらトラン
ジスタ１３、１４と基板内部回路側の内部入力端子との
間に分岐点Ｎ1 を有し、分岐点Ｎ1 から一方はＰ+ ダイ
オード１５及び抵抗２０を介して基板側の電源電圧２５
に接続され、その分岐点Ｎ1 から他方はＮ+ ダイオード
１６及び抵抗２１を介して基板側のアース端子１７に接
続され、Ｐチャネルトランジスタ１３のゲート電極がＰ
+ダイオード１５と抵抗２０との間に接続され、Ｎチャ
ネルトランジスタ１４のゲート電極がＮ+ ダイオード１
６と抵抗２１との間に接続されている半導体保護回路２
６。
回路２７を保護すると同時に過電流によるラッチアップ
を防止することも出来る半導体保護回路を提供するこ
と。 【構成】 入力端子１１と基板内部回路側の内部回路２
７のトランジスタの内部入力端子との間に抵抗１９を介
して、ディプレッション形のＰチャネル１３及びＮチャ
ネルトランジスタ１４が直列に接続され、これらトラン
ジスタ１３、１４と基板内部回路側の内部入力端子との
間に分岐点Ｎ1 を有し、分岐点Ｎ1 から一方はＰ+ ダイ
オード１５及び抵抗２０を介して基板側の電源電圧２５
に接続され、その分岐点Ｎ1 から他方はＮ+ ダイオード
１６及び抵抗２１を介して基板側のアース端子１７に接
続され、Ｐチャネルトランジスタ１３のゲート電極がＰ
+ダイオード１５と抵抗２０との間に接続され、Ｎチャ
ネルトランジスタ１４のゲート電極がＮ+ ダイオード１
６と抵抗２１との間に接続されている半導体保護回路２
６。
Description
【０００１】
【産業上の利用分野】本発明は半導体保護回路、より詳
細には入力端子と基板内部回路との間に介装される半導
体保護回路に関する。
細には入力端子と基板内部回路との間に介装される半導
体保護回路に関する。
【０００２】
【従来の技術】ダイオードの電圧電流特性は、あるしき
い値の電圧を越えると急に電流が流れだし、逆方向には
電流が流れないという特性がある。通常、内部回路にお
けるトランジスタのゲート部の酸化膜厚は、非常に薄い
ため数十Ｖの低い電圧で容易に絶縁破壊に至ることがあ
る。このような場合にそのままではハンドリング時に大
半の製品が破壊されてしまうため、すべての入力端子に
は何らかの形式でゲート保護回路が付加されている。
い値の電圧を越えると急に電流が流れだし、逆方向には
電流が流れないという特性がある。通常、内部回路にお
けるトランジスタのゲート部の酸化膜厚は、非常に薄い
ため数十Ｖの低い電圧で容易に絶縁破壊に至ることがあ
る。このような場合にそのままではハンドリング時に大
半の製品が破壊されてしまうため、すべての入力端子に
は何らかの形式でゲート保護回路が付加されている。
【０００３】図２は従来の入力ゲート保護回路と内部回
路側の一例を示す回路図である（トランジスタ技術SPEC
IAL No.4 特集CーMOS 標準ロジックIC活用マニュアル
)。図中５６は入力ゲート保護回路を示しており、入力
端子４１は抵抗４９を介して入力保護端子４２が内蔵さ
れている内部回路５７に接続されている。抵抗４９と入
力保護端子４２との間で接続線が分岐しており、一方は
クランプ素子としてのＰ+ ダイオード４５を介して電源
電圧５５に接続されており、他方はクランプ素子として
のＮ+ ダイオード４６を介してアース端子４７に接続さ
れている。
路側の一例を示す回路図である（トランジスタ技術SPEC
IAL No.4 特集CーMOS 標準ロジックIC活用マニュアル
)。図中５６は入力ゲート保護回路を示しており、入力
端子４１は抵抗４９を介して入力保護端子４２が内蔵さ
れている内部回路５７に接続されている。抵抗４９と入
力保護端子４２との間で接続線が分岐しており、一方は
クランプ素子としてのＰ+ ダイオード４５を介して電源
電圧５５に接続されており、他方はクランプ素子として
のＮ+ ダイオード４６を介してアース端子４７に接続さ
れている。
【０００４】内部回路５７は入力保護端子４２から分岐
し、一方はＰチャネルトランジスタ５３のベースに接続
され、Ｐチャネルトランジスタ５３のエミッタは電源電
圧５５に接続され、出力端子４８側に接続されている。
他方はＮチャネルトランジスタ５４のベースに接続され
ており、Ｎチャネルトランジスタ５４のエミッタはアー
ス端子４７に接続され、コレクタは出力端子４８側に接
続されている。
し、一方はＰチャネルトランジスタ５３のベースに接続
され、Ｐチャネルトランジスタ５３のエミッタは電源電
圧５５に接続され、出力端子４８側に接続されている。
他方はＮチャネルトランジスタ５４のベースに接続され
ており、Ｎチャネルトランジスタ５４のエミッタはアー
ス端子４７に接続され、コレクタは出力端子４８側に接
続されている。
【０００５】このように構成された半導体保護回路５６
に＋あるいは−の高電圧が印加された場合、Ｐ+ ダイオ
ード４５、Ｎ+ ダイオード４６が配設されているので、
高電圧はそれぞれのダイオード４５、４６側に電流が流
れることによりクランプされ、内部回路５７におけるト
ランジスタ５３、５４のゲート酸化膜を保護することが
できる。
に＋あるいは−の高電圧が印加された場合、Ｐ+ ダイオ
ード４５、Ｎ+ ダイオード４６が配設されているので、
高電圧はそれぞれのダイオード４５、４６側に電流が流
れることによりクランプされ、内部回路５７におけるト
ランジスタ５３、５４のゲート酸化膜を保護することが
できる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の入力ゲート保護回路５６において、例えば入力
電圧が電源電圧ＶDD＋（入力保護のダイオード４５のＶ
F ）より高くなると入力電流は急に増加してしまう。今
入力端子４１にＶDD＋２Ｖの電圧が印加されたとする
と、入力端子４１〜電源電圧５５間にはダイオード４５
のＶF 分（＝０．５Ｖと仮定）を差し引いた１．５Ｖの
電位差が生じ、入力端子４１より電源電圧５５に向かっ
て過電流が流れることになる。この電流が規定の入力電
流（±２０ｍＡ）以上になるとトリガ電流となり、ラッ
チアップが誘発されるという課題があった。
た従来の入力ゲート保護回路５６において、例えば入力
電圧が電源電圧ＶDD＋（入力保護のダイオード４５のＶ
F ）より高くなると入力電流は急に増加してしまう。今
入力端子４１にＶDD＋２Ｖの電圧が印加されたとする
と、入力端子４１〜電源電圧５５間にはダイオード４５
のＶF 分（＝０．５Ｖと仮定）を差し引いた１．５Ｖの
電位差が生じ、入力端子４１より電源電圧５５に向かっ
て過電流が流れることになる。この電流が規定の入力電
流（±２０ｍＡ）以上になるとトリガ電流となり、ラッ
チアップが誘発されるという課題があった。
【０００７】本発明はこのような課題に鑑み発明された
ものであって、入力端子に高電圧が印加された場合にも
過電流の発生を防止して、ラッチアップを防止すること
ができ、さらに内部回路のトランジスタのゲート破壊を
保護することができるような半導体保護回路を提供する
ことを目的としている。
ものであって、入力端子に高電圧が印加された場合にも
過電流の発生を防止して、ラッチアップを防止すること
ができ、さらに内部回路のトランジスタのゲート破壊を
保護することができるような半導体保護回路を提供する
ことを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体保護回路は、入力端子と基板内部
回路側の内部回路のトランジスタの内部入力端子との間
に抵抗を介して、ディプレッション形のＰチャネル及び
Ｎチャネルトランジスタが直列に接続され、これらトラ
ンジスタと前記基板内部回路側の内部入力端子との間に
分岐点を有し、その分岐点から一方はＰ+ ダイオード及
び抵抗を介して基板側の電源電圧に接続され、その分岐
点から他方はＮ+ ダイオード及び抵抗を介して前記基板
側のアース端子に接続され、前記Ｐチャネルトランジス
タのゲート電極がＰ+ ダイオードと前記抵抗との間に接
続され、前記Ｎチャネルトランジスタのゲート電極が前
記Ｎ+ ダイオードと前記抵抗との間に接続されているこ
とを特徴としている。
に本発明に係る半導体保護回路は、入力端子と基板内部
回路側の内部回路のトランジスタの内部入力端子との間
に抵抗を介して、ディプレッション形のＰチャネル及び
Ｎチャネルトランジスタが直列に接続され、これらトラ
ンジスタと前記基板内部回路側の内部入力端子との間に
分岐点を有し、その分岐点から一方はＰ+ ダイオード及
び抵抗を介して基板側の電源電圧に接続され、その分岐
点から他方はＮ+ ダイオード及び抵抗を介して前記基板
側のアース端子に接続され、前記Ｐチャネルトランジス
タのゲート電極がＰ+ ダイオードと前記抵抗との間に接
続され、前記Ｎチャネルトランジスタのゲート電極が前
記Ｎ+ ダイオードと前記抵抗との間に接続されているこ
とを特徴としている。
【０００９】
【作用】上記した構成によれば、入力端子と基板内部回
路側の内部回路のトランジスタの内部入力端子との間に
抵抗を介して、ディプレッション形のＰチャネル及びＮ
チャネルトランジスタが直列に接続され、これらトラン
ジスタと前記基板内部回路側の内部入力端子との間に分
岐点を有し、その分岐点から一方はＰ+ ダイオード及び
抵抗を介して基板側の電源電圧に接続され、その分岐点
から他方はＮ+ ダイオード及び抵抗を介して前記基板側
のアース端子に接続され、前記Ｐチャネルトランジスタ
のゲート電極がＰ+ ダイオードと前記抵抗との間に接続
され、前記Ｎチャネルトランジスタのゲート電極が前記
Ｎ+ ダイオードと前記抵抗との間に接続されているの
で、高電圧が前記入力端子に印加された際、Ｐ+ ダイオ
ードあるいはＮ+ ダイオードにより前記入力端子におけ
る電位はクランプされ、内部回路は保護される。
路側の内部回路のトランジスタの内部入力端子との間に
抵抗を介して、ディプレッション形のＰチャネル及びＮ
チャネルトランジスタが直列に接続され、これらトラン
ジスタと前記基板内部回路側の内部入力端子との間に分
岐点を有し、その分岐点から一方はＰ+ ダイオード及び
抵抗を介して基板側の電源電圧に接続され、その分岐点
から他方はＮ+ ダイオード及び抵抗を介して前記基板側
のアース端子に接続され、前記Ｐチャネルトランジスタ
のゲート電極がＰ+ ダイオードと前記抵抗との間に接続
され、前記Ｎチャネルトランジスタのゲート電極が前記
Ｎ+ ダイオードと前記抵抗との間に接続されているの
で、高電圧が前記入力端子に印加された際、Ｐ+ ダイオ
ードあるいはＮ+ ダイオードにより前記入力端子におけ
る電位はクランプされ、内部回路は保護される。
【００１０】また、前記Ｐ+ ダイオードあるいは前記Ｎ
+ダイオードに所定電流以上の電流が流れると前記Ｐチ
ャネルトランジスタあるいは前記Ｎチャネルトランジス
タのゲートに所定の電圧が印加され、これらトランジス
タはオフする。
+ダイオードに所定電流以上の電流が流れると前記Ｐチ
ャネルトランジスタあるいは前記Ｎチャネルトランジス
タのゲートに所定の電圧が印加され、これらトランジス
タはオフする。
【００１１】従って前記入力端子と前記基板内部回路側
とは切り離され、ラッチアップの誘発が防止される。
とは切り離され、ラッチアップの誘発が防止される。
【００１２】
【実施例】以下、本発明に係る半導体保護回路の実施例
を図面に基づいて説明する。図１は本実施例に係る半導
体保護回路を示した回路図であり、図中２６は半導体保
護回路を示している。入力端子１１はポリシリコン抵抗
１９を介してディプレッション形Ｎチャネルトランジス
タ１４及びディプレッション形Ｐチャネルトランジスタ
１３にこの順で直列に接続され、さらに内部回路２７内
の入力保護端子１２に接続されている。ディプレッショ
ン形Ｐチャネルトランジスタ１３と入力保護端子１２と
の間には、分岐点Ｎ1 が形成され、分岐点Ｎ1 より分岐
した一方の接続線２９はＰ+ ダイオード１５及びポリシ
リコン抵抗２０を介して電源電圧２５に接続され、他方
の接続線３０はＮ+ ダイオード１６及び抵抗２１を介し
てアース端子１７に接続されている。さらにはＰ+ ダイ
オード１５とポリシリコン抵抗２０との間の分岐点Ｎ2
はディプレッション形Ｐチャネルトランジスタ１３のゲ
ート電極に接続され、同様にＮ+ ダイオード１６と抵抗
２１の間の分岐点Ｎ3 はディプレッション形Ｎチャネル
トランジスタ１４のゲート電極に接続されている。
を図面に基づいて説明する。図１は本実施例に係る半導
体保護回路を示した回路図であり、図中２６は半導体保
護回路を示している。入力端子１１はポリシリコン抵抗
１９を介してディプレッション形Ｎチャネルトランジス
タ１４及びディプレッション形Ｐチャネルトランジスタ
１３にこの順で直列に接続され、さらに内部回路２７内
の入力保護端子１２に接続されている。ディプレッショ
ン形Ｐチャネルトランジスタ１３と入力保護端子１２と
の間には、分岐点Ｎ1 が形成され、分岐点Ｎ1 より分岐
した一方の接続線２９はＰ+ ダイオード１５及びポリシ
リコン抵抗２０を介して電源電圧２５に接続され、他方
の接続線３０はＮ+ ダイオード１６及び抵抗２１を介し
てアース端子１７に接続されている。さらにはＰ+ ダイ
オード１５とポリシリコン抵抗２０との間の分岐点Ｎ2
はディプレッション形Ｐチャネルトランジスタ１３のゲ
ート電極に接続され、同様にＮ+ ダイオード１６と抵抗
２１の間の分岐点Ｎ3 はディプレッション形Ｎチャネル
トランジスタ１４のゲート電極に接続されている。
【００１３】また内部回路２７は入力保護端子１２から
分岐し、一方はＰチャネルトランジスタ２３のゲート電
極に接続され、Ｐチャネルトランジスタ２３のドレイン
電極は電源電圧２５に接続され、ソース電極は出力端子
１８側に接続されている。他方はＮチャネルトランジス
タ２４のゲート電極に接続されており、Ｎチャネルトラ
ンジスタ２４のドレイン電極はアース端子１７に接続さ
れ、ソース電極は出力端子１８側に接続されている。
分岐し、一方はＰチャネルトランジスタ２３のゲート電
極に接続され、Ｐチャネルトランジスタ２３のドレイン
電極は電源電圧２５に接続され、ソース電極は出力端子
１８側に接続されている。他方はＮチャネルトランジス
タ２４のゲート電極に接続されており、Ｎチャネルトラ
ンジスタ２４のドレイン電極はアース端子１７に接続さ
れ、ソース電極は出力端子１８側に接続されている。
【００１４】上記の如く構成されている半導体保護回路
２６において、例えばポリシリコン抵抗１９を３００
Ω、ポリシリコン抵抗２０、２１を３０Ω、電源電圧２
５を５Ｖ、アース端子１７を０Ｖ、ディプレッション形
Ｐチャネルトランジスタ１３のしきい値を５．５Ｖ、デ
ィプレッション形Ｎチャネルトランジスタ１４のしきい
値を−０．５Ｖ、Ｐ+ ダイオード１５およびＮ+ ダイオ
ード１６にクランプ電流が流れ始める電圧を０．６Ｖ、
規定の入力電流を±２０ｍＡと設定する。入力端子１１
に入力電圧が−０．６Ｖ〜５．６Ｖの範囲で印加される
場合は、ディプレッション形Ｐチャネルトランジスタ１
３及びディプレッション形Ｎチャネルトランジスタ１４
は導通状態となり、一方、Ｐ+ ダイオード１５及びＮ+
ダイオード１６は非導通状態となる。従って内部回路２
７は正常に動作する。
２６において、例えばポリシリコン抵抗１９を３００
Ω、ポリシリコン抵抗２０、２１を３０Ω、電源電圧２
５を５Ｖ、アース端子１７を０Ｖ、ディプレッション形
Ｐチャネルトランジスタ１３のしきい値を５．５Ｖ、デ
ィプレッション形Ｎチャネルトランジスタ１４のしきい
値を−０．５Ｖ、Ｐ+ ダイオード１５およびＮ+ ダイオ
ード１６にクランプ電流が流れ始める電圧を０．６Ｖ、
規定の入力電流を±２０ｍＡと設定する。入力端子１１
に入力電圧が−０．６Ｖ〜５．６Ｖの範囲で印加される
場合は、ディプレッション形Ｐチャネルトランジスタ１
３及びディプレッション形Ｎチャネルトランジスタ１４
は導通状態となり、一方、Ｐ+ ダイオード１５及びＮ+
ダイオード１６は非導通状態となる。従って内部回路２
７は正常に動作する。
【００１５】このように入力電圧がしきい値電圧の範囲
内に設定されている場合には、Ｐ+ダイオード１５およ
びＮ+ ダイオード１６は導通せず、ディプレッション形
Ｐチャネルトランジスタ１３及びディプレッション形Ｎ
チャネルトランジスタ１４は導通し、内部回路２７は正
常に動作する。
内に設定されている場合には、Ｐ+ダイオード１５およ
びＮ+ ダイオード１６は導通せず、ディプレッション形
Ｐチャネルトランジスタ１３及びディプレッション形Ｎ
チャネルトランジスタ１４は導通し、内部回路２７は正
常に動作する。
【００１６】一方、入力電圧がしきい値電圧の範囲外で
印加された場合、例えば５．６Ｖ以上の電圧が入力端子
１１に印加された場合、ディプレッション形Ｎチャネル
トランジスタ１４、ディプレッション形Ｐチャネルトラ
ンジスタ１３及びＰ+ ダイオード１５が導通状態にな
り、分岐点２２における電位はクランプされて内部回路
２７の保護が行なわれる。またこのときポリシリコン抵
抗２０に流れる電流が１７ｍＡを越えると、ポリシリコ
ン抵抗２０とＰ+ ダイオード１５との間の電位が５．５
Ｖ以上になり、ディプレッション形Ｐチャネルトランジ
スタ１３がオフし、入力端子１１と内部回路２７とが切
り離される。この結果内部回路２７内に２０ｍＡ程度以
上の電流が流れることが防止され、ラッチアップの誘発
が防止される。
印加された場合、例えば５．６Ｖ以上の電圧が入力端子
１１に印加された場合、ディプレッション形Ｎチャネル
トランジスタ１４、ディプレッション形Ｐチャネルトラ
ンジスタ１３及びＰ+ ダイオード１５が導通状態にな
り、分岐点２２における電位はクランプされて内部回路
２７の保護が行なわれる。またこのときポリシリコン抵
抗２０に流れる電流が１７ｍＡを越えると、ポリシリコ
ン抵抗２０とＰ+ ダイオード１５との間の電位が５．５
Ｖ以上になり、ディプレッション形Ｐチャネルトランジ
スタ１３がオフし、入力端子１１と内部回路２７とが切
り離される。この結果内部回路２７内に２０ｍＡ程度以
上の電流が流れることが防止され、ラッチアップの誘発
が防止される。
【００１７】逆に−０．６Ｖ以下の入力電圧が入力端子
１１に印加された場合、ディプレッション形Ｎチャネル
トランジスタ１４、ディプレッション形Ｐチャネルトラ
ンジスタ１３及びＮ+ ダイオード１６が導通状態にな
り、分岐点２２における電位はクランプされて内部回路
２７の保護が行なわれる。またこのとき抵抗２１に流れ
る電流が１７ｍＡとなると、抵抗２１とＮ+ ダイオード
１６との間の電位が−０．５Ｖ以下になりディプレッシ
ョン形Ｎチャネルトランジスタ１４がオフし、入力端子
１１と内部回路２７とが切り離される。この結果内部回
路２７内に２０ｍＡ程度以上の電流が流れることが防止
され、ラッチアップの誘発が防止されることになる。
１１に印加された場合、ディプレッション形Ｎチャネル
トランジスタ１４、ディプレッション形Ｐチャネルトラ
ンジスタ１３及びＮ+ ダイオード１６が導通状態にな
り、分岐点２２における電位はクランプされて内部回路
２７の保護が行なわれる。またこのとき抵抗２１に流れ
る電流が１７ｍＡとなると、抵抗２１とＮ+ ダイオード
１６との間の電位が−０．５Ｖ以下になりディプレッシ
ョン形Ｎチャネルトランジスタ１４がオフし、入力端子
１１と内部回路２７とが切り離される。この結果内部回
路２７内に２０ｍＡ程度以上の電流が流れることが防止
され、ラッチアップの誘発が防止されることになる。
【００１８】以上説明した実施例に係る半導体保護回路
にあっては、高電圧が入力端子１１に印加された場合に
おいても内部回路２７内のトランジスタ２３、２４のゲ
ートを保護することができると共に、過電流によるラッ
チアップの誘発も防止することができる。従って、内部
回路２７内のトランジスタ２３、２４のゲート酸化膜の
耐圧が電源電圧に近い場合にも、内部回路２７を十分に
保護することができ、またディプレッション形Ｐチャネ
ルトランジスタ１３、ディプレッション形Ｎチャネルト
ランジスタ１４のオフにより寿命の長い半導体保護回路
を提供することが可能となる。
にあっては、高電圧が入力端子１１に印加された場合に
おいても内部回路２７内のトランジスタ２３、２４のゲ
ートを保護することができると共に、過電流によるラッ
チアップの誘発も防止することができる。従って、内部
回路２７内のトランジスタ２３、２４のゲート酸化膜の
耐圧が電源電圧に近い場合にも、内部回路２７を十分に
保護することができ、またディプレッション形Ｐチャネ
ルトランジスタ１３、ディプレッション形Ｎチャネルト
ランジスタ１４のオフにより寿命の長い半導体保護回路
を提供することが可能となる。
【００１９】
【発明の効果】以上詳述したように本発明に係る半導体
保護回路にあっては、入力端子と基板内部回路側の内部
回路のトランジスタの内部入力端子との間に抵抗を介し
て、ディプレッション形のＰチャネル及びＮチャネルト
ランジスタが直列に接続され、これらトランジスタと前
記基板内部回路側の内部入力端子との間に分岐点を有
し、その分岐点から一方はＰ+ ダイオード及び抵抗を介
して基板側の電源電圧に接続され、その分岐点から他方
はＮ+ ダイオード及び抵抗を介して前記基板側のアース
端子に接続され、前記Ｐチャネルトランジスタのゲート
電極がＰ+ ダイオードと前記抵抗との間に接続され、前
記Ｎチャネルトランジスタのゲート電極が前記Ｎ+ ダイ
オードと前記抵抗との間に接続されているので、高電圧
が印加された際、前記Ｐ+ ダイオードあるいは前記Ｎ+
ダイオードが導通され、前記内部回路を保護する一方、
前記ディプレッション形のＰチャネルトランジスタある
いは前記ディプレッション形Ｎチャネルトランジスタが
オフすることにより、ラッチアップの誘発を防止するこ
とができる。従って、ゲート酸化膜の耐圧が電源電圧に
近い場合においても、高電圧から前記内部回路を十分に
保護することができ、しかも過電流により起こるラッチ
アップの誘発を防止して寿命の長い半導体保護回路を提
供することができる。
保護回路にあっては、入力端子と基板内部回路側の内部
回路のトランジスタの内部入力端子との間に抵抗を介し
て、ディプレッション形のＰチャネル及びＮチャネルト
ランジスタが直列に接続され、これらトランジスタと前
記基板内部回路側の内部入力端子との間に分岐点を有
し、その分岐点から一方はＰ+ ダイオード及び抵抗を介
して基板側の電源電圧に接続され、その分岐点から他方
はＮ+ ダイオード及び抵抗を介して前記基板側のアース
端子に接続され、前記Ｐチャネルトランジスタのゲート
電極がＰ+ ダイオードと前記抵抗との間に接続され、前
記Ｎチャネルトランジスタのゲート電極が前記Ｎ+ ダイ
オードと前記抵抗との間に接続されているので、高電圧
が印加された際、前記Ｐ+ ダイオードあるいは前記Ｎ+
ダイオードが導通され、前記内部回路を保護する一方、
前記ディプレッション形のＰチャネルトランジスタある
いは前記ディプレッション形Ｎチャネルトランジスタが
オフすることにより、ラッチアップの誘発を防止するこ
とができる。従って、ゲート酸化膜の耐圧が電源電圧に
近い場合においても、高電圧から前記内部回路を十分に
保護することができ、しかも過電流により起こるラッチ
アップの誘発を防止して寿命の長い半導体保護回路を提
供することができる。
【図１】本発明に係る半導体保護回路の実施例を示した
概略ブロック図である。
概略ブロック図である。
【図２】従来の半導体保護回路を示した概略ブロック図
である。
である。
１１ 入力端子 １２ 入力保護端子 １３ ディプレッション形Ｐチャネルトランジスタ １４ ディプレッション形Ｎチャネルトランジスタ １５ Ｐ+ ダイオード １６ Ｎ+ ダイオード １７ ア−ス端子 ２０ ポリシリコン抵抗 ２１ ポリシリコン抵抗 ２５ 電源電圧 ２６ 半導体保護回路 ２７ 内部回路
Claims (1)
- 【請求項１】 入力端子と基板内部回路側の内部回路の
トランジスタの内部入力端子との間に抵抗を介して、デ
ィプレッション形のＰチャネル及びＮチャネルトランジ
スタが直列に接続され、これらトランジスタと前記基板
内部回路側の内部入力端子との間に分岐点を有し、その
分岐点から一方はＰ+ ダイオード及び抵抗を介して基板
側の電源電圧に接続され、その分岐点から他方はＮ+ ダ
イオード及び抵抗を介して前記基板側のアース端子に接
続され、前記Ｐチャネルトランジスタのゲート電極がＰ
+ ダイオードと前記抵抗との間に接続され、前記Ｎチャ
ネルトランジスタのゲート電極が前記Ｎ+ ダイオードと
前記抵抗との間に接続されていることを特徴とする半導
体保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200196A JPH0548021A (ja) | 1991-08-09 | 1991-08-09 | 半導体保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200196A JPH0548021A (ja) | 1991-08-09 | 1991-08-09 | 半導体保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548021A true JPH0548021A (ja) | 1993-02-26 |
Family
ID=16420403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3200196A Pending JPH0548021A (ja) | 1991-08-09 | 1991-08-09 | 半導体保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548021A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227976A (ja) * | 1994-10-19 | 1996-09-03 | Siliconix Inc | 集積回路のための静電放電保護装置 |
| JPH09116023A (ja) * | 1995-10-16 | 1997-05-02 | Nec Corp | 半導体集積回路装置の入力保護回路 |
| JPH09186247A (ja) * | 1995-11-28 | 1997-07-15 | Lg Semicon Co Ltd | 静電放電及びラッチアップ防止回路 |
| JP2002299569A (ja) * | 2001-03-29 | 2002-10-11 | Sanyo Electric Co Ltd | スイッチング用ｍｏｓトランジスタの保護回路 |
| JP2006156563A (ja) * | 2004-11-26 | 2006-06-15 | Nec Electronics Corp | 半導体装置 |
| JP2012199285A (ja) * | 2011-03-18 | 2012-10-18 | Fujitsu Semiconductor Ltd | 半導体素子、半導体素子の製造方法、およびトランジスタ回路 |
| JP2013211522A (ja) * | 2012-03-02 | 2013-10-10 | Yokogawa Electric Corp | 入力保護回路 |
| US10426431B2 (en) | 2014-11-19 | 2019-10-01 | Canon Kabushiki Kaisha | Protection circuit |
-
1991
- 1991-08-09 JP JP3200196A patent/JPH0548021A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101454766B1 (ko) * | 2012-03-02 | 2014-10-27 | 요코가와 덴키 가부시키가이샤 | 입력 보호 회로 |
| US10426431B2 (en) | 2014-11-19 | 2019-10-01 | Canon Kabushiki Kaisha | Protection circuit |
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