JP2012199520A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2012199520A
JP2012199520A JP2012036376A JP2012036376A JP2012199520A JP 2012199520 A JP2012199520 A JP 2012199520A JP 2012036376 A JP2012036376 A JP 2012036376A JP 2012036376 A JP2012036376 A JP 2012036376A JP 2012199520 A JP2012199520 A JP 2012199520A
Authority
JP
Japan
Prior art keywords
layer
plane
face
centered cubic
catalyst layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012036376A
Other languages
English (en)
Inventor
Masayuki Kitamura
政幸 北村
Atsuko Sakata
敦子 坂田
Makoto Wada
真 和田
Yuichi Yamazaki
雄一 山崎
Masayuki Katagiri
雅之 片桐
Akihiro Kajita
明広 梶田
Tadashi Sakai
忠司 酒井
Hisashi Sakuma
尚志 佐久間
Ichiro Mizushima
一郎 水島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012036376A priority Critical patent/JP2012199520A/ja
Publication of JP2012199520A publication Critical patent/JP2012199520A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/27—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials
    • H10P14/271—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials characterised by the preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/27—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials
    • H10P14/271—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials characterised by the preparation of substrate for selective deposition
    • H10P14/274—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials characterised by the preparation of substrate for selective deposition using seed materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3241—Materials thereof being conductive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3242—Structure
    • H10P14/3244—Layer structure
    • H10P14/3248—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3406—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/412—Deposition of metallic or metal-silicide materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/42—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a gas or vapour
    • H10P14/43—Chemical deposition, e.g. chemical vapour deposition [CVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
    • H10W20/035—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics combinations of barrier, adhesion or liner layers, e.g. multi-layered barrier layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4462—Carbon or carbon-containing materials, e.g. graphene
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/0375—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers comprising multiple stacked thin barrier, adhesion or liner layers not being formed in openings in dielectrics

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】結晶欠陥が可及的に少なく、従来よりも抵抗率の低い高質のグラフェンを備えた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板の上方に設けられた配線とを具備する。前記助触媒層のうち前記触媒層と接触している部分は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向しているか、または、前記助触媒層のうち前記触媒層と接触している部分は、アモルファス構造もしくは微結晶構造を有する。前記触媒層は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向する。
【選択図】 図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
近年、ＬＳＩ配線構造において、配線の微細化が進み、電子の界面非弾性散乱による電気抵抗率の上昇、電流密度の増加、ストレスマイグレーションまたはエレクトロマイグレーションによる信頼性の劣化等の問題が生じている。ＬＳＩの配線材料として、低抵抗金属である銅が主に用いられているが、配線構造の微細化が進むと、上記問題が依然として発生する。
そこで、ＬＳＩの配線材料として、グラフェンを用いることが検討されている。グラフェンは、量子化伝導（いわゆる、Ｂａｌｌｉｓｔｉｃ伝導）をすることが知られており、既存の金属材料に替わる超低抵抗材料として期待されている。量子化伝導では、電子はほとんど界面散乱を受けないので、配線構造を微細化しても界面散乱効果による抵抗上昇がほとんど起きない。
しかし、粒径の小さな多結晶グラフェンの場合、グラフェン中に粒界等の結晶欠陥が多く存在する。この場合、粒界等の結晶欠陥部分において電子が散乱するため、配線構造を微細化したときに配線抵抗が高くなる可能性がある。従って、結晶欠陥が可及的に少ない高品質のグラフェンを形成することが所望されている。しかし、従来、結晶欠陥を低減させるようにグラフェンの成長を制御することは困難であった。
特開２００９−１６４４３２号公報 特開２００９−７０９１１号公報
結晶欠陥が可及的に少なく、従来よりも抵抗率の低い高品質のグラフェンを備えた半導体装置の製造方法を提供する。
本実施形態による半導体装置は、半導体基板と、前記半導体基板の上方に設けられた配線とを具備する。前記助触媒層のうち前記触媒層と接触している部分は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向しているか、または、前記助触媒層のうち前記触媒層と接触している部分は、アモルファス構造もしくは微結晶構造を有する。前記触媒層は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向する。
本実施形態による半導体装置の製造方法は、半導体基板の表面の上方に、面心立方構造もしくは六方最密構造、または、アモルファス構造もしくは微結晶構造を有する、助触媒層を形成する。ここで、前記助触媒層が前記面心立方構造もしくは前記六方最密構造を有するときは、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の前記表面と平行に配向するように前記助触媒層を形成する。前記助触媒層上に、面心立方構造もしくは六方最密構造を有する触媒層を形成する。ここで、前記触媒層が前記面心立方構造もしくは前記六方最密構造を有するときは、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の前記表面と平行に配向するように前記触媒層を形成する。また、前記助触媒層のうち前記触媒層と接触している部分が、前記面心立方構造もしくは前記六方最密構造、または、前記アモルファス構造もしくは前記微結晶構造である。前記触媒層上にグラフェン層を形成する。
第１の実施形態に従った半導体装置の構成を示す断面図。 触媒層の六員環およびその上に形成されたグラフェン層の六員環を半導体基板の表面上方から見た概念図。 面心立方構造の（１１１）面および六方最密構造の（００２）面を示す説明図。 第１の実施形態に従った半導体装置の製造方法を示す断面図。 図４に続く、半導体装置の製造方法を示す断面図。 図５に続く、半導体装置の製造方法を示す断面図。 グラフェン層のラマン分光結果を示すグラフ、および、ＸＲＤ（X-ray Diffraction）法（Ｘ線回折法）による触媒層の面心立方構造の（１１１）面または六方最密構造の（００２）面のピーク高さに対するＧ／Ｄ比を示すグラフ。 第１または第２の実施形態における助触媒層の構成例を示す断面図。 助触媒の六員環、助触媒上に形成された触媒層の六員環および触媒層上に形成されたグラフェン層の六員環を半導体基板の表面上方から見た概念図。 第３の実施形態の半導体装置の製造方法を示す図。 図１０に続く、半導体装置の製造方法を示す断面図。 図１１に続く、半導体装置の製造方法を示す断面図。 図１２に続く、半導体装置の製造方法を示す断面図。 図１３に続く、半導体装置の製造方法を示す断面図。 図１４に続く、半導体装置の製造方法を示す断面図。 図１５に続く、半導体装置の製造方法を示す断面図。 図１６に続く、半導体装置の製造方法を示す断面図。 実施形態の助触媒層、触媒層および保護膜を用いたダマシン配線の形成方法を示す図断面図。 図１８に続く、ダマシン配線の形成方法を示す図断面図。 実施形態の助触媒層および触媒層を用いたダマシン配線の形成方法を示す図断面図。 図１８に続く、ダマシン配線の形成方法を示す図断面図。
以下、図面を参照しながら本発明の実施形態を説明する。
（第１の実施形態）
図１は、第１の実施形態に従った半導体装置の構成を示す断面図である。尚、以下の図において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
本実施形態による半導体装置は、半導体基板１０と、層間絶縁膜１５，２０，８０と、コンタクトプラグ３０と、配線７０とを備えている。半導体基板１０は、例えば、シリコン基板である。
層間絶縁膜１５，２０，８０は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜からなる。コンタクトプラグ３０は、例えば、銅、タングステン、アルミニウム等の導電性材料からなり、層間絶縁膜１５，２０を貫通して半導体基板１０に接触している。
配線７０は、助触媒層４０と、触媒層５０と、グラフェン層６０との積層膜である。助触媒層４０は、半導体基板１０の表面上に設けられた層間絶縁膜２０およびコンタクトプラグ３０上に設けられている。助触媒層４０は、面心立方構造または六方最密構造を有する材料からなる。
例えば、助触媒層４０は、Ｔｉ、Ｃｕ、Ｚｎ、Ｚｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｈｆ、Ｒｅ、Ｉｒ、ＰｔおよびＡｕからなるグループのいずれかの材料からなる単層膜、前記グループのいずれかの材料の窒化物からなる単層膜、前記グループの中から選択される少なくとも二つの材料を含む合金からなる単層膜、または、Ｔｉ、Ｃｕ、Ｚｎ、Ｚｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｈｆ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、前記複数の金属のそれぞれの窒化物、および、前記複数の金属の任意の二つ以上の金属からなる、前記複数の金属に関しての全ての合金からなるグループの中から選択される材料を二つ以上含む積層膜である。
例えば、ＴｉＮ、Ｃｕ、Ｐｔは面心立方構造を有し、Ｔｉ、Ｚｎ、Ｒｕは六方最密構造を有する。また、ＴａＮ膜も助触媒層４０として用いることができる。尚、助触媒層４０として次のような金属材料を含む膜が用いられ得る。
例えば、助触媒層４０は、ＴｉＮ膜（上層）とＴａＮ膜（下層）との積層膜、ＴｉＮ膜（上層）とＴｉ膜（下層）との積層膜、Ｉｒ層を最上層に含む積層膜、Ｔｉ単層膜、ＴｉＮ単層膜、ＴａＮ単層膜である。これらの膜は、ＰＶＤ（Physical Vapor Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法で形成される。尚、上層は、触媒層５０およびグラフェン層６０に近い層であり、下層は、半導体基板１０に近い層である。
助触媒層４０が面心立方構造を有し、（１１１）面が半導体基板１０の表面と平行となるように配向している場合、または、助触媒層４０が六方細密構造を有し、（００２）面が半導体基板１０の表面と平行となるように配向している場合、触媒層５０は、面心立方構造の（１１１）面または六方最密構造の（００２）面が半導体基板１０の表面と平行になるように配向される。
触媒層５０は、助触媒層４０上に設けられ、面心立方構造または六方最密構造を有する材料からなる。例えば、触媒層５０は、Ｎｉ、ＣｏおよびＦｅからなるグループのいずれかの材料からなる単層膜、前記グループのいずれかの材料の窒化物からなる単層膜、前記グループの中から選択される少なくとも二つの材料を含む合金からなる単層膜、または、Ｎｉおよびその窒化物、Ｃｏおよびその窒化物、ならびに、Ｆｅおよびその窒化物からなるグループの中から選択される互いに材料が異なる二つ以上の膜を含む積層膜である。
助触媒層４０が面心立方構造を有し、（１１１）面が半導体基板１０の表面と平行となるように配向している場合、または、助触媒層４０が六方細密構造を有し、（００２）面が半導体基板１０の表面と平行となるように配向している場合、触媒層５０は面心立方構造の（１１１）面または六方最密構造の（００２）面が半導体基板の表面と平行になるように配向する。これにより、触媒層５０上に結晶欠陥が少なく結晶粒が大きいグラフェン層を形成することができる。
尚、助触媒層４０の全体が面心立方構造や六方細密構造である必要はない。助触媒層４０のうち少なくとも触媒層５０と接触している部分が、面心立方構造や前記六方最密構造であればよい。例えば、ＴａＮ膜（上層）とＴａ膜（下層）との積層膜であってもよい。
配線７０は、半導体基板１０の表面に対して平行な面内において延伸している。コンタクトプラグ３０は、層間絶縁膜１５，２０を貫通して半導体基板１０と配線７０とを電気的に接続する。層間絶縁膜１５，２０は、隣接する複数のコンタクトプラグ３０間を埋め込む。層間絶縁膜８０は、隣接する複数の配線７０間を埋め込む。
グラフェンは、量子化伝導によりほとんど界面散乱を受けないので、界面散乱効果による抵抗上昇が生じない。また、グラフェンは耐熱性に優れており、他の金属材料では耐えることができないような高温の半導体製造プロセスにも適用することができる。
このように低抵抗かつ耐熱性に優れたグラフェンは、ＬＳＩデバイスの配線として適していると考えられる。例えば、下層配線の表面部を平坦化した後、グラフェンの成長に必要な助触媒層および触媒層を成膜する。そして、触媒層上にグラフェン層を成長させることが考えられている。
しかし、グラフェン層は、その下地となる触媒層によって結晶性が大きく変化することが知られている。上述の通り、粒径の小さい多結晶グラフェンでは、電子が、粒界等において散乱し、抵抗が上昇してしまう。
本実施形態では、触媒層５０の表面（半導体基板１０の表面に対して平行な面）を、面心立方構造の（１１１）面または六方最密構造の（００２）面にする。即ち、グラフェンの被堆積面を、面心立方構造の（１１１）面または六方最密構造の（００２）面にする。
面心立方構造の（１１１）面または六方最密構造の（００２）面は、図２に示すように、グラフェンの結晶構造に類似した構造である。
図２は、触媒層５０の六員環およびその上に形成されたグラフェン層６０の六員環を半導体基板１０の表面上方から見た概念図である。図２に示すように、触媒層５０の六員環を構成する原子５０ａ〜５０ｇは、グラフェン層６０の３つの六員環を構成する原子のうち原子６０ａ〜６０ｇの位置に重複する。従って、結晶欠陥の少ないグラフェン層６０が触媒層５０上に形成され易いことが分かる。
表１に、触媒層５０の種々の材料について、触媒層５０とグラフェン層６０との間の格子不整合度を示す。格子不整合度は以下のように定義される。
グラフェン層６０の六員環の第２近接原子間の距離（約０．２４６μｍ）をＡ（基準）、触媒層５０の面心立方構造の（１１１）面もしくは六方最密構造の（００２）面の近接原子間の距離をＢとした場合、格子不整合度は、１００（Ｂ−Ａ）／Ａ［％］で定義される。
Figure 2012199520
図２の場合、例えば触媒層の材料にＮｉを用いた場合、面心立方構造（１１１）面の近接原子間距離（０．２４９ｎｍ）とグラフェン層６０の六員環の第二近接原子間距離（０．２４６ｎｍ）の差が約１．１％と小さいことから結晶欠陥の少ないグラフェン層６０が触媒層５０上に形成され易い。
さらに詳細な検討を行って、例えば、触媒層５０の近接原子間距離が、グラフェン層６０の六員環の第２隣接原子間距離に対する長さの差が９％以内、望ましくは５％以内である場合に、結晶欠陥の少ないグラフェン層６０が触媒層５０上に形成され易いことが、ラマン分光分析のＧ／Ｄ比測定により確認された。一方で、例えば９％を超えるＲｕ上には、十分なドメインを持つグラフェンは、ラマン分光分析のＧ／Ｄ比測定からは確認できなかった。
触媒層５０は、例えばＮｉ、ＣｏおよびＦｅからなるグループのいずれかの材料からなる単層膜、前記グループのいずれかの材料の窒化物からなる単層膜、前記グループの中から選択される少なくとも二つの材料を含む合金からなる単層膜、または、Ｎｉおよびその窒化物、Ｃｏおよびその窒化物、ならびに、Ｆｅおよびその窒化物からなるグループの中から選択される互いに材料が異なる二つ以上の膜を含む積層膜である。
触媒材料であるＮｉ、ＣｏおよびＦｅは、基本は相互に全率固溶となることができる元素である。そのため、２種類以上の触媒元素を含む合金は、その全体の原子間距離を調整することが可能となる。従って、２種以上の触媒元素を含む触媒層を用いることにより、良好なグラフェン成長を得ることが可能となる。
図３（Ａ）および図３（Ｂ）は、それぞれ面心立方構造の（１１１）面および六方最密構造の（００２）面を示す説明図である。面心立方構造の（１１１）面は、六方最密構造の（００２）面と原子配列が同じである。これは、図に示した（００２）面を延長し、長周期での格子配置を考慮すると理解できる。
本実施形態によれば、助触媒層４０が面心立方構造の（１１１）面または六方最密構造の（００２）面を有し、それらの（１１１）面または（００２）面が半導体基板１０の表面と平行である。これにより、触媒層５０が堆積される助触媒層４０の上面が面心立方構造の（１１１）面または六方最密構造の（００２）面となるので、触媒層５０も、面心立方構造を有する場合には、その（１１１）面が半導体基板１０の表面と平行に配向し、六方最密構造を有する場合には、その（００２）面が半導体基板１０の表面と平行に配向する。
さらに、グラフェン層６０が堆積される触媒層５０の上面が面心立方構造の（１１１）面または六方最密構造の（００２）面となる。その結果、グラフェン層６０が堆積される触媒層５０の上面が面心立方構造の（１１１）面または六方最密構造の（００２）面となる。これにより、結晶欠陥の少ないグラフェン層６０が触媒層５０上に容易に成長され得る。
図２の概念図と同様、助触媒層の積層構造まで記したものを図９に示す。助触媒層、触媒層、グラフェン層との格子整合度が良好なことにより、より高配向化することが理解される。
表２は、助触媒層４０の種々の材料について、助触媒層４０とグラフェン層６０との間の格子不整合度を示す。格子不整合度は以下のように定義される。
グラフェン層６０の六員環の第３近接原子間の距離（約０．２８５μｍｍ）をＡ’（基準）、助触媒層４０の面心立方構造の（１１１）面もしくは六方最密構造の（００２）面の近接原子間の距離をＢ’とした場合、格子不整合度は、１００（Ｂ'−Ａ'）／Ａ'［％］で定義される。
Figure 2012199520
表２に示された材料からなる助触媒層とグラフェン層との間の格子不整合度は１０％以下であり、材料によっては格子不整合度は４％以下である。助触媒層とグラフェン層との間の格子不整合のみならず、助触媒層とグラフェン層との間の格子不整合度も小さくすることにより、より高品質な（より欠陥の少ない）グラフェン層を得ることができる。これにより、より低抵抗のグラフェン層を含む配線（グラフェン配線）を形成することが可能となる。
図４から図６は、第１の実施形態に従った半導体装置の製造方法を示す断面図である。
まず、半導体基板１０上にトランジスタもしくはキャパシタ等の半導体素子（図示せず）を形成する。次に、半導体基板１０上に層間絶縁膜１５，２０を堆積する。層間絶縁膜１５，２０は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜である。次に、層間絶縁膜１５，２０を貫通し、半導体基板１０に接触するコンタクトプラグ３０を形成する。
コンタクトプラグ３０の材料は、例えば、銅、タングステン、アルミニウム等である。コンタクトプラグ３０は、層間絶縁膜２０の上面が露出されるまでＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨される。これにより、図４に示す構造が得られる。
尚、コンタクトプラグ３０に用いられる金属が半導体基板１０へ拡散することを防止するために、助触媒層（図示せず）が、コンタクトプラグ３０と半導体基板１０との間に形成されてもよい。この助触媒層の材料は、例えば、Ｔａ、Ｔｉ、Ｒｕ、Ｍｎ、Ｃｏ、もしくは、これらの材料のいずれかの窒化物でよい。
次に、コンタクトプラグ３０および層間絶縁膜２０上にグラフェン層６０を含む配線を形成する。
まず、ＰＶＤ法またはＣＶＤ法を用いて、助触媒層４０として、例えば、約１ｎｍ〜２０ｎｍの厚みのＴａＮ膜を層間絶縁膜２０およびコンタクトプラグ３０上に堆積する。
尚、助触媒層４０は、上述の通り、Ｔｉ、Ｃｕ、Ｚｎ、Ｚｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｈｆ、Ｒｅ、Ｉｒ、ＰｔおよびＡｕからなるグループのいずれかの材料からなる単層膜、前記グループのいずれかの材料の窒化物からなる単層膜、前記グループの中から選択される少なくとも二つの材料を含む合金からなる単層膜、または、Ｔｉ、Ｃｕ、Ｚｎ、Ｚｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｈｆ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、前記複数の金属のそれぞれの窒化物、および、前記複数の金属の任意の二つ以上の金属からなる、前記複数の金属に関しての全ての合金からなるグループの中から選択される材料を二つ以上含む積層膜でよい。
さらに、助触媒層４０として次のような金属材料を含む膜が用いられ得る。例えば、助触媒層４０は、ＴａＮ膜（上層）とＴａ膜（下層）との積層膜、ＴｉＮ膜（上層）とＴａＮ膜（下層）との積層膜、ＴｉＮ膜（上層）とＴｉ膜（下層）との積層膜、Ｉｒ膜を最上層に含む積層膜（例えば下層からＴａ膜とＲｕ膜とＩｒ膜の積層膜）、Ｔａ膜とＲｕ膜の積層膜、Ｔｉ単層膜、ＴｉＮ単層膜、または、ＴａＮ単層膜である。これらの膜は例えばＰＶＤ法もしくはＣＶＤ法で形成される。
これらの材料は、面心立方構造または六方最密構造を有する。従って、助触媒層４０は、層間絶縁膜２０およびコンタクトプラグ３０上に堆積されるときに、表面エネルギーの観点から最緻密面である面心立方構造の（１１１）面または六方最密構造の（００２）面が半導体基板１０の表面と平行に配向するように堆積される。
次に、ＰＶＤ法を用いて、触媒層５０の材料として、例えば、約１ｎｍ〜５０ｎｍの厚みのＣｏを助触媒層４０上に堆積する。尚、触媒層５０は、上述の通り、Ｎｉ、Ｃｏ、Ｆｅのいずれかの材料からなる単層膜、これらの材料のいずれかの窒化物からなる単層膜、これらの材料うち少なくとも２種類以上を含む合金、または、これらの材料およびこれらの材料の窒化物のうち２種類以上からなる積層膜でよい。
これらの材料は、面心立方構造または六方最密構造を有する。従って、触媒層５０もまた、面心立方構造の（１１１）面または六方最密構造の（００２）面が半導体基板１０の表面と平行に配向するように堆積される。このとき、助触媒層４０は面心立方構造（１１１）面または六方最密構造の（００２）面が半導体基板１０の表面と平行に配向するように堆積されている。そのため、従来よりも面心立方構造の（１１１）面または六方最密構造の（００２）面が半導体基板の表面と平行に強く配向した触媒層５０を得ることができる。これにより、図５に示す構造が得られる。
このように、本実施形態では、面心立方構造の（１１１）面または六方最密構造の（００２）面が半導体基板１０の表面と平行になるよう配向した助触媒層４０を用いることによって、触媒層５０の面心立方構造の（１１１）面または六方最密構造の（００２）面も半導体基板の表面と平行になるように触媒層５０を意図的に配向させることができる。
そして、図６に示すように、触媒層５０上にグラフェン層６０を成長させる。グラフェン層６０の成膜には、例えばＣＶＤ法を用いる。ＣＶＤ法の炭素源としてはメタン、アセチレン等の炭化水素系ガスまたはその混合ガスを用い、キャリアガスとしては水素や希ガスを用いる。グラフェン層６０の形成温度の上限は、約１０００℃、下限は約２００℃であり、その形成温度は、例えば、約６００℃である。リモートプラズマを使用してイオンおよび電子を除去するために、半導体基板１０の上部に電極を設置し、電圧を印加してもよい。グラフェン層６０を成膜させる印加電圧は、例えば、０〜±１００Ｖである。
グラフェン層６０上に保護膜としての金属膜または絶縁膜を形成しても構わない。金属膜は例えばスパッタ法により形成する。絶縁膜は例えばＣＶＤ法または塗布法で形成する。
その後、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、グラフェン層６０、触媒層５０および助触媒層４０を加工することによって、図１に示す配線７０が形成される。さらに、ＣＶＤ法を用いて層間絶縁膜８０の材料を堆積し、ＣＭＰ法を用いて層間絶縁膜８０の材料を平坦化することによって、図１に示す構造が得られる。さらに、グラフェン層を用いた多層配線構造を形成してもよい。あるいは、配線７０上にさらに従来のＷ、Ｃｕ、Ａｌを用いた配線を形成してもよい。
このようにして、本実施形態による半導体装置は完成される。
図７（Ａ）は、グラフェン層６０のラマン分光結果を示すグラフである。図７（Ｂ）は、ＸＲＤ（X-ray Diffraction）法（Ｘ線回折法）による触媒層５０の面心立方構造の（１１１）面または六方最密構造の（００２）面のピーク高さに対するＧ／Ｄ比を示すグラフである。
図７（Ａ）のグラフに、ＤバンドＢｄおよびＧバンドＢｇのピーク位置を示している。
ＤバンドＢｄは、グラフェンの結晶欠陥により発光する帯域である。ＧバンドＢｇは、グラフェンの六員環により発光する帯域である。
従って、グラフェン（多結晶）に存在する欠陥は、このラマンスペクトルのＤバンドＢｄのピークによって確認することができる。ＤバンドＢｄのピークが大きければ大きいほど、グラフェン内に多くの結晶欠陥が存在すると解釈できる。一方、ＤバンドＢｄのピークが低い場合には、グラフェン内に欠陥がほとんどないと解釈することができる。
また、グラフェンの有無は、このラマンスペクトルのＧバンドＢｇで確認することができる。ＧバンドＢｇのピークが大きければ大きいほど、グラフェンが多く形成されていると解釈できる。一方、ＧバンドＢｇのピークが低い場合には、グラフェン自体が少ないと解釈することができる。
従って、ＤバンドＢｄのピークとＧバンドＢｇのピークとの高さの比、つまり、Ｇ／Ｄ比がグラフェンの品質を表す指標の１つとして使われている。Ｇ／Ｄ比は、波長５３２ｎｍの入射光による可視ラマン分析によるラマンスペクトルにおけるＤバンドのピークの高さとＧバンドのピークの高さの比（Ｇ／Ｄ）である。Ｇ／Ｄ比が高いほど欠陥の少ないグラフェンが形成されていると言える。
図７（Ｂ）のＸＲＤ法で用いたサンプルは、助触媒層４０としてＴｉＮを約１０ｎｍ〜１５ｎｍ堆積し、その上に触媒層５０としてＣｏを約３０ｎｍ堆積し、さらに、触媒層５０上にＣＶＤ法にてグラフェン層６０を成膜した構造を有する。
このようなサンプルの触媒層５０の面心立方構造の（１１１）面または六方最密構造の（００２）面をＸＲＤ法によって分析した。
面心立方構造の（１１１）面または六方最密構造の（００２）面のピークは、面心立方構造の（１１１）面または六方最密構造の（００２）面が半導体基板１０の表面に対して平行になっており、半導体基板１０の面内に占める面心立方構造の（１１１）面または六方最密構造の（００２）面の割合が多いときに大きく現れる。
図７（Ｂ）に示すように、Ｇ／Ｄ比は、触媒層５０のＸＲＤ分析による面心立方構造の（１１１）面または六方最密構造の（００２）面のピークの高さが高いほど大きくなる傾向がある。即ち、触媒層５０のＸＲＤ分析による面心立方構造の（１１１）面または六方最密構造の（００２）面のピークの高さが高いほど、その触媒層５０上に成長したグラフェンは、高品質であり欠陥結果が少ない。さらに換言すると、触媒層５０の面心立方構造の（１１１）面または六方最密構造の（００２）面を半導体基板１０の表面に対して平行にすることによって、高品質なグラフェン層６０を得ることができる。
例えば、図７（Ａ）および図７（Ｂ）に示すサンプルＲｂにおける触媒層５０の面心立方構造の（１１１）面または六方最密構造の（００２）面のピークの高さは、１００ｃｐｓ（count par second）以下であり、そのＧ／Ｄ比は、約１．２である。これに対し、サンプルＲａにおける触媒層５０の面心立方構造の（１１１）面または六方最密構造の（００２）面のピークの高さは、１０００ｃｐｓ以上であり、そのＧ／Ｄ比は、約２．３である。これにより、触媒層５０の面心立方構造の（１１１）面または六方最密構造の（００２）面のピークの高さが高いほど、グラフェン層６０のＧ／Ｄ比が高くなることが分かる。
尚、触媒層５０の面心立方構造の（１１１）面または六方最密構造の（００２）面のピークの高さは、その他の面のピーク（例えば、面心立方構造の（００１）面に起因するＸＲＤ測定のピーク）の高さに対して充分に大きい（例えば、１０倍以上）ことが望ましい。
本実施形態によれば、助触媒層４０が面心立方構造の（１１１）面または六方最密構造の（００２）面を有し、それらの（１１１）面または（００２）面が半導体基板１０の表面と平行である。これにより、触媒層５０も、面心立方構造を有する場合には、その（１１１）面が半導体基板１０の表面と平行に配向し、六方最密構造を有する場合には、その（００２）面が半導体基板１０の表面と平行に配向する。
さらに、これにより、グラフェン層６０が堆積される触媒層５０の上面が面心立方構造の（１１１）面または六方最密構造の（００２）面となる。これにより、結晶欠陥が少なく抵抗率の低いグラフェン層６０が触媒層５０上に容易に成長され得る。
従って、実施形態の助触媒／触媒／グラフェンの構造を採用することで、素子の微細化が進んでも、欠陥部の電子散乱を抑制でき、これにより、従来よりも抵抗率の低い高品質のグラフェンを備えた半導体装置を実現できるようになる。
（第２の実施形態）
第１の実施形態では、助触媒層４０が面心立方構造を有する場合には、助触媒層４０は、その（１１１）面が半導体基板１０の表面に対して平行になるように配向し、助触媒層４０が六方最密構造を有する場合には、その（００２）が半導体基板１０の表面に対して平行になるように配向する。
しかし、助触媒層４０は、面心立方構造および六方最密構造を有しない金属で構成されてもよい。
例えば、助触媒層４０は、体心立方構造を有するＶ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、ＴａおよびＷからなるグループのいずれかの材料からなる単層膜、前記グループのいずれかの材料の窒化物からなる単層膜、前記グループの中から選択される少なくとも二つの材料を含む合金からなる単層膜、または、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔａ、Ｗ、前記複数の金属のそれぞれの窒化物、および、前記複数の金属の任意の二つ以上の金属からなる、前記複数の金属に関しての全ての合金からなるグループの中から選択される材料を二つ以上含む積層膜でもよい。尚、ＷＮは、面心立方構造、六法最密構造を有するので、第１の実施形態における助触媒層４０に属する。
この場合、助触媒層４０は、アモルファス状、つまり、アモルファス構造または微結晶構造であることが好ましい。尚、助触媒層４０の全体がアモルファス構造や微結晶構造である必要はない。助触媒層４０のうち少なくとも触媒層５０と接触している部分が、アモルファス構造や微結晶構造であればよい。
一般的に、アモルファス構造または微結晶構造の下地上に金属を堆積した場合、金属は最も安定となる優先配向をとりやすいことが知られている。本実施形態ではこの特性を利用し、アモルファス構造または微結晶構造を有する補触媒層を形成し、触媒層を面心立方構造の（１１１）面または六方最密構造の（００２）面へ配向させる。従って、触媒層５０が面心立方構造または六方最密構造を有すれば、アモルファス構造または微結晶構造を有する金属からなる助触媒層４０上に触媒層５０が堆積されたとしても、触媒層５０の面心立方構造の（１１１）面または六方最密構造の（００２）面は半導体基板１０の表面に対して平行になるように配向し得る。
これにより、第１の実施形態と同様にＧ／Ｄ比が高く、結晶欠陥の少ない高品質なグラフェン層６０を触媒層５０上に形成することができる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。また、第２の実施形態のその他の製造方法は、第１の実施形態の製造方法と同様でよい。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
図８（Ａ）〜図８（Ｅ）は、第１または第２の実施形態における助触媒層４０の構成例を示す断面図である。
図８（Ａ）は、Ｔｉ膜とＴｉＮ膜との積層膜を示す。Ｔｉ膜は、六方最密構造を有するように形成され、ＴｉＮ膜は、面心立方構造を有するように形成される。
図８（Ｂ）は、Ｔａ膜とＴａＮ（タンタルナイトライド）膜との積層膜を示す。ＰＶＤ法であるバイアススパッタ法、または、ＣＶＤ法を用いてＴａ膜を形成する場合、微量の不純物がＴａ膜中に混入する。ＣＶＤ法を用いた場合、微量の不純物は、例えば、有機ソース中の炭素を含む。その結果、アモルファス構造もしくは微結晶構造を有するＴａ膜が形成されうる。
Ｔａ膜上には、面心立方構造を有するＴａＮ膜、または、アモルファス構造または微結晶構造を有するＴａＮ膜が形成され得る。後者のＴａＮ膜についてさらに説明する。
ＴａxＮyは、タンタル組成（x）および窒素組成（y）によって、例えば、Ｔａ、Ｔａ2 ＮまたはＴａＮとなる。Ｔａ膜上にＴａＮ膜を形成する場合、ＴａＮ膜はＴａ、Ｔａ2 ＮおよびＴａＮの少なくとも一つを含む混合層とすることができる。そのため、Ｔａ膜上には、少なくとも上面部がアモルファス構造または微結晶構造を有するＴａＮ膜が形成されうる。このような構造の助触媒層でも構わない。この助触媒層上の触媒層は、グラフェン層が形成されやすい結晶構造の結晶面（面心立方構造の（１１１）面、六方最密構造の（００２）面）に対して優先配向を取り易い。上記触媒層上には高品質のグラフェン層が形成される。
図８（Ｃ）は、Ｔａの単層膜を示す。Ｔａ膜はアモルファス構造を有するように形成される。図８（Ｄ）は、ＴａＮの単層膜を示す。ＴａＮ膜は、面心立方構造を有するように形成される。図８（Ｅ）は、ＴａＮ膜とＴｉＮ膜との積層膜を示す。ＴａＮ膜およびＴｉＮ膜は、面心立方構造を有するように形成される。
触媒層５０は、これらの材料からなる助触媒層４０上に形成されたときに、その面心立方構造の（１１１）面が半導体基板１０の表面と平行になるように配向され、もしくは、その六方最密構造の（００２）面が半導体基板１０の表面と平行になるように配向される。これにより、グラフェン層６０が、触媒層５０上に容易に形成され得る。
従って、実施形態の助触媒／触媒／グラフェンの構造を採用することで、素子の微細化が進んでも、欠陥部の電子散乱を抑制でき、これにより、従来よりも抵抗率の低い高品質のグラフェンを備えた半導体装置を実現できるようになる。
尚、第１および第２の実施形態で述べた、助触媒層および触媒層を配向させる構造を採用することにより、以下のメリットを享受することができる。
第１のメリットは、成長させるグラフェンの欠陥を少なくでき、その結果として、グラフェンのドメインを大きくできることである。
第２のメリットは、グラフェン成長の起点のコントロールにも役立つことである。特に、６００℃などの温度で成長を行う場合、触媒層の表面からの成長ではなく、触媒層のファセットの端部からグラフェンが成長していくと考えられる。このファセット端面の角度として、比較的安定に形成されるのが、例えば面心立方構造の（１１１）配向させた触媒面に対しては、面心立方構造の（１００）、（１１０）面となる。このように、触媒層の配向をコントロールすることにより、ファセット面がそろいやすくなる。基本としては凹凸があるだけでグラフェン層は形成されやすくなり、その角度は、触媒層の配向および助触媒層の配向がそろうことで、比較的均質化する。例えば、特徴的な角度は、それぞれの面に対しておおよそ、３４．５度[（１１１）面と（１１０）面とがなす角度）]、５４．７度[（１１１）面と（１００）面とがなす角度）]であるが、このような視点も含めて、助触媒層（下地）上の触媒層の配向の制御は重要である。
第１および第２の実施形態では、助触媒層上に触媒層、グラフェン層を形成した後、加工を行っているが、助触媒層上の触媒層を加工した後、グラフェン層を形成しても構わない。さらに、ダマシン構造の配線を形成し、続いて、助触媒層、触媒層、グラフェン層を形成し、さらに絶縁膜もしくは金属膜をグラフェン層の保護膜として形成し、その後、配線外の余剰な膜を除去する方法で配線を形成しても構わない。
（第３の実施形態）
第１および第２の実施形態では、ＲＩＥ法を用いて形成された配線（ＲＩＥ配線）を具備する半導体装置について説明したが、本実施形態では、ダマシン法を用いて形成された配線（ダマシン配線）を具備する半導体装置について説明する。
まず、第１の実施形態と同様に、図４に示された構造を形成する。
次に、図１０に示すように、層間絶縁膜２０およびコンタクトプラグ３０を含む領域上に、溝の形成時にストッパとして機能するストッパ膜８５、および、層間絶縁膜９０を形成する。ストッパ膜８５は、例えば、ＳｉＮ膜またはＳｉＣＮ膜である。本実施形態では、ストッパ膜８５はＳｉＮ膜とする。尚、ストッパ膜８５は省くことも可能である。層間絶縁膜９０は、単層の絶縁膜（例えば、シリコン窒化膜やシリコン酸化膜）でも構わないし、積層の絶縁膜（例えばシリコン窒化膜とシリコン酸化膜の積層膜）でも構わない。
次に、図１１に示すように、フォトリソグラフィ技術およびＲＩＥ法を用いて層間絶縁膜９０を選択的にエッチングする。次に、コンタクトプラグ３０の表面が露出するように、ストッパ膜８５をエッチングする。このようにして配線溝が形成される。
次に、図１２に示すように、層間絶縁膜９０の上面、上記配線溝の側面および底面を覆うように助触媒層４０を形成する。本実施形態では、助触媒層４０としてＴｉＮ膜（上層）とＴｉ膜（下層）との積層膜を用いる。この場合、図１２に示すように、助触媒層４０は段差被覆性良く形成される。配線溝の側壁の形状、配線溝の側壁の角度は、特に限定はない。配線溝の側壁の角度は、例えば、９０°以上２０°以下の範囲内である。角度が浅い場合は、配線溝を浅く形成することにより、溝段差を確保できる。これにより、角度が浅い場合でも、隣接する配線間のショートを防げるようになる。
次に、図１３に示すように、助触媒層４０上に触媒層５０を形成する。助触媒層４０を形成する工程と触媒層５０を形成する工程との間に、助触媒層４０は大気に晒されても構わない。ただし、より高品質の触媒層５０を形成する観点からは、助触媒層４０は真空雰囲気中に保持されている方が望ましい。
次に、図１４に示すように、触媒層５０に前処理を施し、その後、触媒層５０上にグラフェン層６０を形成する。上記の前処理は、例えば、Ａｒ，Ｈ2 ，Ｎ2 等を含む混合ガスを用いリモートプラズマを使用した処理であり、この処理は２００から１０００℃、例えば、３５０℃で行う。
グラフェン層６０を形成するための方法は、第１の実施形態と同様に、例えば、ＣＶＤ法である。ＣＶＤ法を用いた場合、炭素源としてはメタン、アセチレン等の炭化水素系ガスまたはその混合ガスを用い、キャリアガスとしては水素や希ガスを用いる。グラフェン層６０の形成温度の上限は約１０００℃、下限は約２００℃であり、その形成温度は、上述の通り、例えば、約６００℃である。また、リモートプラズマを使用してイオンおよび電子を除去するために、半導体基板１０の上部に電極を設置し、この電極に電圧を印加してもよい。この電極に印加する電圧は、上述の通り、例えば、０〜±１００Ｖである。
次に、図１５に示すように、配線溝を埋め込むように、グラフェン層６０上に保護膜１１０を形成する。保護膜１１０は、例えば、絶縁膜である。この場合、保護膜１１０は、例えば、ＣＶＤ法または塗布法により形成する。保護膜１１０は、金属膜でも構わない。この場合、保護膜１１０は、例えば、スパッタ法により形成する。
次に、図１６に示すように、配線溝外の助触媒層４０、触媒層５０、グラフェン層６０および保護膜１１０をＣＭＰ法により除去し、ダマシン配線（助触媒層４０、触媒層５０およびグラフェン層６０を含む配線）を得る。
この後は、周知の工程が続く。例えば、図１７に示すように、第１の層間絶縁膜１２０を形成する工程、第２の層間絶縁膜１３０を形成する工程と、ダマシン配線に接続する配線（例えばＣｕ配線またはＷ配線）１４０を形成する工程が続く。
本実施形態において、配線溝の底上の助触媒層４０は、第１の実施形態と同様に、面心立方構造もしくは六方最密構造、または、アモルファス構造もしくは微結晶構造を有する。助触媒層４０が面心立方構造もしくは六方最密構造を有するときは、面心立方構造の（１１１）面もしくは六方最密構造の（００２）面が半導体基板１０の表面と平行に配向するように助触媒層４０を形成する。
また、本実施形態において、助触媒層４０上の触媒層５０は、第１の実施形態と同様に、面心立方構造もしくは六方最密構造を有する。触媒層５０が面心立方構造もしくは六方最密構造を有するときは、面心立方構造の（１１１）面もしくは六方最密構造の（００２）面が半導体基板１０の表面と平行に配向するように触媒層５０を形成する。
このような助触媒層４０を配線溝の底上に形成し、助触媒層４０上に触媒層５０を形成することにより、配線溝の底上に抵抗率の低い高品質なグラフェン層６０を形成できる。これにより、素子の微細化が進んでも、低抵抗のダマシン配線を実現できるようになる。
実施形態の助触媒層４０および触媒層５０を用いた他のダマシン配線について説明する。
図１８および図１９は、保護膜を用いない場合の他のダマシン配線のプロセスを示している。この例では、図１３の工程後に、配線溝を埋め込むようにグラフェン層６０を形成する（図１８）。そして、配線溝外の助触媒層４０、触媒層５０およびグラフェン層６０をＣＭＰ法により除去し、ダマシン配線を得る（図１９）。
図２０および図２１は、保護膜を用いた場合の他のダマシン配線のプロセスを示している。この例では、図１３の工程後に、配線溝を埋め込むようにグラフェン層６０を形成し、続いて、グラフェン層６０上に保護膜１１０を順次形成する（図２０）。そして、配線溝外の助触媒層４０、触媒層５０、グラフェン層６０および保護膜１１０をＣＭＰ法により除去し、ダマシン配線を得る（図２１）。ＣＭＰ法の代わりに、薬液処理、ＲＩＥ法またはダウンフローエッチング法を用いても構わないし、これらを適宜組み合わせても構わない。
本実施形態のダマシン配線は下層のコンタクトプラグ３０に接続するが、本実施形態のダマシン配線は下層の配線（ダマシン配線またはＲＩＥ配線）に接続しても構わない。また、本実施形態はデュアルダマシン法で形成された配線（デュアルダマシン配線）にも適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体基板、１５、２０、８０，９０，１２０，１３０…層間絶縁膜、３０…コンタクトプラグ、４０…助触媒層、５０…触媒層、６０…グラフェン層、７０，１４０…配線、８５…ストッパ膜。

Claims (8)

  1. 半導体基板と、
    前記半導体基板の上方に設けられた配線とを具備し、
    前記配線は、助触媒層と、前記助触媒層上に設けられた触媒層と、前記触媒層上に設けられたグラフェン層とを含み、
    前記助触媒層のうち前記触媒層と接触している部分は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向しているか、または、前記助触媒層のうち前記触媒層と接触している部分は、アモルファス構造もしくは微結晶構造を有し、
    前記触媒層は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向することを特徴とする半導体装置。
  2. 前記助触媒層のうち前記触媒層と接触している部分が、前記面心立方構造もしくは六方最密構造を有する場合、
    前記助触媒層は、Ｔｉ、Ｃｕ、Ｚｎ、Ｚｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｈｆ、Ｒｅ、Ｉｒ、ＰｔおよびＡｕからなるグループのいずれかの材料からなる単層膜、前記グループのいずれかの材料の窒化物からなる単層膜、前記グループの中から選択される少なくとも二つの材料を含む合金からなる単層膜、または、Ｔｉ、Ｃｕ、Ｚｎ、Ｚｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｈｆ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、前記複数の金属のそれぞれの窒化物、および、前記複数の金属の任意の二つ以上の金属からなる、前記複数の金属に関しての全ての合金からなるグループの中から選択される材料を二つ以上含む積層膜であることを特徴とする請求項１に記載の半導体装置。
  3. 前記助触媒層のうち前記触媒層と接触している部分が、前記アモルファス構造もしくは微結晶構造を有する場合、
    前記助触媒層は、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、ＴａおよびＷからなるグループのいずれかの材料からなる単層膜、前記グループのいずれかの材料の窒化物からなる単層膜、前記グループの中から選択される少なくとも二つの材料を含む合金からなる単層膜、または、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔａ、Ｗ、前記複数の金属のそれぞれの窒化物、および、前記複数の金属の任意の二つ以上の金属からなる、前記複数の金属に関しての全ての合金からなるグループの中から選択される材料を二つ以上含む積層膜であることを特徴とする請求項１に記載の半導体装置。
  4. 前記触媒層は、Ｎｉ、ＣｏおよびＦｅからなるグループのいずれかの材料からなる単層膜、前記グループのいずれかの材料の窒化物からなる単層膜、前記グループの中から選択される少なくとも二つの材料を含む合金からなる単層膜、または、Ｎｉ、Ｃｏ、Ｆｅ、前記複数の金属のそれぞれの窒化物、および、前記複数の金属の任意の二つ以上の金属からなる、前記複数の金属に関しての全ての合金からなるグループの中から選択される材料を二つ以上含む積層膜であることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 半導体基板の表面の上方に、面心立方構造もしくは六方最密構造、または、アモルファス構造もしくは微結晶構造を有する、助触媒層を形成すること、前記助触媒層が前記面心立方構造もしくは前記六方最密構造を有するときは、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の前記表面と平行に配向するように前記助触媒層を形成すること、
    前記助触媒層上に、面心立方構造もしくは六方最密構造を有する触媒層を形成すること、前記触媒層が前記面心立方構造もしくは前記六方最密構造を有するときは、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の前記表面と平行に配向するように前記触媒層を形成すること、前記助触媒層のうち前記触媒層と接触している部分は、前記面心立方構造もしくは前記六方最密構造、または、前記アモルファス構造もしくは前記微結晶構造であること、および、
    前記触媒層上にグラフェン層を形成することを具備する半導体装置の製造方法。
  6. 前記助触媒層のうち前記触媒層と接触している部分が、前記面心立方構造もしくは六方最密構造を有する場合、
    前記助触媒層は、Ｔｉ、Ｃｕ、Ｚｎ、Ｚｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｈｆ、Ｒｅ、Ｉｒ、ＰｔおよびＡｕからなるグループのいずれかの材料からなる単層膜、前記グループのいずれかの材料の窒化物からなる単層膜、前記グループの中から選択される少なくとも二つの材料を含む合金からなる単層膜、または、Ｔｉ、Ｃｕ、Ｚｎ、Ｚｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｈｆ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、前記複数の金属のそれぞれの窒化物、および、前記複数の金属の任意の二つ以上の金属からなる、前記複数の金属に関しての全ての合金からなるグループの中から選択される材料を二つ以上含む積層膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記助触媒層のうち前記触媒層と接触している部分が、前記アモルファスもしくは微結晶の構造を有する場合、
    前記助触媒層は、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、ＴａおよびＷからなるグループのいずれかの材料からなる単層膜、前記グループのいずれかの材料の窒化物からなる単層膜、前記グループの中から選択される少なくとも二つの材料を含む合金からなる単層膜、または、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔａ、Ｗ、前記複数の金属のそれぞれの窒化物、および、前記複数の金属の任意の二つ以上の金属からなる、前記複数の金属に関しての全ての合金からなるグループの中から選択される材料を二つ以上含む積層膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記触媒層は、Ｎｉ、ＣｏおよびＦｅからなるグループのいずれかの材料からなる単層膜、前記グループのいずれかの材料の窒化物からなる単層膜、前記グループの中から選択される少なくとも二つの材料を含む合金からなる単層膜、または、Ｎｉ、Ｃｏ、Ｆｅ、前記複数の金属のそれぞれの窒化物、および、前記複数の金属の任意の二つ以上の金属からなる、前記複数の金属に関しての全ての合金からなるグループの中から選択される材料を二つ以上含む積層膜であることを特徴とする請求項５ないし７のいずれか１項に記載の半導体装置の製造方法。
JP2012036376A 2011-03-10 2012-02-22 半導体装置およびその製造方法 Pending JP2012199520A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012036376A JP2012199520A (ja) 2011-03-10 2012-02-22 半導体装置およびその製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011052863 2011-03-10
JP2011052863 2011-03-10
JP2012036376A JP2012199520A (ja) 2011-03-10 2012-02-22 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2012199520A true JP2012199520A (ja) 2012-10-18

Family

ID=46794716

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012036376A Pending JP2012199520A (ja) 2011-03-10 2012-02-22 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US8648464B2 (ja)
JP (1) JP2012199520A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187307A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 半導体装置及びその製造方法
JP2015185599A (ja) * 2014-03-20 2015-10-22 株式会社東芝 グラフェン配線及び半導体装置
US9659870B2 (en) 2014-09-18 2017-05-23 Kabushiki Kaisha Toshiba Wiring and method for manufacturing the same
US9761530B2 (en) 2014-09-18 2017-09-12 Kabushiki Kaisha Toshiba Graphene wiring and method for manufacturing the same
JP2020155471A (ja) * 2019-03-18 2020-09-24 東京エレクトロン株式会社 半導体装置およびその製造方法
WO2026023216A1 (ja) * 2024-07-23 2026-01-29 パナソニックホールディングス株式会社 半導体デバイスおよびその製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5591784B2 (ja) 2011-11-25 2014-09-17 株式会社東芝 配線及び半導体装置
US9202945B2 (en) * 2011-12-23 2015-12-01 Nokia Technologies Oy Graphene-based MIM diode and associated methods
JP5668009B2 (ja) 2012-03-26 2015-02-12 株式会社東芝 配線及び半導体装置
US9472450B2 (en) * 2012-05-10 2016-10-18 Samsung Electronics Co., Ltd. Graphene cap for copper interconnect structures
US9293412B2 (en) 2012-12-17 2016-03-22 International Business Machines Corporation Graphene and metal interconnects with reduced contact resistance
US9437425B2 (en) * 2013-01-11 2016-09-06 Solan, LLC Methods for integrating lead and graphene growth and devices formed therefrom
JP5813678B2 (ja) 2013-02-15 2015-11-17 株式会社東芝 半導体装置
WO2015126139A1 (en) 2014-02-19 2015-08-27 Samsung Electronics Co., Ltd. Wiring structure and electronic device employing the same
KR102402545B1 (ko) * 2014-02-19 2022-05-27 삼성전자주식회사 배선 구조 및 이를 적용한 전자소자
JP6129772B2 (ja) * 2014-03-14 2017-05-17 株式会社東芝 半導体装置及び半導体装置の製造方法
JP6317232B2 (ja) * 2014-10-29 2018-04-25 東京エレクトロン株式会社 選択成長方法および基板処理装置
US9412654B1 (en) * 2015-04-27 2016-08-09 International Business Machines Corporation Graphene sacrificial deposition layer on beol copper liner-seed for mitigating queue-time issues between liner and plating step
JP2017050419A (ja) 2015-09-02 2017-03-09 株式会社東芝 半導体装置とその製造方法
JP2017050503A (ja) * 2015-09-04 2017-03-09 株式会社東芝 半導体装置とその製造方法
CN112164697B (zh) * 2020-09-28 2021-12-17 长江存储科技有限责任公司 一种半导体器件的制备方法、半导体结构
US20240088042A1 (en) * 2022-09-08 2024-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structures and manufacturing method thereof

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04256313A (ja) * 1991-02-08 1992-09-11 Toshiba Corp 半導体装置の製造方法
JPH0794515A (ja) * 1993-09-24 1995-04-07 Texas Instr Japan Ltd 積層膜、その形成方法及び半導体装置
JPH09172077A (ja) * 1995-12-20 1997-06-30 Sony Corp 半導体装置及びその製造方法
JP2000183064A (ja) * 1998-12-16 2000-06-30 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2005332878A (ja) * 2004-05-18 2005-12-02 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2009070911A (ja) * 2007-09-11 2009-04-02 Fujitsu Ltd 配線構造体、半導体装置および配線構造体の製造方法
JP2009164432A (ja) * 2008-01-08 2009-07-23 Fujitsu Ltd 半導体装置の製造方法、半導体装置および配線構造体
US20100021708A1 (en) * 2008-04-14 2010-01-28 Massachusetts Institute Of Technology Large-Area Single- and Few-Layer Graphene on Arbitrary Substrates
JP2011023420A (ja) * 2009-07-13 2011-02-03 Toshiba Corp 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8236118B2 (en) * 2009-08-07 2012-08-07 Guardian Industries Corp. Debonding and transfer techniques for hetero-epitaxially grown graphene, and products including the same
KR101636442B1 (ko) * 2009-11-10 2016-07-21 삼성전자주식회사 촉매합금을 이용한 그라핀의 제조방법
JP2012041581A (ja) * 2010-08-17 2012-03-01 Sony Corp コアシェル型微粒子及びこれを用いた機能デバイス
JP5150690B2 (ja) * 2010-09-16 2013-02-20 株式会社東芝 半導体装置及び半導体装置の製造方法
JP5550515B2 (ja) * 2010-10-05 2014-07-16 株式会社東芝 グラフェン配線およびその製造方法
JP5637795B2 (ja) * 2010-10-05 2014-12-10 株式会社東芝 装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04256313A (ja) * 1991-02-08 1992-09-11 Toshiba Corp 半導体装置の製造方法
JPH0794515A (ja) * 1993-09-24 1995-04-07 Texas Instr Japan Ltd 積層膜、その形成方法及び半導体装置
JPH09172077A (ja) * 1995-12-20 1997-06-30 Sony Corp 半導体装置及びその製造方法
JP2000183064A (ja) * 1998-12-16 2000-06-30 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2005332878A (ja) * 2004-05-18 2005-12-02 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2009070911A (ja) * 2007-09-11 2009-04-02 Fujitsu Ltd 配線構造体、半導体装置および配線構造体の製造方法
JP2009164432A (ja) * 2008-01-08 2009-07-23 Fujitsu Ltd 半導体装置の製造方法、半導体装置および配線構造体
US20100021708A1 (en) * 2008-04-14 2010-01-28 Massachusetts Institute Of Technology Large-Area Single- and Few-Layer Graphene on Arbitrary Substrates
JP2011023420A (ja) * 2009-07-13 2011-02-03 Toshiba Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187307A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 半導体装置及びその製造方法
JP2015185599A (ja) * 2014-03-20 2015-10-22 株式会社東芝 グラフェン配線及び半導体装置
US9659870B2 (en) 2014-09-18 2017-05-23 Kabushiki Kaisha Toshiba Wiring and method for manufacturing the same
US9761530B2 (en) 2014-09-18 2017-09-12 Kabushiki Kaisha Toshiba Graphene wiring and method for manufacturing the same
JP2020155471A (ja) * 2019-03-18 2020-09-24 東京エレクトロン株式会社 半導体装置およびその製造方法
JP7304721B2 (ja) 2019-03-18 2023-07-07 東京エレクトロン株式会社 半導体装置およびその製造方法
WO2026023216A1 (ja) * 2024-07-23 2026-01-29 パナソニックホールディングス株式会社 半導体デバイスおよびその製造方法

Also Published As

Publication number Publication date
US20120228614A1 (en) 2012-09-13
US8648464B2 (en) 2014-02-11

Similar Documents

Publication Publication Date Title
JP5801221B2 (ja) 半導体装置の製造方法および半導体装置
JP2012199520A (ja) 半導体装置およびその製造方法
US10971451B2 (en) Interconnect structure having nanocrystalline graphene cap layer and electronic device including the interconnect structure
JP5826783B2 (ja) 半導体装置
US9117885B2 (en) Graphene interconnection and method of manufacturing the same
US8487449B2 (en) Carbon nanotube interconnection and manufacturing method thereof
US8309407B2 (en) Electronic devices including carbon-based films having sidewall liners, and methods of forming such devices
US9159615B2 (en) Graphene interconnection and method of manufacturing the same
US10978342B2 (en) Interconnect with self-forming wrap-all-around barrier layer
US9443805B2 (en) Wire and semiconductor device
US20130252417A1 (en) Thin film forming method
JP2022504926A (ja) ビット線抵抗低減のためのキャップ層
US20160071803A1 (en) Semiconductor device and method for manufacturing the same
US9392690B2 (en) Method and structure to improve the conductivity of narrow copper filled vias
JP7810447B2 (ja) Ｃｍｏｓ適合グラフェン構造、インターコネクト及びその製造方法
CN114121782A (zh) 形成互连结构的方法
US11217531B2 (en) Interconnect structure having nanocrystalline graphene cap layer and electronic device including the interconnect structure
TWI495059B (zh) 半導體元件與半導體裝置與其形成方法
JP5384269B2 (ja) Ｃｕ配線の形成方法
KR20160124958A (ko) 반도체 소자 및 그 제조 방법
US9484206B2 (en) Semiconductor device including catalyst layer and graphene layer thereon and method for manufacturing the same
US12400975B2 (en) Interconnect structure and electronic device including the same
US20140284814A1 (en) Semiconductor device and manufacturing method thereof
JP2026071248A (ja) Ｃｍｏｓ適合グラフェン構造、インターコネクト及びその製造方法
FR3061356A1 (fr) Substrat pour le depot d'un film de graphene

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131205

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131212

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131219

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131226

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140109

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141009

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141014

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150224