JP2012199583A - 光干渉を減少させたイメージセンサ - Google Patents

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Abstract

【課題】隣接画素間の光干渉によるイメージ特性の劣化を防止できるイメージセンサを提供する。
【解決手段】画素領域及びロジック領域を備えるイメージセンサにおいて、前記画素領域の基板に設けられるフォトダイオードＰＤと、前記画素領域の基板上に設けられる第１のメタルラインないし第Ｍのメタルライン（Ｍは、１より大きい自然数）と、前記ロジック領域の基板上に設けられる第１のメタルラインないし第Ｎのメタルライン（Ｎは、Ｍより大きい自然数）と、前記画素領域の前記第Ｍのメタルライン上において、前記フォトダイオードとオーバーラップされないように配置された少なくとも１つのダミーメタルラインＤＭ１，ＤＭ２と、前記フォトダイオードとオーバーラップされるように、前記ダミーメタルライン上に配置されたマイクロレンズＭＬとを含むイメージセンサを提供する。
【選択図】図３

Description

本発明は、イメージセンサに関し、特に、隣接画素間の光干渉を防止することにより、
光感度を向上させたイメージセンサの構造に関する。
ＣＭＯＳイメージセンサは、現在、モバイルフォン（Ｍobile phone）、ＰＣ（Persona
l Computer）用カメラ及び電子機器などで広範囲に使用されているデバイスである。ＣＭ
ＯＳイメージセンサは、既存にイメージセンサとして使用されていたＣＣＤ（Charge Cou
pled Device）に比べて駆動方式が簡便で、信号処理回路（Signal Processing Circuit）
を１つのチップに集積することができ、ＳＯＣ（System On Chip）が可能なため、モジュ
ールの小型化を可能とする。
また、既存にセットアップされたＣＭＯＳ技術を互換性のあるように使用できることか
ら、製造単価を下げることができるなど、多くの長所がある。
図１は、４個の単位画素が配列されたイメージセンサを概略的に示した平面図である。
同図に示すように、その中央部にフォトダイオードＰＤを有する４個の単位画素ＵＰが
２×２の形態で配列されている。
図２は、単位画素及びロジック領域の一部が全て現れるように配列されたＣＭＯＳイメ
ージセンサを示した断面図である。
同図に示すように、高濃度のＰ型Ｐ＋＋領域とエピタキシャル層Ｐ−ｅｐｉが積層され
た構造を有する基板ＳＵＢに、局部的にフィールド酸化膜Ｆｏｘが形成されており、基板
ＳＵＢ上には、トランスファーゲート（図示せず）を含む複数のゲート電極が形成されて
おり、例えば、トランスファーゲートの一側にアラインメントされた基板ＳＵＢの表面の
下部に、深いイオン注入によるＮ型領域（図示せず）と、基板ＳＵＢの表面と接する領域
に位置したＰ型領域（図示せず）とからなるフォトダイオードＰＤが形成されている。図
面に図示されてはいないが、この場合、トランスファーゲートの他側にアラインメントさ
れた基板ＳＵＢの表面の下部に、イオン注入による高濃度Ｎ型Ｎ＋のフローティング拡散
領域が形成される。「Ｘ」は、単位画素が形成される画素配列部を示し、「Ｙ」は、その
周辺領域であるロジック領域を示す。ロジック領域Ｙには、複数のトランジスタＴＲが形
成される。
フォトダイオードＰＤ及びトランジスタＴＲが形成された全面に、メタルライン形成前
絶縁膜（Pre-Metal Dielectric；以下、ＰＭＤとする）が形成されており、ＰＭＤ上に第
１のメタルラインＭ１が形成されている。
第１のメタルラインＭ１上には、第１のメタルライン間絶縁膜（Inter-Metal Dielectr
ic-１；以下、ＩＭＤ１とする）が形成されており、ＩＭＤ１上には、第２のメタルライ
ンＭ２が形成されている。第２のメタルラインＭ２上には、第２のメタルライン間絶縁膜
（Inter-Metal Dielectric-２；以下、ＩＭＤ２とする）が形成されており、ＩＭＤ２上
には、第３のメタルラインＭ３が形成されている。第３のメタルラインＭ３上には、第３
のメタルライン間絶縁膜（Inter-Metal Dielectric-３；以下、ＩＭＤ３とする）が形成
されており、ＩＭＤ３上には、第４のメタルラインＭ４が形成されている。
第１のメタルラインＭ１及び第２のメタルラインＭ２は、電源ラインまたは信号ライン
と、単位画素及びロジック回路とを接続させるためのものであって、フォトダイオードＰ
Ｄ以外の領域に光が入射することを防止するためのシールドの役割を同時に果たす。
合わせて、ここでは、第４のメタルラインＭ４が最終メタルラインとして示されている
が、第５のメタルラインまたは第６のメタルラインなどのメタルラインを含む場合も存在
する。
第４のメタルラインＭ４上には、下部構造の保護のための保護膜（Passivation Layer
；以下、ＰＬとする）が形成されており、ＰＬ上には、カラーフィルタアレイを形成する
とき、工程マージン確保のための第１のオーバーコーティングレイヤー（Over Coating L
ayer-１；以下、ＯＣＬ１とする）が形成されており、ＯＣＬ１上には、各単位画素別に
ＲＧＢ色相の具現のためのカラーフィルタアレイ（Color Filter Array；以下、ＣＦＡと
する）が形成されている。
ＣＦＡには、通常の光の３原色であるＲ（Red）、Ｇ（Green）、Ｂ（Blue）を使用する
が、この他にも補色であるイエロー（Ｙ；Yellow）、マゼンタ（Ｍｇ；Magenta）、シア
ン（Ｃｙ；Cyan）を使用することができる。
ここで、ＰＬは、通常、窒化膜／酸化膜の２重構造からなる。
ＣＦＡ上には、マイクロレンズを形成するとき、工程マージン確保のための第２のオー
バーコーティングレイヤー（以下、ＯＣＬ２とする）が形成されており、ＯＣＬ２上には
、マイクロレンズ（Micro-Lens；以下、ＭＬとする）が形成されている。
ＭＬ上には、ＭＬに傷がついたり、または破損することを防止するための保護膜（以下
、ＰＳＬとする）が形成されている。入射された光は、マイクロレンズＭＬによりフォー
カシングされてフォトダイオードＰＤに入射する。
前述した構造から分かるように、画素配列部Ｘには、第１のメタルラインメタル及び第
２のメタルラインだけが存在し、その上に位置するロジック領域Ｙには、第３のメタルラ
インメタル及び第４のメタルラインだけが存在する。
したがって、「Ａ」のように、自体のＭＬを通過した光は関係ないが、隣接画素のマイ
クロレンズを通過した「Ｂ」のような光がフォトダイオードＰＤに入射することにより光
干渉を引き起こす。
このような光干渉は、格子模様の誘発またはカラーの歪みなどのイメージ特性の劣化を
引き起こす。
本発明は、上記した従来の技術の問題を解決するために提案されたものであって、その
目的は、隣接画素間の光干渉によるイメージ特性の劣化を防止できるイメージセンサを提
供することにある。
そこで、上記の目的を達成するために、本発明は、画素領域及びロジック領域を備える
イメージセンサにおいて、前記画素領域の基板に設けられるフォトダイオードと、前記画
素領域の基板上に設けられる第１のメタルラインないし第Ｍのメタルライン（Ｍは、１よ
り大きい自然数）と、前記ロジック領域の基板上に設けられる第１のメタルラインないし
第Ｎのメタルライン（Ｎは、Ｍより大きい自然数）と、前記画素領域の前記第Ｍのメタル
ラインの上において、前記フォトダイオードとオーバーラップされないように配置された
少なくとも１つのダミーメタルラインと、前記フォトダイオードとオーバーラップされる
ように、前記ダミーメタルライン上に配置されたマイクロレンズとを含むイメージセンサ
を提供する。
また、上記の目的を達成するために、本発明は、画素領域及びロジック領域を備えるイ
メージセンサにおいて、前記画素領域の基板に設けられるフォトダイオードと、前記画素
領域の基板上に設けられる第１のメタルラインないし第Ｍのメタルライン（Ｍは、１より
大きい自然数）と、前記ロジック領域の基板上に設けられる第１のメタルラインないし第
Ｎのメタルライン（Ｎは、Ｍより大きい自然数）と、前記画素領域の前記第Ｍのメタルラ
イン上において、前記フォトダイオードとオーバーラップされない全ての領域を覆うよう
に配置された少なくとも１つのダミーメタルラインと、前記フォトダイオードとオーバー
ラップされるように、前記ダミーメタルライン上に配置されたマイクロレンズとを含むイ
メージセンサを提供する。
本発明は、Ｍ２以外のメタルラインを使用しないイメージセンサの画素配列部にダミー
メタルラインを配置することにより、隣接画素間の光干渉を防止する。
この時、ダミーメタルラインの形成は、ロジック領域の上位メタルラインを形成すると
きに可能であり、各単位画素でフォトダイオードが占める領域以外の領域に様々な形態で
配置が可能である。
本発明は、隣接画素間の光干渉によるイメージ特性劣化を防止することにより、イメー
ジセンサの歩留まりを高める効果を奏する。
４個の単位画素が配列されたイメージセンサを概略的に示した平面図である。 単位画素及びロジック領域の一部が全て現れるように配列されたＣＭＯＳイメージセンサを示した断面図である。 本発明の第１の実施形態にしたがって単位画素及びロジック領域の一部が全て現れるように配列されたＣＭＯＳイメージセンサを示した断面図である。 １つの画素配列部に１つのダミーメタルラインを有するイメージセンサを示した断面図である。 様々な形態のダミーメタルライン構造を示した平面図である。 様々な形態のダミーメタルライン構造を示した平面図である。 様々な形態のダミーメタルライン構造を示した平面図である。 様々な形態のダミーメタルライン構造を示した平面図である。 様々な形態のダミーメタルライン構造を示した平面図である。 様々な形態のダミーメタルライン構造を示した平面図である。 本発明の第１の実施形態に係るＣＭＯＳイメージセンサの単位画素を示した断面図である。 本発明の第２の実施形態に係るＣＭＯＳイメージセンサの単位画素を示した断面図である。 本発明の第３の実施形態に係るＣＭＯＳイメージセンサの単位画素を示した断面図である。
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
（第１の実施形態）
図３は、本発明の実施形態にしたがって、単位画素及びロジック領域の一部が全て現れ
るように配列されたＣＭＯＳイメージセンサを示した断面図である。
同図に示すように、高濃度のＰ型Ｐ＋＋領域とエピタキシャル層Ｐ−ｅｐｉが積層され
た構造を有する基板ＳＵＢに局部的に、フィールド酸化膜Ｆｏｘが形成されている。基板
ＳＵＢ上には、トランスファーゲート（図示せず）を含む複数のゲート電極が形成されて
いる。例えば、トランスファーゲートの一側にアラインメントされた基板ＳＵＢの表面下
部に、深いイオン注入によるＮ型領域（図示せず）と、基板ＳＵＢの表面と接する領域に
位置したＰ型領域（図示せず）とからなるフォトダイオードＰＤが形成されている。図面
に図示されてはいないが、この場合、トランスファーゲートの他側にアラインメントされ
た基板ＳＵＢの表面下部に、イオン注入による高濃度Ｎ型Ｎ＋のフローティング拡散領域
が形成される。「Ｘ」は、単位画素が形成される画素配列部を示し、「Ｙ」は、その周辺
領域であるロジック領域を示す。ロジック領域Ｙには複数のトランジスタＴＲが形成され
る。
フォトダイオードＰＤ及びトランジスタＴＲが形成された全面に、ＰＭＤが形成されて
おり、ＰＭＤ上に第１のメタルラインＭ１が形成されている。
第１のメタルラインＭ１上には、ＩＭＤ１が形成されており、ＩＭＤ１上には、第２の
メタルラインＭ２が形成されている。第２のメタルラインＭ２上には、ＩＭＤ２が形成さ
れている。ＩＭＤ２上には、第３のメタルラインＭ３が形成されている。第３のメタルラ
インＭ３上には、ＩＭＤ３が形成されており、ＩＭＤ３上には、第４のメタルラインＭ４
が形成されている。
第１のメタルラインＭ１及び第２のメタルラインＭ２は、電源ラインまたは信号ライン
と、単位画素及びロジック回路とを接続させるためのものであって、フォトダイオードＰ
Ｄ以外の領域に光が入射することを防止するためのシールドの役割を同時に果たす。
合わせて、ここでは、第４のメタルラインＭ４が最終メタルラインとして示されている
が、第５のメタルラインまたは第６のメタルラインなどのメタルラインを含む場合も存在
する。
第４のメタルラインＭ４上には、下部構造の保護のためのＰＬが形成されている。ＰＬ
上には、カラーフィルタアレイを形成するとき、工程マージン確保のためのＯＣＬ１が形
成されている。ＯＣＬ１上には、各単位画素別にＲＧＢ色相の具現のためのＣＦＡが形成
されている。
ＣＦＡには、通常の光の３原色であるＲ（Red）、Ｇ（Green）、Ｂ（Blue）を使用する
が、この他にも補色であるイエロー（Ｙ；Yellow）、マゼンタ（Ｍｇ；Magenta）、シア
ン（Ｃｙ；Cyan）を使用することができる。
ここで、ＰＬは、通常、窒化膜／酸化膜の２重構造からなる。
ＣＦＡ上には、マイクロレンズを形成するとき、工程マージン確保のためのＯＣＬ２が
形成されている。ＯＣＬ２上には、ＭＬが形成されている。
ＭＬ上には、ＭＬに傷がついたり、または破損することを防止するためのＰＳＬが形成
されている。入射された光は、ＭＬによりフォーカシングされてフォトダイオードＰＤに
入射する。
従来の技術では、画素配列部Ｘには、複数のメタルラインのうち、第１のメタルライン
メタル及び第２のメタルラインだけが存在し、その上に位置するロジック領域Ｙには、第
３のメタルラインメタル第４のメタルラインだけが存在する。本発明では、図３に示すよ
うに、画素配列部ＸにもダミーメタルラインであるＤＭ１とＤＭ２をフォトダイオードと
オーバーラップされないように配置することにより、隣接画素から入射する光を遮断させ
るようにする。
ダミーメタルラインは、図示されたように、Ｍ３とＭ４にそれぞれ該当するＤＭ１とＤ
Ｍ２を全て形成することもでき、１つだけを形成することもできる。また、Ｍ３とＭ４を
形成するときに形成せず、別の工程を介して形成することもできる。
図４は、１つの画素配列部に１つのダミーメタルラインを有するイメージセンサを示し
た断面図である。
同図に示すように、「Ａ」のように、自体のＭＬを介して入射された光は、フォトダイ
オードＰＤにフォーカシングされるのに対して、「Ｂ」のように、隣接画素を介して入射
された光は、ダミーメタルラインＤＭにより遮断されることが確認できる。
上記したダミーメタルラインは、様々な形態で配置できるものであり、以下では、様々
な形態のダミーメタルライン構造を説明する。
図５〜図１０は、ダミーメタルラインの様々な形態の構造を示した平面図である。
図５は、四角形の対称形ダミーメタルラインを有する構造を示している。同図に示すよ
うに、各単位画素ＵＰは、その中央部にフォトダイオードＰＤを備え、各単位画素ＵＰの
隣接単位画素と隣接する４つの角を、その中心として位置する四角形のダミーメタルライ
ンＤＭが配置されている。
図６は、十字架形の対称形ダミーメタルラインを有する構造を示している。同図に示す
ように、各単位画素ＵＰは、その中央部にフォトダイオードＰＤを備え、各単位画素ＵＰ
の隣接単位画素と隣接する４個の角を、その中心として位置する十字架形のダミーメタル
ラインＤＭが配置されている。
図７は、菱形の対称形ダミーメタルラインを有する構造を示している。同図に示すよう
に、各単位画素ＵＰは、その中央部にフォトダイオードＰＤを備え、各単位画素ＵＰの隣
接単位画素と隣接する４つの角を、その中心として位置する菱形のダミーメタルラインＤ
Ｍが配置されている。
図８は、フォトダイオードを除いた全ての画素配列部領域に配置された対称形ダミーメ
タルラインを有する構造を示している。同図に示すように、各単位画素ＵＰは、その中央
部にフォトダイオードＰＤを備え、各単位画素ＵＰからフォトダイオードＰＤを除いた全
ての領域にかけてダミーメタルラインＤＭが配置されている。
図９は、四角形の非対称型ダミーメタルラインを有する構造を示している。同図に示す
ように、各単位画素ＵＰは、その中央部にフォトダイオードＰＤを備え、各単位画素ＵＰ
の隣接単位画素と隣接する４つの角の付近には、四角形のダミーメタルラインＤＭが配置
されている。
図１０は、特殊な模様の非対称形ダミーメタルラインを有する構造を示している。同図
に示すように、各単位画素ＵＰは、その中央部にフォトダイオードＰＤを備え、各単位画
素ＵＰの隣接単位画素と隣接する４つの角の付近には、特殊な形態のダミーメタルライン
ＤＭが配置されている。
一方、上記した図５〜図１０の例で提示されたダミーメタルラインの模様が１つの画素
配列部に結合された形態など、多様な形態のダミーメタルライン構造を含むことができる
であろう。
前述のように構成される本発明は、画素配列部において、ロジック領域だけで使用する
メタルラインに対応するダミーメタルラインを少なくとも１つ以上配置することにより、
光干渉を抑制でき、メタルラインエッチングの際、工程マージンを向上させることができ
ることを実施形態を介して知ることができる。
（第２の実施形態）
図１１は、本発明の第１の実施形態に係るＣＭＯＳイメージセンサの単位画素を示した
断面図である。
同図に示すように、高濃度のＰ型Ｐ＋＋領域とエピタキシャル層Ｐ−ｅｐｉが積層され
た構造を有する基板ＳＵＢに、局部的にフィールド酸化膜Ｆｏｘが形成されている。基板
ＳＵＢ上には、トランスファーゲート（図示せず）を含む複数のゲート電極が形成されて
いる。例えば、トランスファーゲートの一側にアラインメントされた基板ＳＵＢの表面下
部に、深いイオン注入によるＮ型領域（図示せず）と、基板ＳＵＢの表面と接する領域に
位置したＰ型領域（図示せず）とからなるフォトダイオードＰＤが形成されている。図面
に図示されてはいないが、この場合、トランスファーゲートの他側にアラインメントされ
た基板ＳＵＢの表面下部に、イオン注入による高濃度Ｎ型Ｎ＋のフローティング拡散領域
が形成される。
フォトダイオードＰＤ及び複数のトランジスタが形成された全面にＰＭＤが形成されて
おり、ＰＭＤ上に第１のメタルラインＭ１が形成されている。
第１のメタルラインＭ１上には、ＩＭＤ１が形成されており、ＩＭＤ１上には、第２の
メタルラインＭ２が形成されている。第２のメタルラインＭ２上には、ＩＭＤ２が形成さ
れている。
ＩＭＤ２上には、ロジック領域に第３のメタルライン（図示せず）が形成されている。
第３のメタルライン上には、ＩＭＤ３が形成されており、ＩＭＤ３上には、ロジック領域
に第４のメタルライン（図示せず）が形成されている。
第１のメタルラインＭ１及び第２のメタルラインＭ２は、電源ラインまたは信号ライン
と、単位画素及びロジック回路とを接続させるためのものであって、フォトダイオードＰ
Ｄ以外の領域に光が入射することを防止するためのシールドの役割を同時に果たす。
合わせて、ここでは、第４のメタルラインが最終メタルラインとして示されたが、第５
のメタルラインまたは第６のメタルラインなどのメタルラインを含む場合も存在する。
第４のメタルライン上には、下部構造の保護のためのＰＬが形成されており、ＰＬ上に
は、カラーフィルタアレイを形成するとき、工程マージン確保のためのＯＣＬ１が形成さ
れており、ＯＣＬ１上には、各単位画素別にＲＧＢ色相の具現のためのＣＦＡが形成され
ている。
ＣＦＡには、通常の光の３原色であるＲ（Red）、Ｇ（Green）、Ｂ（Blue）を使用する
が、この他にも補色であるイエロー（Ｙ；Yellow）、マゼンタ（Ｍｇ；Magenta）、シア
ン（Ｃｙ；Cyan）を使用することができる。
ここで、ＰＬは、通常、窒化膜／酸化膜の２重構造からなる。
ＣＦＡ上には、マイクロレンズを形成するとき、工程マージン確保のためのＯＣＬ２が
形成されており、ＯＣＬ２上には、ＭＬが形成されている。
ＭＬ上には、ＭＬに傷がついたり、または破損することを防止するためのＰＳＬが形成
されている。入射された光は、ＭＬによりフォーカシングされてフォトダイオードＰＤに
入射する。
画素配列部Ｘには、第１のメタルラインメタル及び第２のメタルラインだけが存在し、
その上に位置するロジック領域Ｙには、第３のメタルラインメタル第４のメタルラインだ
けが存在する。本発明では図１１に示すように、画素配列部にもフォトダイオードとオー
バーラップされないようにダミーパターンであるＤＭが、絶縁膜ＩＬＤを媒介として第２
のメタルラインＭ２と直接接触するように配置することにより、隣接画素から入射される
光を遮断させるようにする。
ダミーパターンＤＭと絶縁膜ＩＬＤは、ロジック領域で第２のメタルラインＭ２と、絶
縁膜ＩＬＤと、ダミーパターンＤＭとから構成されたキャパシタを形成するとき、同時に
形成することが可能である。
ロジック領域の場合、第２のメタルラインＭ２と絶縁膜ＩＬＤ及びダミーパターンＤＭ
の積層構造がキャパシタとして使用されるが、画素配列部では、絶縁膜ＩＬＤが、第２の
メタルラインＭ２とダミーパターンＤＭとの間の絶縁のために使用される。
図１１に示すように、「Ａ」のように、自体のマイクロレンズＭＬを介して入射された
光は、フォトダイオードＰＤにフォーカシングされる一方、「Ｂ」のように、隣接画素を
介して入射された光は、ダミーパターンＤＭにより遮断されることが確認できる。
上記したダミーパターンＤＭは、様々な形態で配置できる。
図１１において、ダミーパターンＤＭが約１５００ÅのＴｉＮで、絶縁膜ＩＬＤが６０
０Åの酸化膜である場合、２つが積層された高さは、約２１００Åとなる。
図１２は、本発明の第２の実施形態に係るＣＭＯＳイメージセンサの単位画素を示した
断面図である。
図１１と同じ構成要素に対しては、同じ図面符号を使用し、その説明を省略する。
第２の実施形態では、図１２に示すように、画素配列部にも、フォトダイオードとオー
バーラップされないように、ダミーパターンであるＤＭを第２のメタルラインＭ２と直接
接触するように配置することにより、隣接画素から入射される光を遮断するようにする。
ダミーパターンＤＭは、ロジック領域において、第２のメタルラインＭ２と第３のメタ
ルラインとを接続させるためのビアコンタクトに該当し、ロジック領域において、ビアコ
ンタクトを形成するとき、同時に形成が可能である。
すなわち、ロジック領域の場合、ビアコンタクトは本来の用途で使用されるが、画素配
列部では、第３のメタルラインと接続せず、第２のメタルラインＭ２を上部に拡張させた
形態でシールドの役割を果たす。
同図に示すように、「Ａ」のように、自体のマイクロレンズＭＬを介して入射された光
は、フォトダイオードＰＤにフォーカシングされる一方、「Ｂ」のように、隣接画素を介
して入射された光は、ダミーパターンＤＭにより遮断されることが確認できる。
図１２において、ダミーパターンＤＭであるバイコンタクトは、約６０００Åである。
（第３の実施形態）
図１３は、本発明の第３の実施形態に係るＣＭＯＳイメージセンサの単位画素を示した
断面図である。
図１１及び図１２と同じ構成要素に対しては、同じ図面符号を使用し、その説明を省略
する。
第３の実施形態では図１３に示すように、画素配列部にも、フォトダイオードとオーバ
ーラップされないように、ダミーパターンであるＤＭ１とＤＭ２を第２のメタルラインＭ
２の上に配置することにより、隣接画素から入射される光を遮断するようにする。
ダミーパターンＤＭ１は、ロジック領域において、第３のメタルラインに該当し、ＤＭ
２は、第３のメタルラインと第４のメタルラインとを接続させるためのビアコンタクトに
該当し、これは、ロジック領域において、第３のメタルライン及びビアコンタクトを形成
するとき、同時に形成が可能である。
すなわち、ロジック領域の場合、第３のメタルラインとビアコンタクトとは本来の用途
で使用されるが、画素配列部では、ＤＭ１とＤＭ２は第２のメタルライン及び第４のメタ
ルラインと接続されず、第２のメタルライン上でシールドの役割を果たす。
図１３に示すように、「Ａ」のように自体のＭＬを介して入射される光は、フォトダイ
オードＰＤにフォーカシングされる一方、「Ｂ」のように隣接画素を介して入射された光
は、ダミーパターンＤＭ１とＤＭ２により遮断されることが確認できる。
上記した図１１〜図１３を通じて３つの形態の実施形態を説明したが、上記した３つの
形態の他に、これらが相互に結合した形態でも実現が可能である。
例えば、第２のメタルライン上にキャパシタ形態のダミーパターンが配置され、第３の
メタルラインに該当するダミーパターンが配置された形態と、このとき、第３のメタルラ
インに該当するダミーパターンにビアコンタクトに該当するダミーパターンがさらに配置
された形態など、様々な形態に変形が可能である。
前述したようになされる本発明は、画素配列部においてロジック領域だけで使用するメ
タルライン、ビアコンタクト、キャパシタに対応するダミーパターンを少なくとも１つ以
上配置することにより、光干渉を抑制できることを実施形態を介して理解することができ
る。
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸
脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
例えば、上記した本発明の実施形態ではＣＭＯＳイメージセンサをその例に挙げたが、
その他にも受光部とマイクロレンズとを有する全てのイメージセンサにも適用が可能であ
る。
ＳＵＢ 基板
Ｆｏｘ フィールド酸化膜
ＰＭＤ メタルライン形成前絶縁膜
Ｍ１〜Ｍ４ メタルライン
ＩＭＤ１〜ＩＭＤ３ メタルライン間絶縁膜
ＰＬ 保護膜
ＯＣＬ１、ＯＣＬ２ オーバーコーティングレイヤー
ＣＦＡ カラーフィルタアレイ
ＭＬ マイクロレンズ
ＰＳＬ 保護膜
ＤＭ１、ＤＭ２ ダミーメタルライン
ＴＲ トランジスタ

Claims (23)

  1. ＣＭＯＳイメージセンサであって、
    複数の画素を備え、各画素は、
    フォトダイオードと、
    ダミーメタルラインと、
    を有し、
    前記複数の画素のうちの隣接する画素におけるダミーメタルラインは、結合されて遮光体を形成する、ＣＭＯＳイメージセンサ。
  2. 各ダミーメタルラインは、対応する画素の角部に配置される、請求項１に記載のＣＭＯＳイメージセンサ。
  3. 前記遮光体が、その対角軸に関して対象であり、かつ、その水平軸または垂直軸の少なくとも一方に関して対象である、請求項２に記載のＣＭＯＳイメージセンサ。
  4. 前記遮光体が、その対角軸に関して対象であり、かつ、その水平軸または垂直軸の少なくとも一方に関して非対象である、請求項２に記載のＣＭＯＳイメージセンサ。
  5. 前記遮光体が、その対角軸に関して非対象であり、かつ、その水平軸または垂直軸の少なくとも一方に関して対象である、請求項２に記載のＣＭＯＳイメージセンサ。
  6. 前記遮光体が、その対角軸に関して非対象であり、かつ、その水平軸または垂直軸の少なくとも一方に関して非対象である、請求項２に記載のＣＭＯＳイメージセンサ。
  7. 前記遮光体が、不定形な部分および幾何学的な部分を含む、請求項２に記載のＣＭＯＳイメージセンサ。
  8. 前記遮光体が、幾何学的形状を形成する、請求項１に記載のＣＭＯＳイメージセンサ。
  9. 前記遮光体が、正方形、長方形、十字架形、菱形、または、少なくとも１つの曲線を含む形状、のうちの少なくとも１つを形成する、請求項８に記載のＣＭＯＳイメージセンサ。
  10. 前記ダミーメタルラインのうちの少なくとも１つが、正方形、長方形、Ｌ字形、三角形、または、少なくとも１つの曲線を含む形状、のうちの少なくとも１つを形成する、請求項２に記載のＣＭＯＳイメージセンサ。
  11. 前記少なくとも１つの画素内の前記ダミーメタルラインのうちの少なくとも１つが、前記少なくとも１つの画素の少なくとも１つの側に沿って配置される、請求項１に記載のＣＭＯＳイメージセンサ。
  12. 前記少なくとも１つの画素内の前記ダミーメタルラインのうちの少なくとも２つが、前記少なくとも１つの画素の少なくとも２つの側に沿って配置される、請求項１１に記載のＣＭＯＳイメージセンサ。
  13. 前記少なくとも１つの画素内の前記ダミーメタルラインのうちの少なくとも２つが、異なる幅を有している、請求項１２に記載のＣＭＯＳイメージセンサ。
  14. 前記少なくとも１つの画素が４つの側を有し、前記ダミーメタルラインが、前記４つの側の各々に沿って配置される、請求項１に記載のＣＭＯＳイメージセンサ。
  15. 前記画素のうちの少なくとも１つが、４つの角部を有し、ダミーメタルラインが、前記４つの角部の各々に配置される、請求項２に記載のＣＭＯＳイメージセンサ。
  16. 前記４つの角部の各々に配置された前記ダミーメタルラインが、同様の形状および同様の向きを有している、請求項１５に記載のＣＭＯＳイメージセンサ。
  17. 前記４つの角部の各々に配置された前記ダミーメタルラインが同様の形状を有し、前記角部のうちの少なくとも１つに配置された前記ダミーメタルラインのうちの少なくとも１つが、異なる向きを有している、請求項１５に記載のＣＭＯＳイメージセンサ。
  18. 前記角部のうちの少なくとも１つに配置された前記ダミーメタルラインのうちの少なくとも１つが、異なる形状を有している、請求項１５に記載のＣＭＯＳイメージセンサ。
  19. 前記４つの角部に配置された前記ダミーメタルラインの各々が、異なる形状を有している、請求項１５に記載のＣＭＯＳイメージセンサ。
  20. 前記複数の画素のうちの少なくとも１つの画素を、ロジック回路または電源ラインのうちの一方に接続するように構成されたメタルラインと、
    前記メタルラインと、前記複数の画素のうちの少なくとも１つの画素のダミーメタルラインとの間に配置された誘電体であって、前記メタルライン、前記ダミーメタルライン、および前記誘電体はキャパシタを形成する、誘電体と、
    をさらに備える、請求項１に記載のＣＭＯＳイメージセンサ。
  21. 前記キャパシタが、前記少なくとも１つの画素の周辺領域に素子を有する回路を形成する、請求項２０に記載のＣＭＯＳイメージセンサ。
  22. 前記ダミーメタルラインが、上部表面および底部表面を有するビアコンタクトを含む、請求項２０に記載のＣＭＯＳイメージセンサ。
  23. 前記ダミーメタルラインの上に配置された第２のダミーメタルラインをさらに備え、該第２のダミーメタルラインは、前記ダミーメタルラインに隣接する底部表面を有するビアコンタクトを備えている、請求項２２に記載のＣＭＯＳイメージセンサ。
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