JP2012204560A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ビット線が直線状であり、かつセルトランジスタの長手方向がビット線方向に平行であり、さらにビット線がセルトランジスタと平面視で重複する位置に配線された半導体装置を提供する。
【解決手段】第１及び第２のコンタクトプラグ６ａ，６ｂの上面に第１の絶縁層１０ａを介して設けられ、かつ第１の不純物拡散層４ａと第２の不純物拡散層４ｂとを結ぶ方向に延伸するビット線ＢＬと、第１の絶縁層１０ａを貫通して設けられ、ビット線ＢＬと第１のコンタクトプラグ６ａとを電気的に接続するビット線コンタクトプラグと、ビット線ＢＬの一方側面側の側方に第１の下部電極７ａを有する第１のセルキャパシタと、ビット線ＢＬと第１の下部電極７ａとを絶縁する第１の絶縁膜８ａと、第１の下部電極７ａの下端と第２のコンタクトプラグ６ｂの側面とを電気的に接続する第１のコンタクト導体９ａとを備える。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特にセルキャパシタを有する半導体装置及びその製造方法に関する。

近年のＤＲＡＭ(Dynamic Random Access Memory)には、セルトランジスタの上方にセルキャパシタを形成する積層容量型メモリセルを採用するものがある。積層容量型メモリセルは、プレーナ型メモリセルに比べ、狭い領域に大容量のセルキャパシタを形成できるという特徴を有している。

積層容量型メモリセルにおけるセルキャパシタは、クラウン型の構造とするのが一般的である。この構造によるセルキャパシタは、下端が閉じた筒状の下部電極と、下部電極の側面及び上面を覆う容量絶縁膜と、容量絶縁膜の上から下部電極を覆う上部電極とによって構成される。このうち下部電極は、垂直方向に延びる容量コンタクトプラグによって、下層のセルトランジスタと接続される。

特許文献１には、積層容量型メモリセルによるセルキャパシタの下部電極を、微細な線幅で構成できるようにした技術が開示されている。この技術では、絶縁体からなるサイドウォールと導電体からなるサイドウォールとを交互に作製していくことにより、微細な線幅での下部電極の形成を実現している。

特開２００４−３１９５０号公報

ところで、セルトランジスタにもいくつかの種類があり、そのうちプレーナ型のセルトランジスタを積層容量型メモリセルに適用する場合、ビット線の配線などに工夫が必要となる。つまり、プレーナ型のセルトランジスタでは、容量コンタクトプラグが接続される一方の被制御電極と、ビット線コンタクトプラグが接続される他方の被制御電極とがビット線方向に並んで配置されることになることから、容量コンタクトプラグとビット線の衝突を避けるための工夫が必要になる。具体的には、これまで、ビット線を波状の配線パターンによって構成する、セルトランジスタをビット線に対して斜めに配置する、ビット線をセルトランジスタ間の領域に設け、平面視でビット線とセルトランジスタの境界部分に跨るようにビット線コンタクトプラグを配置する、などの措置が採られている。

しかしながら、ビット線は直線状であることが望ましく、セルトランジスタの長手方向はビット線方向に平行であることが望ましく、さらにビット線はセルトランジスタと平面視で重複する位置に配線することが望ましい。このため、これらを実現できる技術が求められている。

本発明による半導体装置は、基板と、前記基板の表面に第１及び第２の被制御電極を有する第１のセルトランジスタと、前記第１の被制御電極の上面に立設される第１のコンタクトプラグと、前記第２の被制御電極の上面に立設される第２のコンタクトプラグと、前記第１及び第２のコンタクトプラグの上面に第１の絶縁層を介して設けられ、かつ前記第１の被制御電極と前記第２の被制御電極とを結ぶ方向に延伸するビット線と、前記第１の絶縁層を貫通して設けられ、前記ビット線と前記第１のコンタクトプラグとを電気的に接続するビット線コンタクトプラグと、前記ビット線の一方側面側の側方に第１の下部電極を有する第１のセルキャパシタと、前記ビット線と前記第１の下部電極とを絶縁する第１の絶縁膜と、前記第１の下部電極の下端と前記第２のコンタクトプラグの側面とを電気的に接続する第１のコンタクト導体とを備えることを特徴とする。

本発明による半導体装置の製造方法は、基板の表面に第１及び第２の被制御電極を形成するステップと、前記基板の表面に第１乃至第３の層間絶縁層を順次形成するステップと、前記第１乃至第３の層間絶縁層を貫通し、下面でそれぞれ前記第１及び第２の被制御電極と接触する第１及び第２のコンタクトプラグを形成するステップと、前記第３の層間絶縁層の上面に、第１の絶縁材料及び第２の絶縁材料を順次成膜するステップと、前記第１及び第２の絶縁材料を貫通し、下面で前記第１のコンタクトプラグと電気的に接続するビット線コンタクトプラグを形成するステップと、前記第２の絶縁材料の上面に、前記ビット線コンタクトプラグと電気的に接続する第１の導電材料を成膜するステップと、前記第１の導電材料の上面に、第３の絶縁材料、第４の絶縁材料、及び第５の絶縁材料を順次成膜するステップと、ビット線パターンに基づき、前記第５の絶縁材料、前記第４の絶縁材料、前記第３の絶縁材料、前記第１の導電材料、前記第２の絶縁材料、及び前記第１の絶縁材料を順次エッチングするステップと、前記第１乃至第５の絶縁材料及び前記第１の導電材料の各側面、前記第５の絶縁材料の上面、及び前記第３の層間絶縁層の露出面を覆う第６の絶縁材料を成膜するステップと、前記第６の絶縁材料の表面を第２の導電材料で覆うステップと、前記第２の導電材料、前記第６の絶縁材料、及び前記第３の層間絶縁層を順次エッチバックするステップと、等方性ウェットエッチングにより前記第６の絶縁材料及び前記第３の層間絶縁層をエッチングすることで、前記第２のコンタクトプラグの側面を露出させるステップと、前記第２の導電材料の表面及び前記第２のコンタクトプラグの露出面それぞれと電気的に接続する第３の導電材料を成膜することにより、前記第２及び第３の導電材料からなる下部電極を形成するステップと、前記第４の絶縁材料の少なくとも一部及び前記第６の絶縁材料の少なくとも一部を除去し、露出した前記下部電極の表面に容量絶縁膜を形成するステップと、前記容量絶縁膜を介して前記下部電極と対向する上部電極を形成するステップとを備えることを特徴とする。

本発明によれば、ビット線が直線状であり、かつセルトランジスタの長手方向（第１の被制御電極と第２の被制御電極とを結ぶ方向）がビット線方向（ビット線の延伸方向）に平行であり、さらにビット線がセルトランジスタと平面視で重複する位置に配線された半導体装置を提供できる。

本発明の好ましい実施の形態による半導体装置の立体構造を模式的に示す斜視図である。 本発明の好ましい実施の形態による半導体装置の平面図である。 （ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応する本発明の好ましい実施の形態による半導体装置の断面図である。 （ａ）（ｂ）は、クラウン型のセルキャパシタで用いられる筒状の下部電極を示す図であり、（ｃ）（ｄ）は、本発明の好ましい実施の形態による半導体装置のセルキャパシタで用いられる板状の下部電極を示す図である。（ａ）（ｃ）は下部電極の模式的な平面図であり、（ｂ）（ｄ）は下部電極の模式的な斜視図である。 図４に示した２種類のセルキャパシタそれぞれについて、電極膜厚ｔを１０ｎｍ，２０ｎｍ，３０ｎｍ，４０ｎｍ，５０ｎｍとした場合のそれぞれについて、下部電極のｘ方向の幅φ（＝最少加工寸法）と、容量値Ｃｓとの関係を算出した結果を示すグラフである。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＣ−Ｃ線断面及びＤ−Ｄ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＣ−Ｃ線断面及びＤ−Ｄ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＣ−Ｃ線断面及びＤ−Ｄ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＣ−Ｃ線断面及びＤ−Ｄ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＣ−Ｃ線断面及びＤ−Ｄ線断面に対応している。 製造途中における本発明の好ましい実施の形態による半導体装置の断面図である。（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施の形態による半導体装置１の立体構造を模式的に示す斜視図である。図２は、半導体装置１の平面図である。図３（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応する半導体装置１の断面図である。

なお、図１では、半導体装置１の立体構造を視覚的に分かり易く示すため、後述する上部電極２２や第１乃至第３の層間絶縁層１１ａ〜１１ｃなど、各種の構成の記載を省略している。また、図１には、後述する活性領域Ｋ（図２）の１つ分に相当する領域のみを示している。図２では、上部電極２２などの記載を省略して、各種の構成を透過的に示している。

半導体装置１はＤＲＡＭであり、その構成要素は、図１及び図３に示すように基板（シリコン基板）２の表面に形成される。半導体装置１の構成要素には、複数のビット線ＢＬと、それぞれ複数のワード線ＷＬ１，ＷＬ２及びダミーワード線ＤＷＬとが含まれる。以下では、複数のワード線ＷＬ１，ＷＬ２及びダミーワード線ＤＷＬをワード線ＷＬと総称する場合がある。

ビット線ＢＬはｘ方向に延伸する配線であり、図２に示すように、ｙ方向に等間隔で配置される。一方、ワード線ＷＬはｙ方向に延伸する配線であり、図２に示すように、ｘ方向に等間隔で配置される。具体的には、ダミーワード線ＤＷＬ、ワード線ＷＬ１、ワード線ＷＬ２をこの順で隣接配置してなるセットが、ｘ方向に繰り返し配置される。ダミーワード線ＤＷＬでないワード線ＷＬとビット線ＢＬの交点にはセルトランジスタとセルキャパシタとを有するメモリセルが配置され、これにより、複数のメモリセルがマトリクス状に配置される。

基板２の表面のうち、隣り合う２本のビット線ＢＬの間の領域と、ダミーワード線ＤＷＬの下方の領域には素子分離領域３が配置され、これによって、図２に示すように、マトリクス状の活性領域Ｋが区画される。なお、素子分離領域３は、いわゆるＳＴＩ(Shallow Trench Isolation)法によって形成される。１つの活性領域Ｋ内には、２本のワード線ＷＬ（ワード線ＷＬ１，ＷＬ２）と１本のビット線ＢＬが通過する。したがって、１つの活性領域Ｋ内には、２つのメモリセルが配置される。

以下、１つの活性領域Ｋに着目して説明する。活性領域Ｋ内の基板２の表面には、図１に示すように、第１乃至第３の不純物拡散層４ａ〜４ｃ（第１乃至第３の被制御電極）が形成される。これらは、基板２の表面に不純物イオンを注入することによって形成される。第１の不純物拡散層４ａは活性領域Ｋの中ほどに形成され、第２及び第３の不純物拡散層４ｂ，４ｃは、第１の不純物拡散層４ａを挟んでｘ方向の互いに反対側に形成される。ワード線ＷＬ１（第１のワード線）は、第１の不純物拡散層４ａと第２の不純物拡散層４ｂの間に設けられ、ワード線ＷＬ２（第２のワード線）は、第１の不純物拡散層４ａと第３の不純物拡散層４ｃの間に設けられる。ワード線ＷＬ１，ＷＬ２はそれぞれ、基板２の表面との間に設けられたゲート絶縁膜５ａ，５ｂ（第１及び第２のゲート絶縁膜）によって基板２と絶縁されている。

活性領域Ｋ内の一方のセルトランジスタ（第１のセルトランジスタ）は、ワード線ＷＬ１、第１の不純物拡散層４ａ、及び第２の不純物拡散層４ｂによって構成される。これらはそれぞれ、第１のセルトランジスタの制御電極（ゲート）、一方の被制御電極（ソース／ドレインのうちの一方）、他方の被制御電極（ソース／ドレインのうちの他方）を構成する。

活性領域Ｋ内の他方のセルトランジスタ（第２のセルトランジスタ）は、ワード線ＷＬ２、第１の不純物拡散層４ａ、及び第３の不純物拡散層４ｃによって構成される。これらはそれぞれ、第２のセルトランジスタの制御電極（ゲート）、一方の被制御電極（ソース／ドレインのうちの一方）、他方の被制御電極（ソース／ドレインのうちの他方）を構成する。

第１乃至第３の不純物拡散層４ａ〜４ｃの上面には、図１及び図３（ａ）に示すように、それぞれ第１乃至第３のコンタクトプラグ６ａ〜６ｃが立設される。基板２の表面には、第１乃至第３の層間絶縁層１１ａ〜１１ｃが積層しており、第１乃至第３のコンタクトプラグ６ａ〜６ｃは、これらを貫通するスルーホール内に埋め込まれた導電材料によって構成される。

第１乃至第３のコンタクトプラグ６ａ〜６ｃの上面には、図１及び図３（ａ）（ｂ）に示すように、ｘ方向に延伸する第１の絶縁層１０ａが形成される。ビット線ＢＬは、この第１の絶縁層１０ａの上面に設けられる。つまり、半導体装置１では、図１及び図２にも示すように、ビット線ＢＬとセルトランジスタとが平面視で互いに重複する位置に配置される。また、図１等から明らかなように、ビット線ＢＬの延伸方向と、第１乃至第３の不純物拡散層４ａ〜４ｃを結ぶ方向とはともにｘ方向であり、一致している。

ビット線ＢＬの上面は、第２の絶縁層１０ｂで覆われている。第２の絶縁層１０ｂは、後述する上部電極２２とビット線ＢＬとを絶縁し、これらの間でキャパシタが形成されないように設けられているもので、この目的を達成できる程度に厚く形成される。

ビット線ＢＬは、図３（ａ）に示すように、第１の絶縁層１０ａを貫通して設けられるビット線コンタクトプラグ２０を介して、第１のコンタクトプラグ６ａの上面と電気的に接続される。したがって、ビット線ＢＬは、第１の不純物拡散層４ａと電気的に接続している。

活性領域Ｋ内の一方のセルキャパシタ（第１のセルキャパシタ）は、図１等に示す下部電極７ａ，７ｂ（第１及び第２の下部電極）と、図３（ａ）（ｂ）に示す容量絶縁膜２１及び上部電極２２とによって構成される。同様に、活性領域Ｋ内の他方のセルキャパシタ（第２のセルキャパシタ）は、図１等に示す下部電極７ｃ，７ｄ（第３及び第４の下部電極）と、図３（ａ）（ｂ）に示す容量絶縁膜２１及び上部電極２２とによって構成される。以下、これらの構造について詳しく説明する。

下部電極７ａ〜７ｄはそれぞれ、図１及び図３（ｂ）に示すように、ｚ方向に長い板状の導電体である。下部電極７ａ〜７ｄのｘ方向の長さは、図２に示すように、概ねワード線ＷＬ２本分の長さとしている。また、ｙ方向の長さは、図２及び図３（ｂ）に示すように、ｙ方向に隣接する他のセルキャパシタの下部電極との間に十分な距離（導通や寄生容量が発生しない距離）を保てる程度の長さとしている。

下部電極７ａは、図１及び図３（ｂ）に示すように、ビット線ＢＬの一方側面側の側方に、第１の絶縁膜８ａを介して配置される。第１の絶縁膜８ａは、下部電極７ａとビット線ＢＬとを絶縁するために設けられていものである。下部電極７ａのｘ方向の位置は、図２に示すように、第２のコンタクトプラグ６ｂ及びワード線ＷＬ１とほぼ重なる位置とされている。下部電極７ａの下端には、下部電極７ａからビット線ＢＬ側に向かって（下部電極７ａの下端から第２のコンタクトプラグ６ｂの側面に向かって）屈曲した第１のコンタクト導体９ａの一端が接続している。第１のコンタクト導体９ａの他端は第２のコンタクトプラグ６ｂの側面と接触しており、これにより、下部電極７ａと第２のコンタクトプラグ６ｂとは電気的に接続している。

下部電極７ｂ〜７ｄについても、下部電極７ａと同様、ビット線ＢＬの側方に配置される。それぞれについて具体的に説明すると、下部電極７ｂは、図１及び図３（ｂ）に示すように、ビット線ＢＬの他方側面側の側方に第２の絶縁膜８ｂを介して配置される。ｘ方向には、図２に示すように、第２のコンタクトプラグ６ｂ及びワード線ＷＬ１とほぼ重なる位置に配置される。別の言い方をすれば、下部電極７ｂは、ビット線ＢＬを挟んで下部電極７ａの反対側に、下部電極７ａと対向して配置される。

下部電極７ｃは、ビット線ＢＬの一方側面側の側方に第３の絶縁膜８ｃを介して配置される。ｘ方向には、第３のコンタクトプラグ６ｃ及びワード線ＷＬ２とほぼ重なる位置に配置される。下部電極７ｄは、ビット線ＢＬの他方側面側の側方に第４の絶縁膜８ｄを介して配置される。ｘ方向には、第３のコンタクトプラグ６ｃ及びワード線ＷＬ２とほぼ重なる位置に配置される。別の言い方をすれば、下部電極７ｄは、ビット線ＢＬを挟んで下部電極７ｃの反対側に、下部電極７ｃと対向して配置される。

第２乃至第４の絶縁膜８ｂ〜８ｄは、第１の絶縁膜８ａと同様、対応する下部電極とビット線ＢＬとを絶縁するために設けられている。また、下部電極７ｂ〜７ｄの下端には、第１のコンタクト導体９ａと同様、対応する下部電極と対応するコンタクトプラグとを電気的に接続するための第２乃至第４のコンタクト導体９ｂ〜９ｄがそれぞれ接続している。図１には、下部電極７ｂに対応する第２のコンタクト導体９ｂと、下部電極７ｃに対応する第３のコンタクト導体９ｃとを示している。

以上の構成により、下部電極７ａと下部電極７ｂとは、第２のコンタクトプラグ６ｂを介して電気的に一体化しており、これらによって第１のセルキャパシタの下部電極が構成される。同様に、下部電極７ｃと下部電極７ｄとは、第３のコンタクトプラグ６ｃを介して、電気的に一体化しており、これらによって第２のセルキャパシタの下部電極が構成される。

下部電極７ａ〜７ｄの下端付近の周囲には、図３（ｂ）に示すように、第４の層間絶縁層１１ｄが埋め込まれる。第４の層間絶縁層１１ｄの上面は、第１乃至第４の絶縁膜８ａ〜８ｄの上面及び第２の絶縁層１０ｂの上面と、図３に示した面Ｅで面一になるよう設定される。容量絶縁膜２１は、図３（ａ）（ｂ）に示すように、この面Ｅの表面と、下部電極７ａ〜７ｄの表面のうち面Ｅの上側に露出した部分と、下部電極７ａ〜７ｄを機械的に支えるために設けられるサポート絶縁膜１２ｅの表面とを覆うように形成される。

上部電極２２は、容量絶縁膜２１を介して下部電極７ａ〜７ｄと対向するように配置される。具体的には、上部電極２２は、下部電極７ａ〜７ｄの間の空間（面Ｅより上の部分）を埋める導電性の材料によって構成される。

以下、半導体装置１の動作について説明する。

あるワード線ＷＬ１が活性化されると、そのワード線ＷＬ１が通過する複数の活性領域Ｋそれぞれにおいて、基板２の表面のうち第１の不純物拡散層４ａと第２の不純物拡散層４ｂの間の領域にチャネルが生ずる。これにより、第１の不純物拡散層４ａと第２の不純物拡散層４ｂとが電気的に導通するので、各活性領域Ｋ内では、第１のセルキャパシタとビット線ＢＬとが電気的に接続される。したがって、ビット線ＢＬを介して、第１のセルキャパシタに対する読み書きを行うことを可能になる。

同様に、あるワード線ＷＬ２が活性化されると、そのワード線ＷＬ２が通過する複数の活性領域Ｋそれぞれにおいて、基板２の表面のうち第１の不純物拡散層４ａと第３の不純物拡散層４ｃの間の領域にチャネルが生ずる。これにより、第１の不純物拡散層４ａと第３の不純物拡散層４ｃとが電気的に導通するので、各活性領域Ｋ内では、第２のセルキャパシタとビット線ＢＬとが電気的に接続される。したがって、ビット線ＢＬを介して、第２のセルキャパシタに対する読み書きを行うことを可能になる。

以上説明したように、半導体装置１によれば、ビット線ＢＬが直線状であり、かつセルトランジスタの長手方向（ｘ方向）がビット線ＢＬの延伸方向に平行であり、さらにビット線ＢＬがセルトランジスタと平面視で重複する位置に配線された半導体装置を提供できる。したがって、波状の配線パターンによってビット線を構成する例や、長手方向がビット線に対して斜めになるようセルトランジスタを配置する例や、ビット線をセルトランジスタ間の領域に設け、平面視でビット線とセルトランジスタの境界部分に跨るようにビット線コンタクトプラグを配置する例に比べて加工性が向上し、歩留まりを比較的容易に確保可能となっている。

また、半導体装置１では板状の下部電極を用いるので、上述したクラウン型のセルキャパシタ（下部電極が筒状であるセルキャパシタ）を採用する場合に比べ、セルキャパシタの容量を比較的容易に確保できる。以下、この点について詳しく説明する。

図４（ａ）（ｂ）は、クラウン型のセルキャパシタで用いられる筒状の下部電極を示す図である。また、図４（ｃ）（ｄ）は、本実施の形態による半導体装置１のセルキャパシタ（以下、「ツイン平板型」という）で用いられる板状の下部電極を示す図である。図４（ａ）（ｃ）は下部電極の模式的な平面図であり、図４（ｂ）（ｄ）は下部電極の模式的な斜視図である。

図５は、図４に示した２種類のセルキャパシタそれぞれにおいて電極膜厚ｔ（図４（ａ）（ｃ））を１０ｎｍ，２０ｎｍ，３０ｎｍ，４０ｎｍ，５０ｎｍとした場合のそれぞれについて、下部電極のｘ方向の幅φ（＝最少加工寸法）と、容量値Ｃｓとの関係を算出した結果を示すグラフである。算出に当たっては、容量絶縁膜２１の膜厚を０．９ｎｍ、下部電極の高さｈを１．５μｍとした。同図においては、ツイン平板型のセルキャパシタにかかる結果を「Ｔｗｉｎ＿ＰＬ」と表記し、クラウン型のセルキャパシタにかかる結果を「ＣＲＯＷＮ」と表記している。

図５から理解されるように、ツイン平板型では、クラウン型に比べて、幅φの増加に対する容量値Ｃｓの増加率が小さくなっている。また、ｔ＝５０ｎｍの場合を除き、ツイン平板型では電極膜厚ｔが大きいほど容量値Ｃｓが大きくなるのに対し、クラウン型では電極膜厚ｔが小さいほど容量値Ｃｓが大きくなっている。

以上の性質の結果として、電極膜厚ｔが同一である場合、ある幅φ_Ｔをしきい値として、幅φが幅φ_Ｔより小さい場合にツイン平板型の方が大きな容量値Ｃｓを有し、幅φが幅φ_Ｔより大きい場合にクラウン型の方が大きな容量値Ｃｓを有することになる。幅φ_Ｔは電極膜厚ｔの関数として表すことができ、具体的にはφ_Ｔ≒ｔ／０．２２となる。図５には、電極膜厚ｔが１０ｎｍ，２０ｎｍである場合のそれぞれについて、幅φ_Ｔ（φ_{Ｔ（ｔ＝１０ｎｍ）}≒４５．５ｎｍ、φ_{Ｔ（ｔ＝２０ｎｍ）}≒９０．９ｎｍ）を示している。

近年の微細化の進展に伴い、最少加工寸法である幅φは縮小の一途を辿っている。具体的には、５０ｎｍ以下の値となっている。一方、電極膜厚ｔはと言えば、ある程度の機械的強度も必要なことから薄くするにも限界があり、最薄でも２０ｎｍが限度である。したがって、電極膜厚ｔによって決まる上記しきい値φ_Ｔは、概ね９０．９ｎｍ以上となる。

つまり、幅φの値は５０ｎｍ以下であることが現実的であり、少なくともその範囲内では、ツイン平板型の容量値Ｃｓはクラウン型の容量値Ｃｓに比べて常に大きな値を有することになる。したがって、ツイン平板型のセルキャパシタを用いる半導体装置１では、クラウン型のセルキャパシタを採用する場合に比べて、大きな容量値Ｃｓを確保できることになる。

また、ツイン平板型のセルキャパシタは、加工性の観点からも利点を有している。すなわち、クラウン型のセルキャパシタでは、加工時に生ずるテーパによって下部電極の内側空間が狭まり、容量値が小さくなる。この容量値の低下は微細化が進むほど顕著になるが、ツイン平板型のセルキャパシタでは、仮に下部電極にテーパが生じたとしても、個々の下部電極が独立した板様の形状を有しているため、容量値の低下はほとんど発生しない。したがって、ツイン平板型のセルキャパシタは、クラウン型のセルキャパシタに比べ、小さい面積で大きな容量を実現できる。

次に、本実施の形態による半導体装置１の製造方法について、詳しく説明する。

図６〜図２３は、製造途中の各段階における半導体装置１の断面図である。このうち図６〜図１３、図１５、図１７、図１９、図２１、図２３の（ａ）（ｂ）はそれぞれ、図２のＡ−Ａ線断面及びＢ−Ｂ線断面に対応している。他の各図の（ａ）（ｂ）はそれぞれ、図２のＣ−Ｃ線断面及びＤ−Ｄ線断面に対応している。

初めに、図６に示すように、基板２の表面にトレンチを設け、その中にシリコン酸化膜を埋め込むことによって、素子分離領域３を形成する。そして、素子分離領域３によって区画される活性領域Ｋの内側に位置する基板２の表面に不純物イオンを注入することにより、第１乃至第３の不純物拡散層４ａ〜４ｃを形成する。

次に、基板２の表面を熱酸化し、その上に導電材料をポリシリコン又はタングステン等の金属膜、若しくはこれらの積層膜を形成する。そして、これらをワード線パターンにパターニングすることにより、図６に示すように、ゲート絶縁膜５ａ，５ｂとワード線ＷＬを形成する。

次に、基板２の表面に第１乃至第３の層間絶縁層１１ａ〜１１ｃを順次形成する。第１及び第３の層間絶縁層１１ａ，１１ｃはシリコン酸化膜とし、第２の層間絶縁層１１ｂはシリコン窒化膜とする。特に限定されるものではないが、これらのシリコン酸化膜及びシリコン窒化膜は、ＣＶＤ(Chemical Vapor Deposition)法で形成することができる。後に形成する他のシリコン酸化膜及びシリコン窒化膜についても同様である。第１乃至第３の層間絶縁層１１ａ〜１１ｃの膜厚は、それぞれ１００ｎｍ、４０ｎｍ、５０ｎｍとすることが好ましい。また図示していないが、層間絶縁膜１１ａは、ゲート電極ＷＬ１，ＷＬ２，ＤＷＬに対してコンタクトプラグ６ａ，６ｂを自己整合的に形成するために、シリコン酸化膜及びシリコン窒化膜が複雑に組み合わさった構造を有することも有り得る。

第１乃至第３の層間絶縁層１１ａ〜１１ｃを形成したら、第１乃至第３の不純物拡散層４ａ〜４ｃにそれぞれ対応する位置に、第１乃至第３の層間絶縁層１１ａ〜１１ｃを貫通するスルーホールを設ける。そして、各スルーホールの内部に導電材料を埋め込むことにより、第１乃至第３のコンタクトプラグ６ａ〜６ｃを形成する。

次に、第３の層間絶縁層１１ｃの上面に、シリコン窒化膜である第１の絶縁材料１２ａと、シリコン酸化膜である第２の絶縁材料１２ｂとを順次成膜する。これら第１及び第２の絶縁材料１２ａ，１２は、上述した第１の絶縁層１０ａを構成する。第１及び第２の絶縁材料１２ａ，１２ｂの膜厚は、それぞれ５０ｎｍ、３０ｎｍとすることが好ましい。そして、これらを貫通するスルーホールを設け、その内部に導電材料を埋め込むことにより、下面で第１のコンタクトプラグ６ａと接触するビット線コンタクトプラグ２０を形成する。

続いて、第２の絶縁材料１２ｂの上面に、ビット線ＢＬとなる導電材料（第１の導電材料）、第３の絶縁材料１２ｃ、第４の絶縁材料１２ｄ（セルキャパシタ形成用絶縁膜）、及び第５の絶縁材料１２ｅ（サポート絶縁膜）を順次成膜する。第３及び第５の絶縁材料１２ｃ，１２ｅはシリコン窒化膜とし、第４の絶縁材料１２ｄはシリコン酸化膜とする。また、ビット線ＢＬとなる導電材料は、ポリシリコン又はタングステン等の金属膜、若しくはこれらの積層膜により構成する。第３乃至第５の絶縁材料１２ｃ〜１２ｅの膜厚は、それぞれ４０ｎｍ、１５００ｎｍ、１００ｎｍとすることが好ましい。

第５の絶縁材料１２ｅの形成まで終了したら、フォトリソグラフィを用いて、ビット線パターンに基づき、第５の絶縁材料１２ｅ、第４の絶縁材料１２ｄ、第３の絶縁材料１２ｃ、ビット線ＢＬとなる導電材料、第２の絶縁材料１２ｂ、及び第１の絶縁材料１２ａを順次エッチングする。ここまでの工程により、図６に示すように、ビット線ＢＬが完成する。

次に、図７に示すように、基板２の表面に、シリコン酸化膜である第６の絶縁材料１２ｆを成膜する。これにより、第１乃至第５の絶縁材料１２ａ〜１２ｅ及びビット線ＢＬの各側面、第５の絶縁材料１２ｅの上面、及び第３の層間絶縁層１１ｃの露出面が第６の絶縁材料１２ｆで覆われることになる。さらに、図８に示すように第２の導電材料７−１を成膜し、第６の絶縁材料１２ｆの表面をこの第２の導電材料７−１で覆う。第２の導電材料７−１は、後述する第３の導電材料７−２を形成する際の下地導電膜となる。

なお、第６の絶縁材料１２ｆの成膜量は、水平面に形成された部分（第３の層間絶縁層１１ｃの露出面に形成された部分）の膜厚（図８に示す膜厚ｄ）が、第１の絶縁材料１２ａの膜厚より小さくなる程度とすることが好ましい。これは、後述する工程で第６の絶縁材料１２ｆに等方性のエッチングを施す際、第２の絶縁材料１２ｂがエッチングされないようにするためである。具体的には、第６の絶縁材料１２ｆは、膜厚ｄが２０ｎｍとなる程度に成膜することが好ましい。また、第２の導電材料７−１の膜厚は、１０ｎｍとすることが好ましい。

次に、第２の導電材料７−１とシリコン酸化膜（第６の絶縁材料１２ｆ及び第３の層間絶縁層１１ｃ）それぞれに、順次異方性のエッチバックを施す。シリコン酸化膜のエッチバックには、シリコン窒化膜（第２の層間絶縁層１１ｂ）がエッチングされないよう、高選択のものを用いる。これにより、図９に示すように、第２の導電材料７−１がｙ方向に分離されてビット線ＢＬ間の領域に第２の層間絶縁層１１ｂが露出するとともに、第５の絶縁材料１２ｅの上端も露出する。

次に、等方性のエッチバックによりシリコン酸化膜をエッチングすることで、図１０に示すように、第２のコンタクトプラグ６ｂの上端側面を露出させる。図示していないが、このとき、第１及び第３のコンタクトプラグ６ａ，６ｃの各上端側面も同様に露出する。

次に、図１１に示すように第３の導電材料７−２を成膜し、異方性のエッチバックを行うことで、図１２に示すように、第３の導電材料７−２をｙ方向に分離する。ここまでの工程により、第２の導電材料７−１及び第３の導電材料７−２からなる下部電極と、下部電極の下端と第１乃至第３のコンタクトプラグ６ａ〜６ｃの各上端側面とを電気的に接続するコンタクト導体９とが形成される。この時点で形成される下部電極及びコンタクト導体９はまだｘ方向には分離されておらず、この分離は後述する工程で実現する。

次に、図１３及び図１４に示すように、基板２の表面に、第５の絶縁材料１２ｅの上面を上回る高さまで、シリコン酸化膜である第４の層間絶縁層１１ｄを成膜する。第４の層間絶縁層１１ｄは、図１３（ｂ）及び図１４（ｂ）に示すように、ビット線ＢＬ間の領域を埋めることになる。そして、フォトリソグラフィによって第４の層間絶縁層１１ｄをパターニングする。このパターニングは、下部電極及びコンタクト導体９のうち不要な部分を除去し、これらをｘ方向に分離するために行うものであり、図１５及び図１６に示すように、第４の層間絶縁層１１ｄをｙ方向に細長い形状に加工し、不要な部分の下部電極及びコンタクト導体９を露出させる。また、パターニングは高選択なエッチングにより行い、これにより、シリコン窒化膜である第２の層間絶縁層１１ｂをエッチングストッパとして用いる。

次に、図１７及び図１８に示すように、露出した第３の導電材料７−２を異方性エッチングにより除去し、さらに、第３の導電材料７−２の除去によって露出した第２の導電材料７−１も同様に除去する。ここまでの工程により、図１や図２に示した第１乃至第４の下部電極７ａ〜７ｄと、第１乃至第４のコンタクト導体９ａ〜９ｄとが完成する。

なお、本製造方法では、以上のようにして下部電極７ａ〜７ｄを形成していることから、メモリセル内の面積効率が向上している。つまり、板状の導電体を形成する際にはパターニングによることが通常であり、角部の丸まりの発生が避けられないが、本製造方法ではサイドウォールとして第２及び第３の導電材料７−１，７−２を製膜しているため、角部の丸まりが発生しない。したがって、下部電極７ａ〜７ｄを必要以上に大きくする必要がなく、その結果として、メモリセル内の面積効率が向上している。

次に、図１９及び図２０に示すように、基板２の表面に、シリコン酸化膜である第５の層間絶縁層１１ｅを成膜し、表面をＣＭＰ(Chemical Mechanical Polishing)法を用いて平坦化する。

続いて、フッ酸系のウエットエッチングを用いて、シリコン酸化膜をエッチングする。このエッチングにより、図２１に示すように、ビット線ＢＬを挟んで対向する下部電極間に残っていた第４及び第６の絶縁材料１２ｄ，１２ｆが除去されるとともに、図２２に示すように、第５の層間絶縁層１１ｅが除去される。ただし、図２１及び図２２に示すように、これらを完全に除去するのではなく、第３の絶縁材料１２ｃの上面よりも若干高い位置でエッチングをストップする。これは、ビット線ＢＬや第１乃至第３のコンタクトプラグ６ａ〜６ｃが、以降の工程で形成する上部電極２２との間でキャパシタを形成しないようにするためである。ここまでの工程を経た第３及び第４の絶縁材料１２ｃ，１２ｄは、上述した第１の絶縁層１０ｂとなる。

次に、図２３に示すように、第１乃至第４の下部電極７ａ〜７ｄの露出面にシリコン酸化膜を薄く（５ｎｍ程度）形成し、容量絶縁膜２１とする。容量絶縁膜２１は、第１乃至第４の下部電極７ａ〜７ｄを支えるために残してある第５の絶縁材料１２ｅの露出面と、下部電極間に露出しているシリコン酸化膜の表面にも形成される。

最後に、図３に示したように、容量絶縁膜２１を介して第１乃至第４の下部電極７ａ〜７ｄと対向する上部電極２２を基板２の全面に形成する。ここまでの工程で、半導体装置１が完成する。

以上説明したように、本実施の形態による半導体装置の製造方法によれば、ビット線ＢＬが直線状であり、かつセルトランジスタの長手方向（ｘ方向）がビット線ＢＬの延伸方向に平行であり、さらにビット線ＢＬがセルトランジスタと平面視で重複する位置に配線された半導体装置１を製造することが実現される。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施の形態ではいわゆる６Ｆ^２タイプのＤＲＡＭに本発明を適用した例を開示したが、本発明は他のタイプのＤＲＡＭにも好適に適用できる。

１ 半導体装置
２ 基板
３ 素子分離領域
４ａ〜４ｃ 第１乃至第３の不純物拡散層（第１乃至第３の被制御電極）
５ａ，５ｂ 第１及び第２のゲート絶縁膜
６ａ〜６ｃ 第１乃至第３のコンタクトプラグ
７−１（７ａ−１，７ｂ−１），７−２（７ａ−２，７ｂ−２） 第１及び第２の導電材料
７ａ〜７ｄ 第１乃至第４の下部電極
８ａ〜８ｄ 第１乃至第４の絶縁膜
９ａ〜９ｄ 第１乃至第４のコンタクト導体
１０ａ，１０ｂ 第１及び第２の絶縁層
１１ａ〜１１ｅ 第１乃至第５の層間絶縁層
１２ａ〜１２ｃ 第１乃至第３の絶縁材料
１２ｄ 第４の絶縁材料（セルキャパシタ形成用絶縁膜）
１２ｅ 第５の絶縁材料（サポート絶縁膜）
１２ｆ 第６の絶縁材料
２０ ビット線コンタクトプラグ
２１ 容量絶縁膜
２２ 上部電極
ＢＬ ビット線
ＤＷＬ ダミーワード線
Ｋ 活性領域
ＷＬ ワード線
ＷＬ１，ＷＬ２ 第１及び第２のワード線

Claims (14)

1. 基板と、
   前記基板の表面に第１及び第２の被制御電極を有する第１のセルトランジスタと、
   前記第１の被制御電極の上面に立設される第１のコンタクトプラグと、
   前記第２の被制御電極の上面に立設される第２のコンタクトプラグと、
   前記第１及び第２のコンタクトプラグの上面に第１の絶縁層を介して設けられ、かつ前記第１の被制御電極と前記第２の被制御電極とを結ぶ方向に延伸するビット線と、
   前記第１の絶縁層を貫通して設けられ、前記ビット線と前記第１のコンタクトプラグとを電気的に接続するビット線コンタクトプラグと、
   前記ビット線の一方側面側の側方に第１の下部電極を有する第１のセルキャパシタと、
   前記ビット線と前記第１の下部電極とを絶縁する第１の絶縁膜と、
   前記第１の下部電極の下端と前記第２のコンタクトプラグの側面とを電気的に接続する第１のコンタクト導体と
   を備えることを特徴とする半導体装置。
2. 前記第１のセルキャパシタは、前記ビット線の他方側面側の側方に第２の下部電極を有し、
   前記半導体装置は、
   前記ビット線と前記第２の下部電極とを絶縁する第２の絶縁膜と、
   前記第２の下部電極の下端と前記第２のコンタクトプラグの側面とを電気的に接続する第２のコンタクト導体と
   を備えることを特徴とする請求項１に記載の半導体装置。
3. 前記第１及び第２の下部電極はそれぞれ板状の導電体であり、
   前記第１のコンタクト導体は、前記第１の下部電極の下端から前記第２のコンタクトプラグの側面に向かって屈曲した導体であり、
   前記第２のコンタクト導体は、前記第２の下部電極の下端から前記第２のコンタクトプラグの側面に向かって屈曲した導体である
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記第１及び第２の下部電極の表面を覆う容量絶縁膜と、
   前記容量絶縁膜を介して前記第１及び第２の下部電極に対向する上部電極と、
   前記ビット線の上面に設けられ、該ビット線と前記上部電極とを絶縁する第２の絶縁層と
   を備えることを特徴とする請求項２又は３に記載の半導体装置。
5. 平面的に見て前記第１のコンタクトプラグと前記第２のコンタクトプラグの間の領域に設けられ、かつ前記ビット線と直交する方向に延伸する第１のワード線と、
   前記第１のワード線と前記基板の表面との間に設けられる第１のゲート絶縁膜と
   を備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記基板の表面のうち前記第１の被制御電極を挟んで前記第２の被制御電極の反対側の領域に設けられ、前記第１の被制御電極とともに第２のセルトランジスタを構成する第３の被制御電極と、
   前記第３の被制御電極の上面に立設される第３のコンタクトプラグと、
   前記ビット線の一方側面側の側方に第３の下部電極を有し、かつ前記ビット線の他方側面側の側方に第４の下部電極を有する第２のセルキャパシタと、
   前記ビット線と前記第３の下部電極とを絶縁する第３の絶縁膜と、
   前記ビット線と前記第４の下部電極とを絶縁する第４の絶縁膜と、
   前記第３の下部電極の下端と前記第３のコンタクトプラグの側面とを電気的に接続する第３のコンタクト導体と、
   前記第４の下部電極の下端と前記第３のコンタクトプラグの側面とを電気的に接続する第４のコンタクト導体と
   を備えることを特徴とする請求項２に記載の半導体装置。
7. 前記第１乃至第２の下部電極はそれぞれ板状の導電体であり、
   前記第１のコンタクト導体は、前記第１の下部電極の下端から前記第２のコンタクトプラグの側面に向かって屈曲した導体であり、
   前記第２のコンタクト導体は、前記第２の下部電極の下端から前記第２のコンタクトプラグの側面に向かって屈曲した導体であり、
   前記第３のコンタクト導体は、前記第３の下部電極の下端から前記第３のコンタクトプラグの側面に向かって屈曲した導体であり、
   前記第４のコンタクト導体は、前記第４の下部電極の下端から前記第３のコンタクトプラグの側面に向かって屈曲した導体である
   ことを特徴とする請求項６に記載の半導体装置。
8. 前記第１乃至第４の下部電極の表面を覆う容量絶縁膜と、
   前記容量絶縁膜を介して前記第１乃至第４の下部電極に対向する上部電極と、
   前記ビット線の上面に設けられ、該ビット線と前記上部電極とを絶縁する第２の絶縁層と
   を備えることを特徴とする請求項６又は７に記載の半導体装置。
9. 平面的に見て前記第１のコンタクトプラグと前記第２のコンタクトプラグの間の領域に設けられ、かつ前記ビット線と直交する方向に延伸する第１のワード線と、
   前記第１のワード線と前記基板の表面との間に設けられる第１のゲート絶縁膜と
   平面的に見て前記第１のコンタクトプラグと前記第３のコンタクトプラグの間の領域に設けられ、かつ前記ビット線と直交する方向に延伸する第２のワード線と、
   前記第２のワード線と前記基板の表面との間に設けられる第２のゲート絶縁膜と
   を備えることを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置。
10. 基板の表面に第１及び第２の被制御電極を形成するステップと、
    前記基板の表面に第１乃至第３の層間絶縁層を順次形成するステップと、
    前記第１乃至第３の層間絶縁層を貫通し、下面でそれぞれ前記第１及び第２の被制御電極と接触する第１及び第２のコンタクトプラグを形成するステップと、
    前記第３の層間絶縁層の上面に、第１の絶縁材料及び第２の絶縁材料を順次成膜するステップと、
    前記第１及び第２の絶縁材料を貫通し、下面で前記第１のコンタクトプラグと電気的に接続するビット線コンタクトプラグを形成するステップと、
    前記第２の絶縁材料の上面に、前記ビット線コンタクトプラグと電気的に接続する第１の導電材料を成膜するステップと、
    前記第１の導電材料の上面に、第３の絶縁材料、第４の絶縁材料、及び第５の絶縁材料を順次成膜するステップと、
    ビット線パターンに基づき、前記第５の絶縁材料、前記第４の絶縁材料、前記第３の絶縁材料、前記第１の導電材料、前記第２の絶縁材料、及び前記第１の絶縁材料を順次エッチングするステップと、
    前記第１乃至第５の絶縁材料及び前記第１の導電材料の各側面、前記第５の絶縁材料の上面、及び前記第３の層間絶縁層の露出面を覆う第６の絶縁材料を成膜するステップと、
    前記第６の絶縁材料の表面を第２の導電材料で覆うステップと、
    前記第２の導電材料、前記第６の絶縁材料、及び前記第３の層間絶縁層を順次エッチバックするステップと、
    等方性ウェットエッチングにより前記第６の絶縁材料及び前記第３の層間絶縁層をエッチングすることで、前記第２のコンタクトプラグの側面を露出させるステップと、
    前記第２の導電材料の表面及び前記第２のコンタクトプラグの露出面それぞれと電気的に接続する第３の導電材料を成膜することにより、前記第２及び第３の導電材料からなる下部電極を形成するステップと、
    前記第４の絶縁材料の少なくとも一部及び前記第６の絶縁材料の少なくとも一部を除去し、露出した前記下部電極の表面に容量絶縁膜を形成するステップと、
    前記容量絶縁膜を介して前記下部電極と対向する上部電極を形成するステップと
    を備えることを特徴とする半導体装置の製造方法。
11. 前記第１及び第３の層間絶縁層並びに前記第２及び第４の絶縁材料はシリコン酸化膜によって構成され、
    前記第２の層間絶縁層並びに前記第１、第３、及び第５の絶縁材料はシリコン窒化膜によって構成される
    ことを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記第１の絶縁材料の膜厚は、前記第６の絶縁材料のうち水平面に形成される部分の膜厚より大きい
    ことを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記下部電極を形成するステップは、
    前記第３の導電材料を形成した後、前記第５の絶縁材料の上面を上回る高さまで第４の層間絶縁層を形成するステップと、
    前記第４の層間絶縁層をパターニングし、前記第３の導電材料を露出させるステップと、
    異方性エッチングにより前記第２及び第３の導電材料をエッチングするステップとを含む
    ことを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置の製造方法。
14. 前記基板の表面のうち前記第１の被制御電極及び前記第２の被制御電極に位置する領域を覆うゲート絶縁膜を形成するステップと、
    前記ゲート絶縁膜の上面を覆うワード線を形成するステップと
    を備えることを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置の製造方法。
    

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