JPH0637272A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、接合リークやショート・チャネル効
果を防止し得る半導体記憶装置を提供すること。 【構成】Ｓｉ基板１のメモリセル領域に形成された第１
のＭＯＳトランジスタの不純物拡散層７上に設けられ、
この不純物拡散層７の不純物濃度より高い不純物濃度を
有するエピタキシャルＳｉ層９と、ビット配線層１
４₁ ，１４₂ と同一工程で形成され、配線層１４₁ ，１
４₂ と同じ材料からなる、周辺回路領域のＭＯＳトラン
ジスタの不純物拡散層７ａのコンタクトホールを充填す
る充填層１４_1a，１４_2aとを備えていることを特徴とす
る半導体記憶装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１個のＭＯＳトランジ
スタと１個のキャパシタによりメモリセルを構成するダ
イナミック型の半導体記憶装置（ＤＲＡＭ）に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭの高集積化は目覚ましい
ものがある。ＤＲＡＭの更なる高集積化のためにメモリ
セル構造としてキャパシタをトランジスタの上に積み上
げたいわゆるスタック型キャパシタセルが各種提案され
ている。この種のメモリセルは、キャパシタ面積を広く
取ることができ、トレンチ型のように基板に溝を掘るこ
となく形成できるため、製造時における工程検査が容易
であるなどの理由で注目されている。図１０に従来のス
タック構造のＤＲＡＭのメモリセルの断面図を示す。

【０００３】図中、１０４₁ ，１０４₂ はワード線（ゲ
ート電極）であり、この上にキャパシタが張り出してい
る構造になっている。上記キャパシタは、フィールド絶
縁膜１０２で区分されたＳｉ基板１０１上に形成され、
プレート電極１１０とキャパシタ絶縁膜１０９とキャパ
シタ下地電極層（蓄積電極）１０７とで構成され、層間
絶縁膜１０６に開口されたコンタクトホールを介してｎ
⁺ 型拡散層１０８に接続している。

【０００４】一方、ＭＯＳトランジスタは、ゲート絶縁
膜１０３，ゲート電極１０４₁ ，１０４₂ ，ｎ^- 型拡散
層１０５，ｎ⁺ 型拡散層１０８と構成され、ＬＤＤ構造
を採用している。そして、層間絶縁膜１０６，１１１に
開口されたコンタクトホールを介してビット線１１２が
ｎ⁺ 型拡散層１１３に接続している。しかしながら、こ
のように構成された従来のスタック型メモリセルには次
のような問題があった。

【０００５】まず第１に、高集積化が進み、例えば、２
５６Ｍビット程度の集積度になると、蓄積容量（Ｃｓ）
を増加させるために、蓄積電極の高さを高くしたり、円
筒型にしたりするなどの工夫が必要となる。このような
手法を用いると、最終的なコンタクトホールの深さが２
μｍ程度にもなり、例えば、０．３μｍ径のコンタクト
ホールではアスペクト比が６以上となる。この結果、深
さが深いものから浅いものまで各種アスペクト比のコン
タクトホールが混在することになり、製造歩留りが著し
く低下するという問題があった。

【０００６】第２に、Ｓｉ基板側にｎ⁺ 型拡散層１１
３，１０８などが存在するため、これらｎ⁺ 型拡散層１
１３，１０８とＳｉ基板１０１との間で接合リークが存
在し、ＤＲＡＭのポーズ特性を改善するのが困難になる
という問題があった。

【０００７】第３に、微細化によって各種コンタクトが
各電極に対して合わせ余裕が取れなくなってきており、
何らかの自己整合法を用いていたが、非常に複雑で製造
歩留りが低下するという問題があった。

【０００８】第４に、キャパシタ電極の面積を大きくす
るには、ビット線１１２上にキャパシタ電極を形成する
ことが望ましいが、ワード線１０４₁ ，１０４₂ とビッ
ト線１１２との両方に自己整合的に拡散層にコンタクト
を取ることが難しく、実現が困難であった。

【０００９】

【発明が解決しようとする課題】上述の如く、従来構造
のスタック型ＤＲＡＭを更に高集積化しようと、第１に
非常に深いコンタクトホールと浅いコンタクトホールと
が混在するため製造歩留りが著しく低下し、第２にＳｉ
基板に高不純物濃度の拡散層が深く入り込むため接合リ
ークが低減できず、第３にゲート電極やビット線電極へ
の自己整合技術が複雑で製造歩留が低下し、第４にワー
ド線、ビット線両電極に自己整合することが困難である
という問題があった。本発明は、上記事情を考慮してな
されたもので、その目的とするところは、高集積化が容
易な半導体記憶装置を提供することにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体記憶装置は、半導体基板のメモリ
セル領域に形成された第１のＭＯＳトランジスタと、半
導体基板の周辺回路領域に形成された第２のＭＯＳトラ
ンジスタと、前記第１のＭＯＳトランジスタの第１の不
純物拡散層及び前記第２の不純物拡散層上に設けられ、
前記第１の不純物拡散層及び第２の不純物拡散層の不純
物濃度より高い不純物濃度を有するエピタキシャル層
と、前記半導体基板上に設けられ、前記エピタキシャル
層及び前記第２のＭＯＳトランジスタの不純物拡散層上
にコンタクトホールを有する層間絶縁膜層と、前記第１
の不純物拡散層のエピタキシャル層上の前記コンタクト
ホールを充填する前記層間絶縁膜上に形成された配線層
と、この配線層と同一工程で形成され、前記第２のＭＯ
Ｓトランジスタの不純物拡散層上の前記コンタクトホー
ルを充填する前記配線層と同じ材料からなる充填層と、
前記第２の不純物拡散層と電気的に接続するキャパシタ
とを備えたことを特徴とする。

【００１１】

【作用】本発明の半導体記憶装置では、第１の不純物拡
散層及び第２の不純物拡散層の不純物濃度より高い不純
物濃度を有するエピタキシャル層が、第１の不純物拡散
層及び第２の不純物拡散層上に設けられている。これに
より、接合リークを低下させたり、トランジスタのショ
ートチャネル効果を抑制したり、信頼性を向上させたり
できる。また、エピタキシャル層の表面にシリサイド層
をはりつけることによりメタルコンタクトのショットキ
ーコンタクトを防止し、オーミックコンタクトを実現で
きる。また、エピタキシャル層がフィールド上にも延在
することにより、コンタクトマージンを広げたりするこ
とができる。

【００１２】また、本発明の半導体記憶装置では、充填
層を配線層と同一工程で形成している。即ち、配線層を
充填層として利用することにより、スタック型メモリセ
ルによってもたらされる周辺回路領域の深いコンタクト
ホールが、充填層の分だけコンタクトホールの深さが浅
くなる。このため、後のコンタクトを取る場合にコンタ
クトホールの深さが揃うと同時に下地の材質も揃う結
果、高歩留りのコンタクトを実現できる。

【００１３】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。

【００１４】図１は本発明の一実施例に係るスタック型
ＤＲＡＭのメモリセルの概略構成を示す図で、同図
（ａ）は平面図で、同図（ｂ）は同図（ａ）のメモリセ
ルののＡ−Ａ´断面図である。図２（ａ），（ｂ）はぞ
れぞれ図１（ａ）のメモリセルのＢ−Ｂ´断面図，Ｃ−
Ｃ´断面図である。また、図３は同スタック型ＤＲＡＭ
の周辺回路の概略構成を示す図で、同図（ａ）は平面図
で、同図（ｂ）は同図（ａ）の周辺回路のＡ−Ａ´断面
図である。本実施例のスタック型ＤＲＡＭでは、Ａｌ配
線層２９がワード線４のシャント層として用いられてお
り、図９の従来のそれと異なる点は次の４点である。

【００１５】まず、第１の異なる点は、ビット線層１４
に接続するＳｉ基板側には、ｎ^- 型又はｐ^- 型の低不純
物濃度の不純物拡散層７，７ａ（第１の不純物拡散層）
が形成され、これら不純物拡散層７，７ａは、ｎ⁺ 型又
はｐ⁺ 型の高不純物濃度のエピタキシャルＳｉ層９でＳ
ｉ基板１より上に持ち上げられており、そして、エピタ
キシャルＳｉ層９の表面にシリサイド層１０が形成され
ていることにある。これにより接合リークを低下させた
り、トランジスタのショートチャネル効果を抑制した
り、信頼性を向上させたりできる。シリサイド層１０に
よりメタルコンタクトのショットキーコンタクトを防止
し、高不純物濃度のｎ型及びｐ型の拡散層へのオーミッ
クコンタクトを実現している。また、シリサイド層１０
は、エピタキシャルＳｉ層９の表面に形成されているた
め、後の熱工程などでシリサイド層１０が不均一にＳｉ
基板１に入り込んで接合が破壊することを防止しでき、
製品の歩留りが向上できる。

【００１６】第２の異なる点は、周辺回路のＡｌ配線層
２９が低濃度の拡散層７ａに直接にはコンタクトせず
に、メモリセル領域の下部ビット線１４₁ ，上部ビット
線層１４₂ と同じ工程で形成され、これら下部ビット線
１４₁ ，上部ビット線層１４₂と同じ材料からなる充填
層１４_1a，１４_2aを介してコンタクトしていることにあ
る。このため、スタック型メモリセルによってもたらさ
れる周辺回路領域の深いコンタクトホールが、充填層１
４_1a，１４_2aの分だけコンタクトホールの深さが浅くな
る。このため、後のコンタクトを取る場合にコンタクト
ホールの深さがそろうと同時に下地の材質も揃う結果、
高歩留りのコンタクトを実現できる。

【００１７】第３の異なる点は、ゲート電極４又はビッ
ト線１４への自己整合コンタクトは、各電極の表面又は
側面に設けられたＳｉ₃ Ｎ₄ 膜かなるゲートキャップ層
５又はビット線キャップ層１５，スペーサ層８だけをス
トッパー層として使用することにより行なわれているこ
とにある。

【００１８】第４の異なる点は、キャパシタ電極部（多
結晶Ｓｉ膜２０，２２，プレート電極２４）は、エピタ
キシャルＳｉ層９，シリサイド層１０上に形成されたプ
ラグ層１２（導電層）を介して低濃度の不純物拡散層７
´（第２の不純物拡散層）とコンタクトすることにあ
る。

【００１９】即ち、実効的に低濃度の不純物拡散層７´
がゲート電極４より上の位置にまで持ち上げられたこと
になる。このため、ビット線を蓄積電極より先に形成す
るプラグ層１２によるスタック型メモリセルにおいて
は、後工程でのキャパシタ電極コンタクトの形成の際
に、ビット線だけへの自己整合を行なえば良く、工程を
大幅に簡略化できると共に、製造歩留りを著しく向上で
きる。次にこのような特徴を有するＤＲＡＭの製造方法
を図４〜図９を用いて説明する。

【００２０】まず、図４（ａ），（ｂ）（それぞれ図１
（ａ）の平面図，図１（ｂ）の断面図に対応、図４以降
の図も同様）に示すように、不純物濃度５×１０¹⁵ｃｍ
^-3程度のｐ型又はｎ型Ｓｉ基板１の（１００）面にｎチ
ャネルトランジスタ領域にはＰウェル、また、Ｐチャネ
ルトランジスタ領域にはｎウェルを形成する。次いで例
えば、反応性イオンエッチング（ＲＩＥ）を用いてＳｉ
基板１に溝を堀り、絶縁膜２を埋込むいわゆるトレンチ
分離又はＳｉ₃ Ｎ₄ 膜を用いたいわゆるＬＯＣＯＳ法に
よりフィールド絶縁膜２を形成する。ここでは、チャネ
ルストッパー層の図示は省略してあるが必要であれば形
成する。

【００２１】次いで素子形成領域のＳｉ基板１の表面を
露出させた後、厚さ１０ｎｍ程度のゲート酸化膜３を形
成し、このゲート酸化膜３上にゲート電極４を形成す
る。このゲート電極４は、抵抗を小さくするためにいわ
ゆるポリサイド構造を採用しているが、単純な多結晶Ｓ
ｉ層のみでも良い。このゲート電極４の下層は、厚さ１
００ｎｍ程度のリン等の不純物がドープされた多結晶Ｓ
ｉ層４₁ であり、上層は、厚さ１５０ｎｍ程度のタング
ステンシリサイド（ＷＳｉ₂ ）層４₂ である。

【００２２】次いでこのＷＳｉ₂ 層４₂ 上に後工程の自
己整合工程時によるゲート電極４へのエッチングストッ
パー層となるＳｉ窒化膜（Ｓｉ₃ Ｎ₄ ）からなるゲート
ギャップ層５を形成した後、このゲートギャップ層５上
にレジストパターン（図示せず）を形成し、続いて、こ
のレジストパターンをマスクに用いて、ゲートギャップ
層５，シリサイド層４₂ 、多結晶Ｓｉ層４₁ を連続加工
する。次いでゲート電極４と低濃度の不純物拡散層７と
の耐圧を向上させるために、例えば、８００℃、Ｏ₂ 雰
囲気、３０分程度の熱酸化を行ない、いわゆる後酸化膜
６を形成する。

【００２３】この後、ＬＤＤ構造を形成するために、レ
ジストパターン（不図示）を形成し、後酸化膜６を通し
てｎ型の不純物イオンをＳｉ基板１の所望の表面に注入
し、選択的に低濃度のｎ型不純物拡散層７を形成する。
ｐチャネルトランジスタ領域へも同様に、低濃度のｐ型
不純物拡散層をイオン注入によって形成する。なお、イ
オン注入の濃度はｎチャネル，ｐチャネルともに５×１
０¹³ｃｍ^-2程度とする。次に図５（ａ），（ｂ）に示す
ように、本発明の特徴の１つである高不純物濃度の不純
物拡散層を形成する。

【００２４】即ち、まず、全面に厚さ５０ｎｍ程度のＳ
ｉ₃ Ｎ₄ 膜をＣＶＤ法により堆積した後、ＲＩＥ法によ
り全面エッチングを行ないゲート電極４の側壁に幅５０
ｎｍ程度の上記Ｓｉ₃ Ｎ₄ 膜からなるスペーサー層８を
形成する。このとき、低濃度の不純物拡散層７の領域の
Ｓｉ基板１の表面を露出させる。次いでこの露出したＳ
ｉ基板１の表面に選択的に厚さ２００ｎｍ程度のエピタ
キシャルＳｉ層９を成長させる。

【００２５】この後、ｎチャネル領域のエピタキシャル
Ｓｉ層９に、例えば、ドーズ量５×１０¹⁵ｃｍ^-2程度の
ひ素イオンを注入し、ｎチャネル領域のエピタキシャル
Ｓｉ層９が高濃度のｎ型不純物拡散層として機能するよ
うにする。同様に、ｐチャネル領域の不純物拡散層７の
エピタキシャルＳｉ層９に、例えば、ドーズ量５×１０
¹⁵ｃｍ^-2程度のＢＦ₂ ⁺ を注入し、ｐチャネル領域のエ
ピタキシャルＳｉ層９が高濃度のｐ型不純物拡散層とし
て機能するようにする。

【００２６】次いでエピタキシャルＳｉ層９の表面のみ
にシリサイド層１０を形成する。このシリサイド層１０
の形成は、例えば、全面にＴｉをスパッタ法により、５
０ｎｍ程度形成し、引き続き、シリサイド化のための熱
処理（例えば６００℃、Ｎ₂、３０分の熱処理）を行な
い、最後に、ゲートギャップ層５上やスペーサー層８上
の未反応のＴｉ層を除去する。これにより、露出してい
たエピタキシャルＳｉ層９の表面にのみシリサイド層
（ＴｉＳｉ₂ ）１０を選択的に形成できる。他のシリサ
イド材料として、例えば、ニッケルシリサイドやコバル
ドシリサイド等を用いても良い。次に図６（ａ），
（ｂ）に示すように、本発明の特徴の１つであるキャパ
シタ電極部の自己整合エッチング技術を用いたプラグ層
の形成を行なう。

【００２７】即ち、まず、全面に層間絶縁膜１１とし
て、例えば、ＢＰＳＧ膜をＣＶＤ法で約６００ｎｍ堆積
した後、化学的・機械的に基板全面を研磨するいわゆる
ケミカルメカニカルポリッシング法を用いてゲート電極
４上の層間絶縁膜１１の膜厚が約２００ｎｍ程度になる
ように平坦化エッチングする。ここで、他の平坦化法、
例えば、レジストを塗布して下地を平坦化した後、レジ
ストと絶縁膜とのエッチング速度がほぼ等しくなるよう
な条件でエッチングするいわゆるレジストエッチバック
法を用いても良い。

【００２８】次いで層間絶縁膜１１上にキャパシタ電極
部と低濃度の不純物拡散層７´とのコンタクトを取るた
めのコンタクトホール用のレジストパターン（不図示）
を形成し、これをマスクとして用い、層間絶縁膜１１を
選択的にエッチングしてシリサイド層１０を露出してせ
コンタクトホールを開口する。この層間絶縁膜１１の選
択エッチングは、例えば、ＲＩＥを用いて行ない、その
エッチング条件は、スペーサ層８（Ｓｉ₃ Ｎ₄ 膜）に対
してＢＰＳＧ膜のエッチング速度が遅い条件にする。例
えば、エッチングガスとしてＣＨＦ₃ とＣＯとの混合ガ
スを用い、６ｍＴｏｒｒ程度の真空度などで実現するこ
とができる。これ以外の設定条件でも上記エッチング条
件を実現できる。

【００２９】このようにすると、層間絶縁膜１１（ＢＰ
ＳＧ膜）はエッチングされるが、ゲート電極４上のゲー
トギャップ層（Ｓｉ₃ Ｎ₄ ）５や、ゲート電極４の側壁
のスペーサ層（Ｓｉ₃ Ｎ₄ ）８はエッチングされず、後
工程で形成するキャパシタ電極部とゲート電極４とのシ
ョートを防ぐことができる。即ち、新らたなエッチング
ストッパー層が不要になり、複雑な工程を用いなくて
も、自己整合的にコンタクトホールを開孔できる。

【００３０】次いで全面にプラグ層１２となる例えば砒
素をドープした多結晶Ｓｉ層をコンタクトホールが完全
に埋まるまで堆積する。例えば、０．４μｍ径のコンタ
クトホールならば、４００ｎｍ程度の膜厚だけ堆積し、
ケミカルドライエッチング（ＣＤＥ）法を用いてエッチ
バックを行ない、コンタクトホールを多結晶Ｓｉ層で充
填する。これにはケミカルメカニカルポリッシング法を
用いても良い。このような工程により低濃度の不純物拡
散層７´と電気的に接続された多結晶Ｓｉ層からなるプ
ラグ層１２をゲート電極４より上の位置に形成できる。
これは後の工程でキャパシタ電極部を形成するときに非
常に有効に働く構造である。

【００３１】なお、ここでは、層間絶縁膜１１にＢＰＳ
Ｇ膜を用いる例を示したが、他の膜、例えば、プラズマ
酸化膜や、オゾン（Ｏ₃ ）−ＴＥＯＳ膜やその他のなる
べく低温で形成できる絶縁膜であって、ＲＩＥ時におい
てＳｉ₃ Ｎ₄ 膜よりエッチングが速い膜であればどの様
な絶縁膜でも良い。次に図７（ａ），（ｂ）に示すよう
に、本発明の特徴の１つである周辺回路部のコンタクト
ホールの深さを浅くする工程に進む。

【００３２】即ち、プラグ層１２の絶縁のために全面に
層間絶縁膜１３として、例えば、ＣＶＤ法により膜厚１
００ｎｍ程度のＳｉＯ₂ 膜を堆積する。次いで低濃度の
不純物拡散層７とビット線層１４とのコンタクトを取る
ためのコンタクトホールを通常のリソグラフィー工程を
用いて形成する。

【００３３】このコンタクトホールの開孔も、図６の工
程と同様にＳｉＯ₂ 膜とＳｉ₃ Ｎ₄膜とのエッチングレ
ートの差を用いて自己整合的に行なう。即ち、層間絶縁
膜１１，１３（ＳｉＯ₂ 膜）はエッチングされるが、Ｓ
ｉ₃ Ｎ₄ からなるゲートキャップ層５，スペーサ層８は
ほとんどエッチングされないようなエッチング条件でＲ
ＩＥを行なう。なお、ＳｉＯ₂ とＳｉ₃ Ｎ₄ のエッチン
グ選択比が１０以上になるような条件が望ましい。この
とき、周辺回路の低濃度の不純物拡散層７ａへのコンタ
クトホールも同時に開孔する。

【００３４】即ち、図５の工程の際に形成した低濃度の
不純物拡散層７，７´と、この上に形成したエピタキシ
ャルＳｉ層９と、この上に形成したシリサイド層１０が
積層形成された領域にもコンタクトホールを同時に形成
する。換言すれば、メモリセルの低濃度の不純物拡散層
７，７´のコンタクトホールと、周辺回路の低濃度の不
純物拡散層７ａのコンタクトホールを同時に形成する。

【００３５】このとき、図８（図２も参照）からわかる
ように、エピタキシャルＳｉ層９はフィールド絶縁膜２
の上にも伸びて広がり、フィールドエッヂとのコンタク
トマージンを広げることに役立っている。つまり、フィ
ールド絶縁膜２上でもコンタクトを取ることを可能にし
ている。

【００３６】この後、ビット線層１４を形成する。この
ビット線層１４の材料としては、配線抵抗を下げるた
め、並びに持ち上げコンタクトの抵抗を減らすために、
メタル材を用いるほうが望ましい。例えば、ＣＶＤ法で
形成するタングステン（Ｗ）膜を用いる。

【００３７】この場合、下地の層間絶縁膜１３（ＳｉＯ
₂ ）とＷ膜との剥がれを防止するために、ＴｉＮ膜又は
スパッタ法で形成したＷ膜を下部ビット線層１４₁ とし
て用いる。

【００３８】即ち、まず、コンタクトホールを開けた
後、ＣＶＤ法を用いてＴｉＮからなる厚さ５０ｎｍの下
部ビット線層１４₁ を形成し、引き続き、ＣＶＤ法を用
いて厚さ１００ｎｍのＷからなる上部ビット線層１４₂
を形成する。次いでゲートキャップ層１５として、例え
ば、厚さ１５０ｎｍのプラズマ窒化膜（Ｓｉ₃ Ｎ₄ ）を
形成した後、この上に順次通常のリソグラフィー技術を
用いてレジストパターンを形成する。そして、このレジ
ストパターンをマスクに用いて、ゲートキャップ層１
５，上部ビット線層１４₂ ，下部ビット線層１４₁ を順
次ＲＩＥにより加工する。

【００３９】なお、メモリセル部の構造はスタック型メ
モリセルにおけるビット線先作り型であるが、周辺回路
部では、不純物拡散層７ａのコンタクトホールがゲート
電極４に自己整合的に形成され、一度、メモリセル領域
のビット線層１４₁ ，１４₂と同一の充填層１４_1a，１
４_2aによって持ち上げられる構造になる。

【００４０】また、図８には示されていないが、ゲート
電極４へのコンタクトも同時にビット線層１４₁ ，１４
₂ と同じ充填層１４_1a，１４_2aにより持ち上げられ、周
辺回路部の不純物拡散層７ａ及びゲート電極４は全てビ
ット線層１４₁ ，１４₂ と同じ充填層１４_1a，１４_2a層
によって一度上の位置へ持ち上げられることになる。こ
れによりメモリセル部と周辺回路部との後のメタル配線
形成時のコンタクトホールの深さが揃い、スタック型メ
モリセルのような深いコンタクトホールを有するメモリ
セルの欠点を回避できる。

【００４１】なお、図８に示すように、Ｗ膜やＴｉＮ膜
などのビット線１４₁ ，１４₂ のメタル材の表面を耐酸
化性／耐熱性を向上させるために、例えば、プラズマ窒
化処理などを行ない表面保護膜１６を形成しておくこと
は非常に有効である。次に図９（ａ），（ｂ）に示すよ
うに、本発明の特徴の１つであるプラグ層１２を用いた
キャパシタ電極の形成工程について説明する。

【００４２】即ち、ビット線層１４の層間絶縁膜１７と
して、全面にＣＶＤ法により３５０℃程度の低温で形成
できる、例えば、オゾン−ＴＥＯＳ酸化膜を約５００ｎ
ｍ程度堆積する。

【００４３】次いでケミカルメカニカルポリッシング法
等により全面を平坦化し、ビット線層１４上に層間絶縁
膜１７を約１００ｎｍ程度残置させた後、全面に厚さ５
０ｎｍ程度のＳｉ₃ Ｎ₄ 膜１８をＣＶＤ法で堆積する。

【００４４】次いでＳｉ₃ Ｎ₄ 膜１８上に通常のリソグ
ラフィー法によりプラグ層１２との接続のためのコンタ
クトホール用のレジストパターン（不図示）を形成した
後、これをマスクとしてＲＩＥにより、Ｓｉ₃ Ｎ₄ 膜１
８，層間絶縁膜１７，１３を順次エッチングし、コンタ
クトホールを形成する。

【００４５】このときも、図６，図７の工程のときと同
じように、ＳｉＯ₂ 膜の方がＳｉ₃Ｎ₄ 膜よりもエッチ
ング速度が約１０倍以上速いようなエッチング条件でエ
ッチングすることにより、例えば、リソグラフィー時の
合わせずれにより、ビット線１４にコンタクトホールが
かかっても、ビット線１４の上のゲートキャップ層（Ｓ
ｉ₃ Ｎ₄ ）１５でエッチングはストップする。しかも、
プラグ層１２までエッチングが達しても、プラグ層１２
がゲート電極４より例えば４００ｎｍ程度上の位置にあ
るのでゲート電極４とショートすることを防止できる。

【００４６】次いで全面にＳｉ₃ Ｎ₄ 膜１９を、例え
ば、５０ｎｍ程度堆積した後、全面をＲＩＥによりエッ
チングすることによりコンタクトホールの側壁にのみに
Ｓｉ₃Ｎ₄ 膜１９を残置し、プラグ材１２の表面を露出
させると共に、露出したビット線１４の側面を後工程で
形成するキャパシタ電極と絶縁分離されるようにする。
次いで全面にキャパシタ下地電極（蓄積電極）としての
砒素をドープした多結晶Ｓｉ膜２０を、例えば、膜厚７
０ｎｍ程度堆積した後、全面にＣＶＤ法によるＳｉＯ₂
膜２１を、例えば、膜厚５００ｎｍ程度堆積し、キャパ
シタ電極状にＳｉＯ₂ 膜２１をＲＩＥ法によりエッチン
グ加工する。このとき、エッチングは多結晶Ｓｉ膜２０
で止める。

【００４７】次いでエッチングガス条件を変えて、下地
の多結晶Ｓｉ膜２０をＳｉＯ₂ 膜２１と同じ形状にエッ
チング加工する。このとき、エッチングは下地のＳｉ₃
Ｎ₄膜１８で止める。そして、全面に、再度、キャパシ
タ下地電極層としての多結晶Ｓｉ膜２２を膜厚５００ｎ
ｍ程度堆積する。このとき、多結晶Ｓｉ膜２２とキャパ
シタ下地電極層としての多結晶Ｓｉ膜２０との電気的な
接続を確実に低抵抗にするために、ひ素を４方向から角
度をつけて（例えば３０度程度のイオン注入角度で）イ
オン注入を行なう。または、リンドープド多結晶Ｓｉに
して確実に電気的接続を保っても良い。

【００４８】次いで全面を多結晶Ｓｉのエッチング条件
でＲＩＥを行ないＳｉＯ₂ 膜２１及び多結晶Ｓｉ膜２０
の側面に多結晶Ｓｉ膜２２を残置させる。このようにす
るとキャパシタ電極の大きさをリソグラフィーで決まる
大きさよりも大きくできる。即ち、キャパシタ電極の面
積を大きくでき、蓄積容量（Ｃｓ）を大きくすることが
できる。同じ容量（Ｃｓ）であればこの多結晶Ｓｉ膜２
２の高さを低くできることになる。これは全体の段差を
減らすのに非常に有効である。

【００４９】次いでＳｉＯ₂ 膜２１を、例えば、ＮＨ₄
Ｆ液等のエッチング溶液を用いて除去する。このとき、
下地のＳｉ₃ Ｎ₄ 膜１８によって、ＮＨ₄ Ｆ液による下
地の層間絶縁膜１７のエッチングを防止できる。次にキ
ャパシタの形成工程に入るが、２通りのキャパシタ絶縁
膜の形成法がある。第１の方法は、通常のいわゆるＮＯ
膜を用いるやりかたである。

【００５０】即ち、まず、キャパシタ下地電極としての
多結晶Ｓｉ層２０，２２の表面の自然酸化膜をシランガ
ス（ＳｉＨ₄ ）により除去した後、同じ真空中で多結晶
層２０，２２の表面にＳｉ₃ Ｎ₄ 膜を高温（例えば８０
０℃）でアンモニアガス（ＮＨ₃ ）を流すことにより例
えば１ｎｍ程度形成する。

【００５１】この後、全面にキャパシタ絶縁膜２３とし
てＳｉ₃ Ｎ₄ 膜を膜厚６０ｎｍ程度堆積し、その表面を
例えば８００℃，ＨＣｌ、１０％の雰囲気で６０分程度
酸化することにより、いわゆるトップ酸化膜を約２ｎｍ
程度形成する。次いで全面にプレート電極２４となる多
結晶膜を堆積し、これをパターニングしてプレート電極
２４を形成する。

【００５２】次いでその上に層間絶縁膜２５として、例
えば、プラズマ−ＴＥＯＳ膜（ＳｉＯ₂ 膜）を全面に約
１００ｎｍ程度堆積した後、全面にオゾン−ＴＥＯＳ膜
２６を、例えば、１０００ｎｍ程度堆積する。そして、
ケミカルメカニカルポリッシング技術などを用いて表面
を平坦化し、その上の全面に再度、Ａｌ配線２９の下地
となる層間絶縁膜２７としてプラズマ−ＴＥＯＳ膜を約
１００ｎｍ程度堆積する。

【００５３】第２の方法は、キャパシタ絶縁膜として高
誘電体膜、例えば、タンタルオキサイド膜（Ｔａ₂ Ｏ₅
膜）を用いるやりかたである。他の高誘電体膜、例え
ば、チタン酸ストロンチウム（ＳｒＴｉＯ₃ ）膜等でも
同様であるが、それぞれの膜のキャパシタ電極との反応
を考えて、電極材料や表面処理を工夫して使用、選択す
る必要がある。

【００５４】一例として、Ｔａ₂ Ｏ₅ 膜の場合について
説明する。まず、ＮＯ膜の場合と同じように、キャパシ
タ下地電極としての多結晶Ｓｉ膜２０，２２の表面の自
然酸化膜を例えばシラン還元法などにより除去した後、
表面にＳｉ₃ Ｎ₄ 膜を１ｎｍ程度形成する。

【００５５】次いで全面にキャパシタ絶縁膜２３として
Ｔａ₂ Ｏ₅ 膜をＣＶＤ法により形成した後、Ｔａ₂ Ｏ₅
膜の誘電率を向上させるために、７５０℃程度のＮ₂ ア
ニールを行なう。

【００５６】次いでプレート電極２４としてチタンナイ
ドライド膜（ＴｉＮ）膜，カーボン膜（Ｃ）又はニッケ
ル（Ｎｉ）膜を形成する。若しくはプレート電極２４の
抵抗を下げたり、剥がれを防止するために、表面にＷ膜
又はＡｌ膜を同時に形成しても良い。

【００５７】次いで前のＮＯ膜の場合と同様に層間絶縁
膜２５，２６としてそれぞれ低温で形成できるプラズマ
−ＴＥＯＳ膜（ＳｉＯ₂ 膜），オゾン（Ｏ₃ ）−ＴＥＯ
Ｓ膜をそれぞれ１００ｎｍ、１０００ｎｍ程度全面に堆
積した後、ケミカルメカニカルポリッシング法などによ
り基板全面にわたり均一に平坦化する。

【００５８】以上がＮＯ膜，高誘電体膜を用いた場合の
キャパシタ形成法の一例であるが、Ｓｒ（ＴｉＯ₃ ）の
場合には、電極との反応を防止するために、電極として
Ｔａ／Ｐｔ積層系のものを用いて良い。

【００５９】以降の工程は、先に示した図１，図２，図
３のように、ビット線１４又はプレート電極２４などに
対するコンタクトホールを開口し、このコンタクトホー
ル内に、例えば、Ｗ膜２８の選択成長を行なうか若しく
は全面にＷ膜を堆積した後、エッチバック法によってコ
ンタクトホールにＷ膜２８を埋込み、コンタクトホール
に低抵抗のメタル材を埋め込む。これによりコンタクト
部プラグの低抵抗化が図れる。

【００６０】最後に、バリアメタル材としてのＴｉＮ膜
２９₁ と、主配線としてのＡｌ膜２９₂ とからなるＡｌ
配線２９を形成してメモリセル及び周辺回路部が完成す
る。このとき、配線２９をメモリセル部のワード線層４
のシャント材として用いても良い。また、必要とあれば
さらにもう１層Ａｌ配線を形成しても良い。

【００６１】なお、本実施例では、ワード線４方向に隣
接する複数のメモリセルの相互関係は示していないが、
メモリセルの配置をフォールデッドビット線方式とする
場合のワード線の通過だけはフィールド上に示してあ
る。勿論、本発明はオープンビット線構成のＤＲＡＭに
適用することできる。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施できる。

【００６２】

【発明の効果】以上述べたように、本発明によれば、第
１の不純物拡散層及び第２の不純物拡散層の不純物濃度
より高い不純物濃度を有するエピタキシャル層が、第１
の不純物拡散層及び第２の不純物拡散層上に設けられて
いるため、接合リークを低下させたり、トランジスタの
ショートチャネル効果を抑制できる。

【００６３】また、配線層を充填層として利用すること
により、スタック型メモリセルによってもたらされる周
辺回路領域の深いコンタクトホールが、充填層の分だけ
コンタクトホールの深さが浅くなり、コンタクト不良に
よる歩留りの低下を防止できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るスタック型ＤＲＡＭの
メモリセルの概略構成を示す図。

【図２】図１のスタック型ＤＲＡＭのメモリセルのＢ−
Ｂ´断面図。

【図３】図１のスタック型ＤＲＡＭの周辺回路の概略構
成を示す図。

【図４】本発明の一実施例に係るスタック型ＤＲＡＭの
メモリセルの製造工程断面図。

【図５】本発明の一実施例に係るスタック型ＤＲＡＭの
メモリセルの製造工程断面図。

【図６】本発明の一実施例に係るスタック型ＤＲＡＭの
メモリセルの製造工程断面図。

【図７】本発明の一実施例に係るスタック型ＤＲＡＭの
周辺回路部の製造工程断面図。

【図８】本発明の一実施例に係るスタック型ＤＲＡＭの
メモリセルの製造工程断面図。

【図９】本発明の一実施例に係るスタック型ＤＲＡＭの
メモリセルの製造工程断面図。

【図１０】従来のスタック型ＤＲＡＭのメモリセルの素
子断面図。

【符号の説明】

１，１０１…Ｓｉ基板、２，１０２…フィールド絶縁
膜、３，１０３…ゲート絶縁膜、４，１０４…ゲート電
極、５…ゲートキャンプ層、８…スペーサー層、７，１
０５…不純物拡散層、９…エピタキシャルＳｉ層、１０
…シリサイド層、１２…プラグ層、１４，１１２…ビッ
ト線層、１４₁ ，１４₂ …充填層、１１，１３，１７，
２５，２６，２７，１０６，１１１，１１４…層間絶縁
膜、２０，２２，１０７…多結晶Ｓｉ膜、２３，１０９
…キャパシタ絶縁膜、２４，１１０…プレート電極、Ａ
ｌ配線…２９。

フロントページの続き (72)発明者 尾崎 徹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 山田 敬 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体基板のメモリセル領域に形成された
   第１のＭＯＳトランジスタと、 半導体基板の周辺回路領域に形成された第２のＭＯＳト
   ランジスタと、 前記第１のＭＯＳトランジスタの第１の不純物拡散層及
   び第２の不純物拡散層上に設けられ、前記第１の不純物
   拡散層及び前記第２の不純物拡散層の不純物濃度より高
   い不純物濃度を有するエピタキシャル層と、 前記半導体基板上に設けられ、前記エピタキシャル層及
   び前記第２のＭＯＳトランジスタの不純物拡散層上にコ
   ンタクトホールを有する層間絶縁膜層と、 前記第１の不純物拡散層のエピタキシャル層上の前記コ
   ンタクトホールを充填する前記層間絶縁膜上に形成され
   た配線層と、 この配線層と同一工程で形成され、前記第２のＭＯＳト
   ランジスタの不純物拡散層上の前記コンタクトホールを
   充填する前記配線層と同じ材料からなる充填層と、 前記第２の不純物拡散層と電気的に接続するキャパシタ
   とを具備してなることを特徴とする半導体記憶装置。
2. 【請求項２】前記第１のＭＯＳトランジスタのゲート電
   極の側部及び上部に絶縁膜が設けられていることを特徴
   とする請求項１に記載の半導体記憶装置。