JP2012204811A

JP2012204811A - 半導体装置

Info

Publication number: JP2012204811A
Application number: JP2011071044A
Authority: JP
Inventors: Hideki Mori; 日出樹森; Chihiro Arai; 千広荒井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2011-03-28
Filing date: 2011-03-28
Publication date: 2012-10-22
Also published as: US8716811B2; US20120248541A1

Abstract

【課題】耐圧性及び電気的特性に優れる半導体装置を提供する。
【解決手段】半導体基体５１上に形成された第１導電型の第１半導体領域と、第１半導体領域の表面に形成されている第２導電型の第２半導体領域、第３半導体領域及び第４半導体領域を備える半導体装置を構成する。この半導体装置では、第２半導体領域、第３半導体領域及び第４半導体領域がそれぞれ離間され、第２半導体領域及び第３半導体領域に第１電極が接続されている。
【選択図】図８

Description

本技術は、主に電力用半導体装置、特に高耐圧パワーデバイスとして用いられる半導体装置に係わる。

高耐圧パワーエレクトロニクスアプリケーション用途に用いられる高耐圧パワーデバイスとして、縦型ＰＮ接合ダイオードが一般的に知られている（例えば、特許文献１参照）。また、同様に縦型ＤＭＯＳＦＥＴ（Double-Diffusion Metal-Oxide-Semiconductor Field Effect Transistor）及びＩＧＢＴ（Insulated Gate Bipolar Transistor）が一般的に知られている。

特開２０００−３２３４８８号公報

高耐圧パワーデバイスでは、省電力化（低損失）及び動作性の観点から逆回復特性、特にリバースリカバリタイム（ｔｒｒ）特性の向上が求められている。

本技術においては、耐圧性及び電気的特性に優れる半導体装置を提供するものである。

本技術の半導体装置は、第１導電型の半導体基体と、半導体基体上に形成された第１導電型の第１半導体領域と、第１半導体領域の表面に形成されている第２導電型の第２半導体領域とを備える。また、第１半導体領域の表面において、第２半導体領域と離間されて形成されている第２導電型の第３半導体領域と、第１半導体領域の表面において、第２半導体領域及び第３半導体領域と離間されて形成されている第２導電型の第４半導体領域とを備える。また、第２半導体領域及び第３半導体領域に接続する第１電極を備える。

上記半導体装置によれば、第１半導体領域の表面に、第３半導体領域と第４半導体領域とが離間されて形成されている。また、第２半導体領域及び第３半導体領域に第１電極が接続され、第４半導体領域には電極が接続されていない。このため、第２半導体領域及び第３半導体領域に電圧が印加されて第１半導体領域へのキャリアの流入が起きる際に、第４半導体領域には電圧が印加されず、第４半導体領域から第１半導体領域へのキャリアの流入が起こらない。従って、第１半導体領域内のキャリア量が減少し、リバースリカバリタイム（Ｔｒｒ）特性が向上する。
また、第３半導体領域と第４半導体領域とにより半導体装置の耐圧を確保することができる。

本技術によれば、耐圧性及び電気的特性に優れる半導体装置を提供することができる。

Ａは、縦型ＤＭＯＳＦＥＴの構成を示す断面図である。Ｂは、スーパージャンクション構造を有する縦型ＤＭＯＳＦＥＴの構成を示す断面図である。縦型ＰＮダイオードの構成を示す断面図である。Ａ〜Ｃは、昇圧コンバータの出力段回路図である。昇圧コンバータの出力段回路における縦型ＰＮダイオードの電流波形を示す図である。Ａ，Ｂは、昇圧コンバータの出力段回路における縦型ＰＮダイオードの電子及びホールの移動の様子を示す図である。昇圧コンバータの出力段回路図である。Ａ，Ｂは、昇圧コンバータの出力段回路における縦型ＤＭＯＳＦＥＴの電子及びホールの移動の様子を示す図である。第１実施形態の半導体装置の構成を示す断面図である。第１実施形態の変形例の半導体装置の構成を示す断面図である。第２実施形態の半導体装置の構成を示す断面図である。第２実施形態の変形例１の半導体装置の構成を示す断面図である。第２実施形態の変形例２の半導体装置の構成を示す断面図である。第２実施形態の変形例３の半導体装置の構成を示す断面図である。Ａ，Ｂは、第２実施形態の半導体装置の電子及びホールの移動の様子を示す図である。Ａ，Ｂは、第２実施形態の変形例１の半導体装置の電子及びホールの移動の様子を示す図である。

以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の説明
２．半導体装置の第１実施の形態
３．半導体装置の第１実施の形態の変形例
４．半導体装置の第２実施形態
５．半導体装置の第２実施形態の変形例１〜３
６．半導体装置の動作

〈１．半導体装置の説明〉
［縦型ＤＭＯＳＦＥＴの基本構成］
高耐圧パワーデバイスに適用される半導体装置について説明する。
図１に、高耐圧パワーデバイスの一例として縦型ＤＭＯＳＦＥＴ（Double-diffused Metal Oxide Semiconductor Field Effect Transistor）の断面図を示す。図１Ａに、縦型ＤＭＯＳＦＥＴの断面図を示す。また、図１Ｂにスーパージャンクション構造を有する縦型ＤＭＯＳＦＥＴの断面図を示す。

図１Ａに示す縦型ＤＭＯＳＦＥＴは、アクティブ領域１０と終端領域２０とを備える。アクティブ領域１０は、縦型ＤＭＯＳＦＥＴにおいてトランジスタ等の能動素子や配線が形成される領域である。また、終端領域２０はアクティブ領域の外周部に設けられ、素子等が形成されない領域である。

また、縦型ＤＭＯＳＦＥＴ等に代表される縦型高耐圧パワーデバイスは、縦方向の第１導電型のドリフト領域１２の厚さ（深さ）と、不純物濃度で高耐圧を確保する。さらに、アクティブ領域１０の外側に形成された終端領域２０は、横方向電界をコントロールすることで、耐圧がドリフト領域１２の厚さ（深さ）に依存して決定されるための重要な役割を果たす。

図１Ａに示す縦型ＤＭＯＳＦＥＴは、不純物濃度の高い第１導電型（ｎ^＋型）の半導体基体からなるドレイン領域１１の主面上に、第１導電型（ｎ型）の半導体領域からなるドリフト領域１２が形成されている。
ドリフト領域１２の表面には、アクティブ領域１０内に形成される第２導電型（ｐ型）の半導体領域からなるボディ領域１３と、終端領域２０に形成される第２導電型（ｐ型）の半導体領域からなるボディ領域１４とが設けられている。

アクティブ領域１０のドリフト領域１２及びボディ領域１３上には、ゲート絶縁膜２１及びゲート電極２２が設けられている。また、終端領域２０のドリフト領域１２及びボディ領域１４上には、フィールド絶縁層２３が設けられている。
アクティブ領域１０では、ボディ領域１３の一部に跨るように、ドリフト領域１２上にゲート電極２２が形成されている。また、アクティブ領域１０において、最も終端領域２０側に形成されているゲート電極２４は、ボディ領域１３及びボディ領域１４の一部に跨るようにドリフト領域１２上に形成されている。

アクティブ領域１０のボディ領域１３の表面には、ゲート絶縁膜２１の端部が重なる位置に第１導電型（ｎ型）の半導体領域からなるソース領域１７が選択的に形成されている。また、ボディ領域１３の表面には、ソース領域１７に隣接して、ボディ領域１３の電位を取りだすための不純物濃度の高い第２導電型（ｐ^＋型）の半導体領域からなる電位取り出し領域（バックゲート）１５が形成されている。

終端領域２０のボディ領域１４の表面には、最も終端領域２０側に形成されているゲート電極２４の端部が重なる位置に、ボディ領域１４の電位を取りだすための不純物濃度の高い第２導電型（ｐ^＋型）の半導体領域からなる電位取り出し領域（バックゲート）１６が形成されている。電位取り出し領域１６は、ボディ領域１４内のアクティブ領域１０に近い位置において、フィールド絶縁層２３が形成されていない部分に選択的に形成されている。

アクティブ領域１０及び終端領域２０上には、電位取り出し領域１５と電位取り出し領域１６とに接続する、ソース電極１８が形成されている。このため、電位取り出し領域１５と電位取り出し領域１６とが同電位になる。
また、ボディ領域１３，１４とドリフト領域１２とは、互いに接触することでｐｎ接合が形成される。

また、素子耐圧とオン抵抗（Ｒｏｎ）の低減とを両立する半導体装置として、ドリフト領域とピラー領域とが交互に繰返し形成された、いわゆるスーパージャンクション構造と呼ばれる構造が知られている。
図１Ｂに、スーパージャンクション構造を有する縦型ＤＭＯＳＦＥＴの断面構成図を示す。

図１Ｂに示すスーパージャンクション構造では、図１Ａに示す縦型ＤＭＯＳＦＥＴ構造に加えて、ドレイン領域１１の主面に対して略平行な方向に周期的に配列された第２導電型（ｐ型）のピラー領域２５が形成されている。ピラー領域２５は、アクティブ領域１０においては、ボディ領域１３と接続する。また、終端領域２０では、ボディ領域１４が形成されている範囲では、ボディ領域１４と接続してピラー領域２５が形成されている。また、終端領域２０においてボディ領域１４が形成されていない範囲では、ドリフト領域１２の表面からピラー領域２５が形成されている。

ドリフト領域１２とピラー領域２５とは、互いに隣接してｐｎ接合部を形成し、いわゆるスーパージャンクション構造を構成している。スーパージャンクション構造においても、終端領域２０は耐圧確保のための重要な役割を果たす。

上述のスーパージャンクション構造では、ピラー領域２５とドリフト領域１２に含まれる不純物量が同じに設計されている。このため、ドレイン、ソース間に逆バイアスが印加されたとき、ピラー領域２５とドリフト領域１２が完全空乏化され、電界分布が均一になる。
従って、スーパージャンクション構造を用いない場合に比べて、ドリフト領域１２の不純物濃度を高くしても高い素子耐圧を確保できる。また、ドリフト領域１２の不純物濃度を高くできるため、トランジスタがＯＮ状態でのオン抵抗（Ｒｏｎ）を低くすることが可能となる。即ち、スーパージャンクション構造を有することにより、素子耐圧とＲｏｎの両立を実現可能な半導体装置を構成できる。

［縦型ＰＮダイオードの基本構成］
次に、上述の縦型ＤＭＯＳＦＥＴと同様に、昇圧型コンバータ等に高耐圧パワーデバイスとして適用される縦型ＰＮダイオードの断面図を図２に示す。

図２に示す縦型ＰＮダイオードは、アクティブ領域１０と終端領域２０とを備える。
不純物濃度の高い第１導電型（ｎ^＋型）の半導体基体３１の主面上に、第１導電型（ｎ型）の半導体領域からなるカソード領域３２が形成されている。
カソード領域３２の表面には、アクティブ領域１０内に形成される第２導電型（ｐ型）の半導体領域からなるアノード領域３３と、終端領域２０に形成される第２導電型（ｐ型）の半導体領域からなるアノード領域３４とが設けられている。

アノード領域３３の表面には、アノード領域３３の電位を取りだすための不純物濃度の高い第２導電型（ｐ^＋型）の半導体領域からなる電位取り出し領域３５が形成されている。また、終端領域２０のアノード領域３４の表面には、アノード領域３４の電位を取りだすための不純物濃度の高い第２導電型（ｐ^＋型）の半導体領域からなる電位取り出し領域３６が形成されている。電位取り出し領域３６は、アノード領域３４内のアクティブ領域１０側に近接して形成されている。

電位取り出し領域３５及び電位取り出し領域３６上には、アノード電極３７が形成されている。アノード電極３７により接続されることで、電位取り出し領域３５と電位取り出し領域３６とが同電位になる。

終端領域２０において、電位取り出し領域３６上を除き、カソード領域３２及びアノード領域３４上には、フィールド絶縁層３８が形成されている。また、アクティブ領域１０の電位取り出し領域３５とアノード電極３７との接続部を除いて、カソード領域３２及びアノード領域３３上には、フィールド絶縁層３８が形成されている。

［動作］
次に、上述の半導体装置の動作について説明する。半導体装置の動作の一例として昇圧型コンバータの出力段回路における、上述の縦型ＰＮダイオードの動作を説明する。

図３Ａ〜Ｃは、昇圧コンバータの出力段回路である。図３Ａ〜Ｃに示す昇圧コンバータの出力段回路は、入力側からインダクタ４１、縦型ＤＭＯＳＦＥＴ４２、縦型ＰＮダイオード４３、及び、キャパシタ４４を備える。また、昇圧コンバータの縦型ＰＮダイオード４３に上述の図２に示す縦型ＰＮダイオード、又は、図１に示す縦型ＤＭＯＳＦＥＴが適用可能である。さらに、昇圧コンバータの縦型ＤＭＯＳＦＥＴ４２に、上述の図１に示す縦型ＤＭＯＳＦＥＴが適用可能である。
また、図４は、図３に示す昇圧コンバータの出力段回路における、上述の縦型ＰＮダイオードの電流波形を示す。

図３Ａに示すように、縦型ＤＭＯＳＦＥＴ４２がＯＮ状態のとき、入力端子からインダクタ４１を介して縦型ＤＭＯＳＦＥＴ４２を通り、グランドへ電流が流れる。
次に、図３Ｂに示すように、縦型ＤＭＯＳＦＥＴ４２がＯＦＦ状態になると、入力端子とグランド間が遮断され、インダクタ４１の逆起電力により縦型ＤＭＯＳＦＥＴ４２のドレイン端子の電位が上がる。このとき、縦型ＤＭＯＳＦＥＴ４２のドレイン端子と縦型ＰＮダイオード４３のアノードが接続されているので、縦型ＰＮダイオード４３のアノード、カソード間に順方向電圧が印加される。このため、縦型ＰＮダイオード４３を介して電流Ｉｆが流れ、キャパシタ４４をチャージする。
このときの縦型ＰＮダイオード４３における電流Ｉｆの電流波形は、図４に示す（ａ）の領域で表される。

次に、図３Ｃに示すように、再び縦型ＤＭＯＳＦＥＴ４２がＯＮ状態になり入力端子からインダクタ４１を通って縦型ＤＭＯＳＦＥＴ４２を介し、グランドへ電流が流れると、縦型ＤＭＯＳＦＥＴ４２のドレイン端子は急激にグランド電位に下がる。このとき、縦型ＰＮダイオード４３のアノード電位もグランド電位に下がるため、アノード、カソード間に急激に逆バイアスが印加された状態になる。このときの電流波形は図４に示す（ｂ）の領域で表される。

図４に示す（ｂ）の領域の電流波形の通り、縦型ＰＮダイオード４３のアノード、カソード間に急激に逆バイアスが印加された状態になると、逆方向の電流が流れる。そして、逆方向最大電流Ｉｒｐが流れた後、逆方向電流は減少する。
逆方向最大電流Ｉｒｐが流れた後、アノード、カソード間接合に空乏層が拡がった状態に遷移する。そして、アノード、カソード間接合に空乏層が完全に広がり、安定した逆バイアス印加状態となる一連の過渡応答を示す。この安定状態になるまでの時間ｔｒｒがリバースリカバリタイムである。

上述の昇圧コンバータの出力段回路における、上述の図２に示す縦型ＰＮダイオードの電子及びホールの移動の様子を図５に示す。図５Ａは、縦型ＰＮダイオードに順バイアスが印加されたときの電子及びホールの移動の様子を示す図である。また、図５Ｂは、縦型ＰＮダイオードに逆バイアスが印加されたときの電子及びホールの移動を示す図である。

上述の図３Ｂに示すように、縦型ＰＮダイオード４３に順バイアスが印加された状態では、アノード電極３７側から半導体基体３１側に電流Ｉｆが流れる。このとき、縦型ＰＮダイオード４３では図５Ａに示すように、アノード電極３７が接合されたアノード領域３３，３４からカソード領域３２にホール４６が流入し、半導体基体３１側からカソード領域３２に電子４７が流入する。

次に、上述の図３Ｃに示すように、縦型ＰＮダイオード４３に逆バイアスが印加された状態では、半導体基体３１側からアノード電極３７側に逆方向電流が流れる。この逆方向電流が流れる現象について、図５Ｂに示す縦型ＰＮダイオード４３を用いて説明する。

逆バイアスが印加された状態の縦型ＰＮダイオード４３では、カソード領域３２へ流入した少数キャリアであるホール４６が、多数キャリアである電子４７と再結合して消滅する前に、急激に逆バイアスが印加される。このため、再結合せず残っているカソード領域３２内の少数キャリアであるホール４６が、逆方向電位が印加されたアノード領域３３，３４の負電位によって引抜かれる。このような現象により、縦型ＰＮダイオード４３において、カソード領域３２からアノード領域３３，３４へ電流が流れる。

また、上述の図３に示す昇圧型コンバータの出力段回路において、縦型ＰＮダイオードの替わりに、上述の図１に示す縦型ＤＭＯＳＦＥＴを用いることもできる。図６に、縦型ＤＭＯＳＦＥＴを用いた昇圧型コンバータの出力段回路を示す。
また、昇圧コンバータの出力段回路における、縦型ＤＭＯＳＦＥＴの電子及びホールの移動の様子を図７に示す。図７Ａは、縦型ＤＭＯＳＦＥＴに順バイアスが印加されたときの電子及びホールの移動の様子を示す図である。また、図７Ｂは、縦型ＤＭＯＳＦＥＴに順バイアスが印加されたときの電子及びホールの移動の様子を示す図である。

図６に示す昇圧コンバータの出力段回路は、入力側からインダクタ４１、縦型ＤＭＯＳＦＥＴ４２、縦型ＤＭＯＳＦＥＴ４５、及び、キャパシタ４４を備える。
図６に示す昇圧型コンバータの出力段回路の動作は、縦型ＤＭＯＳＦＥＴ４５が用いられていることを除き、上述の図３に示す昇圧型コンバータの出力段回路と同じである。また、縦型ＤＭＯＳＦＥＴ４５の電流波形も上述の図４に示す電流波形と同様である。

昇圧型コンバータの出力段回路における縦型ＤＭＯＳＦＥＴ４５における電子及びホールの移動は、ドレイン領域１１、電位取り出し領域（バックゲート）１５、１６間のいわゆるｂｏｄｙダイオードを用いる。これは、上述の図５に示す縦型ＰＮダイオードと同様の動作である。

つまり、図７Ａに示すように、縦型ＤＭＯＳＦＥＴ４５に順バイアスが印加された状態では、ソース電極１８側からドレイン領域１１側に電流Ｉｆが流れる。このとき、縦型ＤＭＯＳＦＥＴ４５では、ソース電極１８が接合されたボディ領域１３，１４からドリフト領域１２にホール４６が流入し、ドレイン領域１１側からドリフト領域１２に電子４７が流入する。

また、図７Ｂに示すように、縦型ＤＭＯＳＦＥＴ４５に逆バイアスが印加された状態では、ドレイン領域１１側からソース電極１８側に逆方向電流が流れる。このとき、縦型ＤＭＯＳＦＥＴ４５では、ドリフト領域１２へ流入した少数キャリアであるホール４６が、多数キャリアである電子４７と再結合して消滅する前に、急激に逆バイアスが印加される。このため、再結合せず残っているドリフト領域１２内の少数キャリアであるホール４６が、逆方向電位が印加されたボディ領域１３，１４の負電位によって引抜かれる。

リバースリカバリタイムｔｒｒは、上述の縦型ＰＮダイオード４３において、カソード領域３２内のホール４６が、アノード領域３３，３４の負電位によって完全に引き抜かれ、カソード領域３２が完全空乏化するまでの時間である。また、上述の縦型ＤＭＯＳＦＥＴ４５において、ドリフト領域１２内のホール４６がボディ領域１３，１４の負電位によって完全に引き抜かれ、ドリフト領域１２が完全空乏化するまでの時間である。

ここで、ｔｒｒは、図４に示すように、電流Ｉｆが縦型ＰＮダイオード４３又は縦型ＤＭＯＳＦＥＴ４５において逆方向電流となるときから、逆方向最大電流Ｉｒｐの１０％以下に低下するまでの時間として定義することができる。
上述のダイオードの過渡動作においてｔｒｒが長いと、回路動作が遅くなる他、逆方向電流が流れている時間が長い分消費電流が増え、効率が低下するといった問題がある。

また、上述の構造の縦型ＰＮダイオード及び高耐圧の縦型ＤＭＯＳＦＥＴでは、アクティブ領域１０の周囲に終端領域２０が設けられている。終端領域２０を設けることにより、空乏層をアクティブ領域１０の外側の終端領域２０まで広げることができるため、高耐圧を実現することができる。つまり、耐圧確保の点から終端領域２０構造は必要である。
特に、終端領域２０へボディ領域１４、アノード領域３４の張り出し量が少ないと空乏層が伸びにくくなり、耐圧が低下する。

一方、ダイオードの過渡動作の点からは、縦型ＤＭＯＳＦＥＴのボディ領域１４や、縦型ＰＮダイオードのアノード領域３４の張り出し量は、少なくすることが好ましい。これは、縦型ＤＭＯＳＦＥＴのボディ領域１４や、縦型ＰＮダイオードのアノード領域３４の張り出し量が増加すると、ダイオードのＰＮ接合面積が増大する。ＰＮ接合面積が増大することにより、順バイアスが印加されたときに注入されるホール４６の量が増える。そして、少数キャリアであるホール４６は、逆バイアスが印加された時の引き抜き効率が悪いため、ホール４６の量が増えると、カソード領域３２又はドリフト領域１２の完全空乏化が遅れる。従って、ｔｒｒの短縮、及び、逆方向最大電流Ｉｒｐの低減を図るためには張り出し量を少なくする必要がある。

上述のように、高耐圧パワーデバイスに適用される半導体装置である縦型ＰＮダイオード及び縦型ＤＭＯＳＦＥＴでは、耐圧確保と、リバースリカバリタイムｔｒｒの短縮及び逆方向最大電流Ｉｒｐの低減との両立が困難であった。

本技術は、上記課題に対して、耐圧確保、ｔｒｒの短縮、及び、Ｉｒｐの低減が実現可能な半導体装置を提供する。特に、高耐圧パワーデバイスに適用可能な、ＭＯＳＦＥＴ構造及びダイオード構造を提供する。

〈２．半導体装置の第１実施形態〉
［縦型ＰＮダイオード］
以下、半導体装置の第１実施形態について説明する。図８に、第１実施形態の半導体装置の一例として、高耐圧パワーデバイスに用いられる縦型ＰＮダイオード構造の半導体装置の断面図を示す。

図８に示す縦型ＰＮダイオードは、アクティブ領域１０と終端領域２０とを備える。アクティブ領域１０は、縦型ＰＮダイオードにおいてトランジスタ等の能動素子や配線が形成される領域である。また、終端領域２０はアクティブ領域の外周部に設けられ、素子等が形成されない領域である。

不純物濃度の高い第１導電型（ｎ^＋型）の半導体基体５１の主面上に、第１導電型（ｎ型）の半導体領域からなるカソード領域５２が形成されている。
アクティブ領域１０内のカソード領域５２の表面には、第２導電型（ｐ型）の半導体領域からなる第１アノード領域５３が形成されている。また、終端領域２０のカソード領域５２の表面には、第２導電型（ｐ型）の半導体領域からなる第２アノード領域５４、及び、第２導電型（ｐ型）の半導体領域からなる第３アノード領域５５が設けられている。

また、第２アノード領域５４は、終端領域２０においてアクティブ領域１０に近接する位置に形成されている。そして、第２アノード領域５４よりも外周側にカソード領域５２により分離された第３アノード領域５５が形成されている。第２アノード領域５４と第３アノード領域５５との間には、カソード領域５２による間隙６０が設けられている。

間隙６０の長さは、第２アノード領域５４側から外側に広がる空乏層が届く距離以下とする。つまり、縦型ＰＮダイオードに逆バイアスが印加されたとき、カソード領域５２の表面付近において、第２アノード領域５４の端部から第３アノード領域５５の端部まで空乏層が広がる。そして、この空乏層による電位伝搬によって、第２アノード領域５４と第３アノード領域５５との間隙６０にパンチスルーが形成される。間隙６０は、このパンチスルーにより第２アノード領域５４と第３アノード領域５５とが電気的に接続可能な長さとする。

第１アノード領域５３の表面には、第１アノード領域５３の電位を取りだすための不純物濃度の高い第２導電型（ｐ^＋型）の半導体領域からなる第１電位取り出し領域５６が形成されている。

また、終端領域２０の第２アノード領域５４の表面には、第２アノード領域５４の電位を取りだすための不純物濃度の高い第２導電型（ｐ^＋型）の半導体領域からなる第２電位取り出し領域５７が形成されている。第２電位取り出し領域５７は、第２アノード領域５４内において、アクティブ領域１０側に形成されている。

第１電位取り出し領域５６及び第２電位取り出し領域５７上には、アノード電極５８が形成されている。第１電位取り出し領域５６と第２電位取り出し領域５７とに共通の電極が接続されることで、第１電位取り出し領域５６と第２電位取り出し領域５７とが同電位になる。

終端領域２０において、第２電位取り出し領域５７を除く第２アノード領域５４、第３アノード領域５５、及び、カソード領域５２上には、フィールド絶縁層５９が形成されている。同様に、アクティブ領域１０の第１電位取り出し領域５６とアノード電極５８との接続部を除く第１電位取り出し領域５６、及び、カソード領域５２上には、フィールド絶縁層５９が形成されている。

図８に示す縦型ＰＮダイオード等に代表される縦型高耐圧パワーデバイスは、縦方向のカソード領域５２の厚さ（深さ）と、カソード領域５２の不純物濃度で高耐圧を確保する。さらに、アクティブ領域１０の外側に形成された終端領域２０において、横方向電界をコントロールするためのｐ型の半導体領域（アノード領域）が、第２アノード領域５４と、第３アノード領域５５とに電気的に分離されている。

［動作］
上述の縦型ＰＮダイオードにおいて間隙６０は、第２アノード領域５４から外側に広がる空乏層が、第３アノード領域５５に届く長さ以下で形成されている。このため、縦型ＰＮダイオードに逆バイアスが印加されたとき、第２アノード領域５４と第３アノード領域５５との間隙６０において、第２アノード領域５４の端部側から第３アノード領域５５の端部側に達する空乏層が形成される。そして、第２アノード領域５４から第３アノード領域５５に空乏層が達することにより、この空乏層による電位伝搬によって、間隙６０にパンチスルーが形成される。このため、第２アノード領域５４と第３アノード領域５５とが電気的に接続される。
このように、縦型ＰＮダイオードに逆バイアスが印加された場合には、第２アノード領域５４と、第３アノード領域５５とに電気的な接続が形成される。このため、終端領域２０のカソード領域５２の表面のｐ型の半導体領域（アノード領域）の面積を増大させることができ、半導体装置の耐圧を確保することができる。

また、上述の縦型ＰＮダイオードでは、第２アノード領域５４と、第３アノード領域５５とが電気的に分離され、第２アノード領域５４にのみアノード電極５８が接続され、第３アノード領域５５にアノード電極５８が接続されていない。
縦型ＰＮダイオードに順バイアスが印加されたとき、第２アノード領域５４からの空乏層の拡散が起こらないため、第２アノード領域５４と第３アノード領域５５とは電気的に分離された状態のままである。
つまり、順バイアスの印加時には、ＰＮダイオードの接合面積から第３アノード領域５５部分が除かれ、ＰＮダイオードの実効接合面積を縮小することができる。
この結果、順バイアス印加時のカソード領域５２に注入されるホールの量を低減することができ、逆バイアス印加時のホールを引き抜く時間の短縮が可能となる。従って、カソード領域５２の完全空乏化が容易となり、ｔｒｒの短縮、及び、Ｉｒｐの低減が可能となる。

〈３．半導体装置の第１実施形態の変形例〉
次に、上述の第１実施形態の縦型ＰＮダイオード構造の半導体装置の変形例について説明する。なお、以下の説明では、上述の第１実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。

［縦型ＰＮダイオード（フィールド電極）］
図９に、第１実施形態の変形例１の縦型ＰＮダイオード構造を示す。
図９に示す半導体装置は、アクティブ領域１０と終端領域２０とを備える。また、半導体基体５１の主面上に、カソード領域５２が形成されている。アクティブ領域１０内のカソード領域５２の表面には、第１アノード領域５３が形成されている。また、終端領域２０のカソード領域５２の表面には、第２アノード領域５４、及び、第３アノード領域５５が設けられている。

第１アノード領域５３の表面には、第１アノード領域５３の電位を取りだすための第１電位取り出し領域５６が形成されている。
また、第２アノード領域５４の表面には、第２アノード領域５４の電位を取りだすための第２電位取り出し領域５７が形成されている。第１電位取り出し領域５６及び第２電位取り出し領域５７上には、アノード電極５８が形成されている。

第２アノード領域５４は、終端領域２０においてアクティブ領域１０に近接する位置に形成されている。そして、第２アノード領域５４よりも外周側にカソード領域５２により分離された第３アノード領域５５が形成されている。第２アノード領域５４と第３アノード領域５５との間には、カソード領域５２による間隙６０が設けられている。

また、終端領域２０において、間隙６０のカソード領域５２上に、フィールド絶縁層５９を介してフィールド電極６１が形成されている。フィールド電極６１は間隙６０上において、第２アノード領域５４と第３アノード領域５５との一部に跨ぐように形成されている。そして、フィールド電極６１と、アノード電極５８とがフィールド配線６２により接続されている。
このため、フィールド電極６１をゲート電極、フィールド絶縁層５９をゲート絶縁膜とし、間隙６０のカソード領域５２により分離された第２アノード領域５４と第３アノード領域５５とをソース・ドレインとする横型ＭＯＳＦＥＴが構成される。

［動作］
上述の第１実施形態の変形例の半導体装置では、アノード電極５８と接続されたフィールド電極６１が間隙６０上に形成されている。これにより、縦型ＰＮダイオードに逆バイアスが印加されたとき、第１電位取り出し領域５６と第２電位取り出し領域５７とフィールド電極６１とが連動する。そして、フィールド電極６１に電圧が印加された場合、フィールド電極６１と、第２アノード領域５４、第３アノード領域５５及び間隙６０のカソード領域５２とからなる横型ＭＯＳＦＥＴがＯＮ状態となる。このとき、フィールド電極６１の直下、つまり、第２アノード領域５４と第３アノード領域５５との間隙６０のカソード領域５２にチャネル領域が形成される。このチャネル領域により、第２アノード領域５４と第３アノード領域５５とが電気的に接続される。

従って、図９に示す縦型ＰＮダイオードでは、第２アノード領域５４と、第３アノード領域５５とを電気的に接続させ、終端領域のカソード領域５２の表面の終端領域のｐ型半導体領域（アノード領域）の面積を増大させることができる。このため、半導体装置の耐圧が向上する。

また、上述の縦型ＰＮダイオードでは、順バイアスが印加された場合には、フィールド電極６１と、第２アノード領域５４、第３アノード領域５５及び間隙６０のカソード領域５２とからなる横型ＭＯＳＦＥＴがＯＦＦ状態となる。このとき、第２アノード領域５４と第３アノード領域５５との間隙６０にはチャネル領域が形成されない。このため、縦型ＰＮダイオードに順バイアスが印加されたとき、第２アノード領域５４と第３アノード領域５５とは電気的に分離された状態のままである。

つまり、順バイアスの印加時には、第３アノード領域５５が分離されてＰＮダイオードの実行接合面積を縮小することができる。この結果、順バイアス印加時のカソード領域５２に注入されるホールの量を低減させることができ、ｔｒｒの短縮、及び、Ｉｒｐの低減が可能となる。

〈４．半導体装置の第２実施形態〉
［縦型ＤＭＯＳＦＥＴ］
次に、半導体装置の第２実施形態について説明する。図１０に、第２実施形態の半導体装置の一例として、高耐圧パワーデバイスに用いられる縦型ＤＭＯＳＦＥＴ構造の半導体装置の断面図を示す。

図１０に示す縦型ＤＭＯＳＦＥＴは、アクティブ領域１０と終端領域２０とを備える。アクティブ領域１０は、縦型ＰＮダイオードにおいてトランジスタ等の能動素子や配線が形成される領域である。また、終端領域２０はアクティブ領域の外周部に設けられ、素子等が形成されない領域である。

不純物濃度の高い第１導電型（ｎ^＋型）の半導体基体からなるドレイン領域７１の主面上に、第１導電型（ｎ型）の半導体領域からなるドリフト領域７２が形成されている。
アクティブ領域１０内のドリフト領域７２の表面には、第２導電型（ｐ型）の半導体領域からなる第１ボディ領域７３が形成されている。終端領域２０のドリフト領域７２の表面には、第２導電型（ｐ型）の半導体領域からなる第２導電型（ｐ型）の半導体領域からなる第２ボディ領域７４、及び、第２導電型（ｐ型）の半導体領域からなる第３ボディ領域７５が設けられている。

また、第２ボディ領域７４は、終端領域２０においてアクティブ領域１０に近接する位置に形成されている。そして、第２ボディ領域７４よりも外周側にドリフト領域７２により分離された第３ボディ領域７５が形成されている。第２ボディ領域７４と第３ボディ領域７５との間には、ドリフト領域７２による間隙６０が設けられている。

間隙６０の長さは、第２ボディ領域７４側から外側に広がる空乏層が届く距離以下とする。つまり、縦型ＤＭＯＳＦＥＴに逆バイアスが印加されたとき、第２ボディ領域７４の端部から第３ボディ領域７５の端部まで、ドリフト領域７２の表面付近に空乏層が広がる。空乏層が第２ボディ領域７４の端部側から第３ボディ領域７５端部側まで達することにより、この空乏層による電位伝搬によって、間隙６０にパンチスルーが形成される。そして、形成されたパンチスルーにより、第２ボディ領域７４と第３ボディ領域７５とが電気的に接続可能な長さで間隙６０が構成されている。

アクティブ領域１０のドリフト領域７２及び第１ボディ領域７３上には、第１ゲート絶縁膜８１、第２ゲート絶縁膜８２及びソース電極７９が設けられている。また、終端領域２０のドリフト領域７２、第２ボディ領域７４及び第３ボディ領域７５上には、フィールド絶縁層８３が設けられている。
また、アクティブ領域１０のドリフト領域７２及び第１ボディ領域７３上には、第１ゲート絶縁膜８１を介して第１ゲート電極８４が形成されている。さらに、第２ゲート絶縁膜８２を介して第２ゲート電極８５が形成されている。

第１ゲート電極８４は、アクティブ領域１０において、第１ボディ領域７３の一部に跨る位置で、第１ボディ領域７３同士の間のドリフト領域７２上に形成されている。
また、第２ゲート電極８５は、アクティブ領域１０において、最も終端領域２０に近い位置に形成されている。そして、第１ボディ領域７３の一部と、第２ボディ領域７４の一部とに跨る位置で、第１ボディ領域７３と第２ボディ領域７４との間のドリフト領域７２上に形成されている。

アクティブ領域１０の第１ボディ領域７３の表面には、ゲート電極８４の端部が重なる位置に第１導電型（ｎ型）の半導体領域からなるソース領域７８が選択的に形成されている。また、第１ボディ領域７３の表面には、ソース領域７８に隣接して、第１ボディ領域７３の電位を取りだすための不純物濃度の高い第２導電型（ｐ^＋型）の半導体領域からなる第１電位取り出し領域（バックゲート）７６が形成されている。

終端領域２０の第２ボディ領域７４の表面には、最も終端領域２０側に形成されている第２ゲート電極８５の端部が重なる位置に、第２ボディ領域７４の電位を取りだすための不純物濃度の高い第２導電型（ｐ^＋型）の半導体領域からなる第２電位取り出し領域（バックゲート）７７が形成されている。第２電位取り出し領域７７は、第２ボディ領域７４内のアクティブ領域１０に近い位置に選択的に形成されている。
また、終端領域２０において、第２電位取り出し領域７７を除く第２ボディ領域７４、第３ボディ領域７５、及び、ドリフト領域７２上には、フィールド絶縁層８３が形成されている。

第１ボディ領域７３、第２ボディ領域７４及び第３ボディ領域７５と、ドリフト領域７２とは、互いに接触することでｐｎ接合が形成される。第１電位取り出し領域７６及び第２電位取り出し領域７７上には、ソース電極７９が形成されている。第１電位取り出し領域７６と第２電位取り出し領域７７とに共通の電極が接続されることで、第１電位取り出し領域７６と第２電位取り出し領域７７とが同電位になる。

図１０に示す縦型ＤＭＯＳＦＥＴ等に代表される縦型高耐圧パワーデバイスは、縦方向のドリフト領域７２の厚さ（深さ）と、ドリフト領域７２の不純物濃度で高耐圧を確保する。さらに、アクティブ領域１０の外側に形成された終端領域２０において、横方向電界をコントロールするためのｐ型の半導体領域（ボディ領域）が、第１ボディ領域７３と、第２ボディ領域７４と、第３ボディ領域７５とに電気的に分離されている。

［動作］
上述の縦型ＤＭＯＳＦＥＴでは、第２ボディ領域７４から外側に広がる空乏層が第３ボディ領域７５に届く長さ以下で、間隙６０が形成されている。このため、縦型ＤＭＯＳＦＥＴに逆バイアスが印加されたとき、第２ボディ領域７４と第３ボディ領域７５との間隙６０に、空乏化によるパンチスルーが形成される。このため、第２ボディ領域７４と第３ボディ領域７５とが電気的に接続される。
このように、縦型ＤＭＯＳＦＥＴに逆バイアスが印加された場合には、第２ボディ領域７４と第３ボディ領域７５との電気的な接続が形成される。このため、終端領域２０のドリフト領域７２の表面のｐ型の半導体領域（ボディ領域）の面積を増大させることができ、半導体装置の耐圧が向上する。

また、上述の縦型ＤＭＯＳＦＥＴでは、第２ボディ領域７４と第３ボディ領域７５とが電気的に分離され、第２ボディ領域７４にのみソース電極７９を接続されている。
縦型ＤＭＯＳＦＥＴに順バイアスが印加された場合には、第２ボディ領域７４から空乏層の拡散が起こらないため、第２ボディ領域７４と第３ボディ領域７５とは電気的に分離された状態である。
つまり、順バイアスの印加時には、ＰＮダイオードの接合面積から第３ボディ領域７５部分が除かれ、ＰＮダイオードの実効接合面積を縮小することができる。
この結果、順バイアス印加時のドリフト領域７２に注入されるホールの量を低減することができ、逆バイアス印加時のホールの引き抜く時間の短縮が可能となる。従って、ドリフト領域７２の完全空乏化が容易となり、ｔｒｒの短縮、及び、Ｉｒｐの低減が可能となる。

〈５．半導体装置の第２実施形態の変形例〉
次に、上述の第２実施形態の縦型ＤＭＯＳＦＥＴ構造の半導体装置の変形例について説明する。なお、以下の説明では、上述の第１実施形態及び第２実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。

［変形例１：縦型ＤＭＯＳＦＥＴ（第３ゲート電極）］
第２実施形態の変形例１の半導体装置について説明する。図１１に、第２実施形態の変形例１の縦型ＤＭＯＳＦＥＴ構造の半導体装置を示す。図１１に示す縦型ＤＭＯＳＦＥＴは、アクティブ領域１０と終端領域２０とを備える。

また、ドレイン領域７１の主面上に、ドリフト領域７２が形成されている。アクティブ領域１０内のドリフト領域７２の表面には、第１ボディ領域７３が形成されている。また、終端領域２０のドリフト領域７２の表面には、第２ボディ領域７４、及び、第３ボディ領域７５が設けられている。
第２ボディ領域７４は、終端領域２０においてアクティブ領域１０に近接する位置に形成され、第２ボディ領域７４よりも外周側にドリフト領域７２からなる間隙６０により、電気的に分離された第３ボディ領域７５が形成されている。

アクティブ領域１０のドリフト領域７２及び第１ボディ領域７３上には、第１ゲート絶縁膜８１、第１ゲート電極８４、第２ゲート絶縁膜８２、第２ゲート電極８５及びソース電極７９が設けられている。
また、終端領域２０のドリフト領域７２、第２ボディ領域７４及び第３ボディ領域７５上には、フィールド絶縁層８３が設けられている。

また、終端領域２０において、間隙６０のドリフト領域７２上に、フィールド絶縁層８３を介して第３ゲート電極８６が形成されている。第３ゲート電極８６は間隙６０上において、第２ボディ領域７４及び第３ボディ領域７５との一部に跨ぐように形成されている。そして、第３ゲート電極８６と、ソース電極７９とがゲート配線８７により接続されている。

このため、フィールド絶縁層８３を第３ゲート絶縁膜とし、第３ゲート電極８６と、間隙６０のドリフト領域７２により分離された第２ボディ領域７４と第３ボディ領域７５をソース・ドレインとする横型ＭＯＳＦＥＴが構成される。

アクティブ領域１０の第１ボディ領域７３の表面には、ソース領域７８、及び、第１ボディ領域７３の電位を取りだすため第１電位取り出し領域（バックゲート）７６が形成されている。
また、終端領域２０の第２ボディ領域７４の表面には、最も終端領域２０側に形成されている第２ゲート電極８５の端部が重なる位置に、第２ボディ領域７４の電位を取りだすための第２電位取り出し領域（バックゲート）７７が形成されている。

［動作］
上述の第２実施形態の変形例１の半導体装置では、間隙６０上にソース電極７９と接続された第３ゲート電極８６が形成されている。これにより、縦型ＤＭＯＳＦＥＴに逆バイアスが印加されたとき、第１電位取り出し領域７６と第２電位取り出し領域７７と第３ゲート電極８６とが連動する。そして、第３ゲート電極８６に電圧が印加された場合、第３ゲート電極８６と、第２ボディ領域７４、第３ボディ領域７５及び間隙６０のドリフト領域７２とからなる横型ＭＯＳＦＥＴがＯＮ状態となる。このとき、第３ゲート電極８６の直下、つまり、第２ボディ領域７４と第３ボディ領域７５との間隙６０のドリフト領域７２に、チャネル領域が形成される。このチャネル領域により、第２ボディ領域７４と第３ボディ領域７５とが電気的に接続される。

従って、図１１に示す縦型ＤＭＯＳＦＥＴでは、第２ボディ領域７４と、第３ボディ領域７５とを電気的に接続させて、終端領域のドリフト領域７２の表面のｐ型半導体領域（ボディ領域）の面積を増大させることができる。このため、半導体装置の耐圧が向上する。

また、上述の縦型ＤＭＯＳＦＥＴでは、順バイアスが印加された場合には、第３ゲート電極８６と、第２ボディ領域７４、第３ボディ領域７５及び間隙６０のドリフト領域７２とからなる横型ＭＯＳＦＥＴがＯＦＦ状態となる。このとき、第２ボディ領域７４と第３ボディ領域７５との間隙６０にはチャネル領域が形成されない。このため、縦型ＤＭＯＳＦＥＴに順バイアスが印加されたとき、第２ボディ領域７４と第３ボディ領域７５とは電気的に分離された状態である。

つまり、順バイアスの印加時には、第３ボディ領域７５が分離されてＰＮダイオードの実行接合面積を縮小することができる。この結果、順バイアス印加時のドリフト領域７２に注入されるホールの量を低減させることができ、ｔｒｒの短縮、及び、逆方向最大電流Ｉｒｐの低減が可能となる。

［変形例２：縦型ＤＭＯＳＦＥＴ（第３ゲート電極、ピラー）］
次に、第２実施形態の変形例２の半導体装置について説明する。図１２に、第２実施形態の変形例２の縦型ＤＭＯＳＦＥＴ構造の半導体装置を示す。
図１２に示す第２実施形態の変形例２の半導体装置は、ドリフト領域７２とピラー領域８８とが交互に繰返し形成された、いわゆるスーパージャンクション構造と呼ばれる構造である。

また、図１２に示すスーパージャンクション構造では、上述の図１１に示す第２実施形態の変形例１の縦型ＤＭＯＳＦＥＴの構造に加えて、ドリフト領域７２内に、ピラー領域８８が形成されている。ピラー領域８８は、ドレイン領域７１の主面に対して略平行な方向に周期的に配列されて形成されている。

アクティブ領域１０では、ピラー領域８８が第１ボディ領域７３と接続されている。
終端領域２０では、第２ボディ領域７４及び第３ボディ領域７５が形成されている範囲では、この第２ボディ領域７４及び第３ボディ領域７５と接続してピラー領域８８が形成されている。また、第２ボディ領域７４及び第３ボディ領域７５が形成されていない範囲では、ドリフト領域７２の表面からピラー領域８８が形成されている。

なお、第２実施形態の変形例２の半導体装置は、ピラー領域８８が形成されていることを除き、上述の第２実施形態の変形例１と同様の構成である。また、ピラーが形成されていることを除き、上述の第２実施形態の変形例１と同様に動作する。

上述のスーパージャンクション構造とすることにより、第１ボディ領域７３、第２ボディ領域７４及び第３ボディ領域７５に、ｐ型半導体領域からなるピラー領域８８が接続し、ドリフト領域７２に形成されるｐ型の半導体領域が拡張される。このため、第２実施形態の変形例２の半導体装置は、上述の第２実施形態の変形例１よりも、素子耐圧の確保とオン抵抗（Ｒｏｎ）の低減とにおいて優位である。

また、上述の第２実施形態の変形例１の半導体装置と同様に、順バイアス印加時には間隙６０にチャネル領域が形成されず、第２ボディ領域７４と第３ボディ領域７５とが電気的に分離された状態となる。このため、ｔｒｒの短縮、及び、Ｉｒｐの低減が可能となる。

［変形例３：縦型ＤＭＯＳＦＥＴ（ピラー）］
次に、第２実施形態の変形例３の半導体装置について説明する。図１３に、第２実施形態の変形例３の縦型ＤＭＯＳＦＥＴ構造の半導体装置を示す。
図１３に示す第２実施形態の変形例３の半導体装置は、ドリフト領域７２とピラー領域８８とが交互に繰返し形成された、いわゆるスーパージャンクション構造と呼ばれる構造である。

また、図１３に示すスーパージャンクション構造では、上述の図１０に示す第２実施形態の縦型ＤＭＯＳＦＥＴの構造に加えて、ドリフト領域７２内に、ピラー領域８８が形成されている。ピラー領域８８は、ドレイン領域７１の主面に対して略平行な方向に周期的に配列されて形成されている。

ピラー領域８８は、アクティブ領域１０においては、第１ボディ領域７３と接続されている。また、終端領域２０では、第２ボディ領域７４及び第３ボディ領域７５が形成されている範囲では、この第２ボディ領域７４及び第３ボディ領域７５と接続してピラー領域８８が形成されている。また、第２ボディ領域７４及び第３ボディ領域７５が形成されていない範囲では、ドリフト領域７２の表面からピラー領域８８が形成されている。

なお、第２実施形態の変形例３の半導体装置は、ピラー領域８８が形成されていることを除き、上述の第２実施形態と同様の構成である。また、ピラーが形成されていることを除き、上述の第２実施形態と同様に動作する。

上述のスーパージャンクション構造とすることにより、第１ボディ領域７３、第２ボディ領域７４及び第３ボディ領域７５に、ｐ型半導体領域からなるピラー領域８８が接続し、ドリフト領域７２に形成されるｐ型の半導体領域が拡張される。このため、第２実施形態の変形例３の半導体装置は、上述の第２実施形態のよりも、素子耐圧の確保とオン抵抗（Ｒｏｎ）の低減とにおいて優位である。

また、上述の第２実施形態の半導体装置と同様に、順バイアス印加時には間隙６０のパンチスルーが形成されず、第２ボディ領域７４と第３ボディ領域７５とが電気的に分離された状態となる。このため、ｔｒｒの短縮、及び、Ｉｒｐの低減が可能となる。

〈６．半導体装置の動作〉
次に、上述の第１実施形態及び第２実施形態の半導体装置の動作の一例として、上述の図３又は図６に示す昇圧型コンバータの出力段回路に適用した場合について説明する。なお、昇圧型コンバータの出力段回路は上述の図３又は図６に示す構成と同様であるため説明を省略する。

［動作１：パンチスルー］
終端領域２０において、空乏化によりパンチスルーが形成される半導体装置の動作について、上述の第２実施形態の半導体装置を例に説明する。
昇圧コンバータの出力段回路における第２実施形態の半導体装置の電子及びホールの移動の様子を図１４に示す。図１４Ａは、第２実施形態の半導体装置に順バイアスが印加されたときの電子及びホールの移動の様子を示す図である。また、図１４Ｂは、第２実施形態の半導体装置に逆バイアスが印加されたときの電子及びホールの移動の様子を示す図である。

図１４Ａに示すように、縦型ＤＭＯＳＦＥＴに順バイアスが印加された状態では、ソース電極７９側からドレイン領域７１側に電流Ｉｆが流れる。このとき、縦型ＤＭＯＳＦＥＴでは、ソース電極７９が接合された第１ボディ領域７３及び第２ボディ領域７４から、ドリフト領域７２にホール４６が流入する。同時に、ドレイン領域７１側からドリフト領域７２に電子４７が流入する。

このとき、終端領域２０において、第２ボディ領域７４と、第３ボディ領域７５とが電気的に分離された状態である。このため、ソース電極７９側からドレイン領域７１側に電流が流れる場合にも、第３ボディ領域７５からドリフト領域７２へのホール４６の流入がない。
従って、順バイアス印加時のドリフト領域７２に注入されるホール４６の量を低減させることができる。

図１４Ｂに示すように、縦型ＤＭＯＳＦＥＴに逆バイアスが印加された状態では、ドレイン領域７１側からソース電極７９側に逆方向電流が流れる。縦型ＤＭＯＳＦＥＴでは、ドリフト領域７２へ流入した少数キャリアであるホール４６が、多数キャリアである電子４７と再結合して消滅する前に、急激に逆バイアスが印加される。このため、再結合せず残っているドリフト領域７２内の少数キャリアであるホール４６が、逆方向電位が印加されたソース電極７９の負電位によって引抜かれる。

上述の通り、順バイアス印加時にドリフト領域７２に注入されているホール４６の量が少ないため、逆バイアス印加時にドリフト領域７２内のホール４６の引き抜く時間の短縮が可能となる。従って、ドリフト領域７２の完全空乏化が容易となり、ｔｒｒの短縮、及び、Ｉｒｐの低減が可能となる。

また、縦型ＤＭＯＳＦＥＴの終端領域では、逆バイアスが印加されたとき第２ボディ領域７４から、ドリフト領域７２に空乏層が拡大する。縦型ＤＭＯＳＦＥＴにおいて第２ボディ領域７４と第３ボディ領域７５との間の間隙６０は、この第２ボディ領域７４からドリフト領域７２に広がる空乏層の長さ以下で形成されている。このため、縦型ＤＭＯＳＦＥＴに逆バイアスが印加されたとき、間隙６０に空乏化によるパンチスルー６３が形成され、第２ボディ領域７４と第３ボディ領域７５とが電気的に接続される。

このように、縦型ＤＭＯＳＦＥＴに逆バイアスが印加された場合には、第２ボディ領域７４と、第３ボディ領域７５との電気的な接続により、終端領域２０のドリフト領域７２の表面のｐ型の半導体領域（ボディ領域）の面積を増大させることができる。このため、半導体装置の耐圧を向上させることができる。

なお、逆バイアス印加時に間隙６０にパンチスルー６３が形成され、終端領域２０のｐ型半導体領域が電気的に接続される構成であれば、上述の第２実施形態の半導体装置と同様に動作する。このため、上述の第１実施形態の半導体装置、及び、第２実施形態の変形例３の半導体装置も、第２実施形態の半導体装置と同様に動作する。

［動作２：チャネル領域］
終端領域２０において、ゲート電極又はフィールド電極直下にチャネル領域が形成される半導体装置の動作について、上述の第２実施形態の変形例１の半導体装置を例に説明する。
昇圧コンバータの出力段回路における第２実施形態の変形例１の半導体装置の電子及びホールの移動の様子を図１５に示す。図１５Ａは、第２実施形態の変形例１の半導体装置に順バイアスが印加されたときの電子及びホールの移動の様子を示す図である。また、図１５Ｂは、第２実施形態の変形例１の半導体装置に逆バイアスが印加されたときの電子及びホールの移動の様子を示す図である。

図１５Ａに示すように、縦型ＤＭＯＳＦＥＴに順バイアスが印加された状態では、ソース電極７９側からドレイン領域７１側に電流Ｉｆが流れる。このとき、第３ゲート電極８６と、第２ボディ領域７４、第３ボディ領域７５及び間隙６０のドリフト領域７２とからなる横型ＭＯＳＦＥＴがＯＦＦ状態となる。このため、第２ボディ領域７４と第３ボディ領域７５との間隙６０にはチャネル領域が形成されない。従って、縦型ＤＭＯＳＦＥＴに順バイアスが印加されたとき、第２ボディ領域７４と第３ボディ領域７５とは電気的に分離された状態のままである。

この結果、縦型ＤＭＯＳＦＥＴでは、ソース電極７９が接合された第１ボディ領域７３及び第２ボディ領域７４から、ドリフト領域７２にホール４６が流入する。同時に、ドレイン領域７１側からドリフト領域７２に電子４７が流入する。しかし、終端領域２０において、第２ボディ領域７４と、第３ボディ領域７５とが電気的に分離され状態である。このため、ソース電極７９側からドレイン領域７１側に電流が流れる場合にも、第３ボディ領域７５からドリフト領域７２へのホール４６の流入がない。
従って、順バイアス印加時のドリフト領域７２に注入されるホール４６の量を低減させることができる。

縦型ＤＭＯＳＦＥＴに逆バイアスが印加された状態では、ドレイン領域７１側からソース電極７９側に逆方向電流が流れる。縦型ＤＭＯＳＦＥＴでは、ドリフト領域７２へ流入した少数キャリアであるホール４６が、多数キャリアである電子４７と再結合して消滅する前に、急激に逆バイアスが印加される。このため、再結合せず残っているドリフト領域７２内の少数キャリアであるホール４６が、逆方向電位が印加されたソース電極７９の負電位によって引抜かれる。

上述の通り、順バイアス印加時にドリフト領域７２に注入されているホール４６の量が少ないため、逆バイアス印加時にドリフト領域７２内のホール４６の引き抜く時間の短縮が可能となる。従って、ドリフト領域７２の完全空乏化が容易となり、ｔｒｒの短縮、及び、逆方向最大電流Ｉｒｐの低減が可能となる。

また、図１５Ｂに示すように、間隙６０上の第３ゲート電極８６は、ソース電極７９と接続され、第１電位取り出し領域７６と第２電位取り出し領域７７と連動する。このため、縦型ＤＭＯＳＦＥＴに逆バイアスが印加されたとき、終端領域２０において、第３ゲート電極８６と、第２ボディ領域７４、第３ボディ領域７５及び間隙６０のドリフト領域７２とからなる横型ＭＯＳＦＥＴがＯＮ状態となる。そして、第３ゲート電極８６の直下、つまり、第２ボディ領域７４と第３ボディ領域７５との間隙６０のドリフト領域７２に、チャネル領域６４が形成され、第２ボディ領域７４と第３ボディ領域７５とが電気的に接続される。

なお、逆バイアス印加時に間隙６０にチャネル領域６４が形成され、終端領域２０のｐ型半導体領域が電気的に接続される構成であれば、上述の第２実施形態の変形例１の半導体装置と同様に動作する。このため、上述の第１実施形態の変形例１の半導体装置、及び、第２実施形態の変形例２の半導体装置も、第２実施形態の変形例１の同様に動作する。

なお、上述の半導体装置では、第１導電型をｎ型とし、第２導電型をｐ型として記載しているが、本技術においてｎ型とｐ型の導電型が逆でもよい。

なお、本開示は以下のような構成も取ることができる。
（１）第１導電型の半導体基体と、前記半導体基体上に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面に形成されている第２導電型の第２半導体領域と、前記第１半導体領域の表面において、前記第２半導体領域と離間されて形成されている第２導電型の第３半導体領域と、前記第１半導体領域の表面において、前記第２半導体領域及び前記第３半導体領域と離間されて形成されている第２導電型の第４半導体領域と、前記第２半導体領域及び前記第３半導体領域に接続する第１電極とを備える半導体装置。
（２）前記第３半導体領域と前記第４半導体領域は、前記第１電極に逆方向電圧が印加されたときに、前記第３半導体領域端側から前記第４半導体領域端側に達する空乏層による電位伝搬によって、電気的に接続される（１）に記載の半導体装置。
（３）アクティブ領域に前記第２半導体領域が形成され、終端領域に前記第３半導体領域及び前記第４半導体領域が形成されている（１）又は（２）に記載の半導体装置。
（４）前記第１半導体領域上において、前記第３半導体領域上及び前記第４半導体領域上に形成された絶縁層と、前記絶縁層内において、前記第３半導体領域と前記第４半導体領域との一部に跨り、且つ、前記絶縁層を介して前記第１半導体領域上に形成された第２電極と、前記第１電極と前記第２電極とを接続する配線とを備える（１）から（３）のいずれかに記載の半導体装置。
（５）前記第２半導体領域内において、前記第２半導体領域の表面に形成されている第２導電型の第５半導体領域と、前記第３半導体領域内において、前記第３半導体領域の表面に形成されている第２導電型の第６半導体領域とを備える（１）から（４）のいずれかに記載の半導体装置。
（６）隣り合う前記第２半導体領域の一部に跨るように、第１ゲート絶縁膜を介して前記第１半導体領域上に形成されている第１ゲート電極と、前記第２半導体領域と前記第３半導体領域の一部に跨るように、第２ゲート絶縁膜を介して前記第１半導体領域上に形成されている第２ゲート電極とを備える（１）から（５）のいずれかに記載の半導体装置。
（７）前記第１半導体領域上、前記第３半導体領域上及び前記第４半導体領域上に形成された第３ゲート絶縁膜と、前記第３半導体領域と前記第４半導体領域との一部に跨り、且つ、第３ゲート絶縁膜を介して前記第１半導体領域上に形成された第３ゲート電極と、前記第１電極と第３ゲート電極とを接続するゲート配線と、を備える（６）に記載の半導体装置。
（８）前記第１半導体領域において、前記第２半導体領域、前記第３半導体領域、及び、前記第４半導体領域に、前記半導体基体の主面に対して平行な方向に周期的に配列された第２導電型のピラー領域を備える（６）又は（７）に記載の半導体装置。
（９）前記第２半導体領域内において、前記第２半導体領域の表面に第１導電型の第７半導体領域が形成され、前記第７半導体領域の両端に前記第５半導体領域が形成されている（６）から（８）のいずれかに記載の半導体装置。

１０アクティブ領域、１１，７１ドレイン領域、１２，７２ドリフト領域、１３，１４ボディ領域、１５，１６，３５，３６電位取り出し領域、１７，７８ソース領域、１８，７９ソース電極、２０終端領域、２１ゲート絶縁膜、２２，２４ゲート電極、２３，３８，５９，８３フィールド絶縁層、２５，８８ピラー領域、３１，５１半導体基体、３２，５２カソード領域、３３，３４アノード領域、４１インダクタ、４２，４５縦型ＤＭＯＳＦＥＴ、４３縦型ＰＮダイオード、４４キャパシタ、４６ホール、４７電子、５３第１アノード領域、５４第２アノード領域、５５第３アノード領域、５６，７６第１電位取り出し領域、５７，７７第２電位取り出し領域、３７，５８アノード電極、６０間隙、６１フィールド電極、６２フィールド配線、６３パンチスルー、６４チャネル領域、７３第１ボディ領域、７４第２ボディ領域、７５第３ボディ領域、８１第１ゲート絶縁膜、８２第２ゲート絶縁膜、８４第１ゲート電極、８５第２ゲート電極、８６第３ゲート電極、８７ゲート配線

Claims

第１導電型の半導体基体と、
前記半導体基体上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表面に形成されている第２導電型の第２半導体領域と、
前記第１半導体領域の表面において、前記第２半導体領域と離間されて形成されている第２導電型の第３半導体領域と、
前記第１半導体領域の表面において、前記第２半導体領域及び前記第３半導体領域と離間されて形成されている第２導電型の第４半導体領域と、
前記第２半導体領域及び前記第３半導体領域に接続する第１電極と、を備える
半導体装置。
前記第３半導体領域と前記第４半導体領域は、前記第１電極に逆方向電圧が印加されたときに、前記第１半導体領域の前記第３半導体領域の端部から前記第４半導体領域の端部に達する空乏層による電位伝搬によって、電気的に接続される請求項１に記載の半導体装置。
アクティブ領域に前記第２半導体領域が形成され、終端領域に前記第３半導体領域及び前記第４半導体領域が形成されている請求項１に記載の半導体装置。
前記第１半導体領域上において、前記第３半導体領域上及び前記第４半導体領域上に形成された絶縁層と、
前記絶縁層内において、前記第３半導体領域と前記第４半導体領域との一部に跨り、且つ、前記絶縁層を介して前記第１半導体領域上に形成された第２電極と、
前記第１電極と前記第２電極とを接続する配線と、
を備える請求項１に記載の半導体装置。
前記第２半導体領域内において、前記第２半導体領域の表面に形成されている第２導電型の第５半導体領域と、前記第３半導体領域内において、前記第３半導体領域の表面に形成されている第２導電型の第６半導体領域とを備える請求項１に記載の半導体装置。
隣り合う前記第２半導体領域の一部に跨るように、第１ゲート絶縁膜を介して前記第１半導体領域上に形成されている第１ゲート電極と、
前記第２半導体領域と前記第３半導体領域の一部に跨るように、第２ゲート絶縁膜を介して前記第１半導体領域上に形成されている第２ゲート電極と、
を備える請求項１に記載の半導体装置。
前記第１半導体領域上、前記第３半導体領域上及び前記第４半導体領域上に形成された第３ゲート絶縁膜と、
前記第３半導体領域と前記第４半導体領域との一部に跨り、且つ、第３ゲート絶縁膜を介して前記第１半導体領域上に形成された第３ゲート電極と、
前記第１電極と第３ゲート電極とを接続するゲート配線と、
を備える請求項６に記載の半導体装置。
前記第１半導体領域において、前記第２半導体領域、前記第３半導体領域、及び、前記第４半導体領域に、前記半導体基体の主面に対して平行な方向に周期的に配列された第２導電型のピラー領域を備える請求項６に記載の半導体装置。
前記第２半導体領域内において、前記第２半導体領域の表面に第１導電型の第７半導体領域が形成され、前記第７半導体領域の両端に前記第５半導体領域が形成されている請求項６に記載の半導体装置。