JP2012248846A - 積層セラミックコンデンサの回路基板の実装構造 - Google Patents

Abstract

【課題】本発明は、積層セラミックコンデンサの回路基板の実装構造に関する
【解決手段】本発明の積層セラミックコンデンサの回路基板の実装構造は、内部電極が形成された誘電体層が積層され、前記内部電極に並列接続される外部電極端子が両端部に形成された積層セラミックコンデンサの回路基板の実装構造において、前記積層セラミックコンデンサの内部電極と回路基板が水平状態になるように配置されて前記外部電極端子と回路基板のランドが導電材により接合され、前記外部電極端子の面積Ａ_ＭＬＣＣに対する前記導電材の接合面積Ａ_{ＳＯＬＤＥＲ}の割合は１．４未満で構成されることにより、振動騒音を著しく減少させることができる作用効果が発揮されることができる。
【選択図】図１

Description

本発明は、積層セラミックコンデンサの回路基板の実装構造及びその実装方法に関し、より詳細には、回路基板の表面に積層セラミックコンデンサが実装されたランドが形成され、ランドと積層セラミックコンデンサの外部電極端子が導電材により接続されるが、導電材の接合面積の割合が積層セラミックコンデンサの外部電極端子の面積に比べ１．４未満で構成されるようにすることで、積層セラミックコンデンサの振動騒音を著しく減少させることができる積層セラミックコンデンサの回路基板の実装構造に関する。

一般的に、積層セラミックコンデンサ（Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ；ＭＬＣＣ）は、モバイル機器、ノートパソコン、コンピュータ、個人用の携帯情報端末（ＰＤＡ）などの多くの電子製品のプリント基板に取り付けられ、電気を充電または放電させる重要な機能を行うチップ型コンデンサであって、その使用用途及び容量によって様々なサイズ及び積層形態を有している。

また、積層セラミックコンデンサは、複数の誘電体層の間に異なる極性の内部電極が交互に積層された構造を有する。

このような積層セラミックコンデンサは、小型化が可能でありながら高容量が保持され、実装が容易であるという長所を有するため、様々な電子装置の部品として広く使用されている。

積層セラミックコンデンサの積層体を形成するセラミックス材料としては、比較的高い誘電率を有するチタン酸バリウムなどの強誘電体材料が一般的に用いられているが、このような強誘電体材料は、圧電性及び電歪性を有しているため、このような強誘電体材料に電場が加えられる場合、応力及び機械的変形が振動として表れ、積層セラミックコンデンサの端子電極から基板側にこのような振動が伝達される。

即ち、積層セラミックコンデンサに交流電圧が加えられた場合、積層セラミックコンデンサの素子本体に、Ｘ、Ｙ、Ｚの各方向に沿って応力（Ｆｘ、Ｆｔ、Ｆｚ）が発生し、それに伴って振動が発生する。この振動が端子電極から基板に伝達され、この基板全体が音響放射面となり、雑音になる振動音を発生させる。

このような振動音は、ほとんどが可聴周波数（２０〜２００００Ｈｚ）の振動音に該当するものであり、このような振動音は人に不愉快な音域の場合もあるため、これに対する解決策が必要となった。

最近、前記のような振動音による問題点を解決するために、積層セラミックコンデンサの外部端子の弾性的な変形により振動を防止する技術、圧電及び電歪により発生する振動の伝搬を抑制して雑音の発生を低減させる別途の部品を取り入れる技術、基板の振動を抑制するために実装された積層セラミックコンデンサの周りに基板ホールを形成する技術などの多様な技術が開示されたが、別途の工程が必要であり、複雑な工程に比べて十分な振動防止の効果が得られていない。

一方、積層セラミックコンデンサには、幅と厚さが実質的に同様な積層セラミックコンデンサがあり、幅と厚さが実質的に同様な積層セラミックコンデンサの場合、プリント基板に積層セラミックコンデンサを実装する際に、前記積層セラミックコンデンサの外側から積層セラミックコンデンサの内部導体の方向性を認識することができないため、プリント基板に前記積層セラミックコンデンサが内部導体の方向性とは関係なく実装される。

プリント基板に実装される前記積層セラミックコンデンサの内部導体の方向により、積層セラミックコンデンサの特性に差が生じ、特に、積層セラミックコンデンサの圧電性による振動騒音の特性において大きな差を見せる。

特に、最近の実験結果によると、前記積層セラミックコンデンサの実装方向と、積層セラミックコンデンサの外部電極端子とランドとを連結する導電材の量とが相互相関関係を有することにより、前記振動騒音の特性に大きな影響を与えることが明らかになった。

特に、前記積層セラミックコンデンサの内部電極面がプリント基板面と水平状態になるように実装し、前記積層セラミックコンデンサの外部電極端子とランドを連結する導電材と外部電極端子の接合面積の割合により積層セラミックコンデンサの振動騒音を著しく減少させることができるため、これを具現するための実装構造と実装方法が必要である。

韓国公開特許第１０−２０００−００４７５４７号公報

従って、本発明は、従来の積層セラミックコンデンサの実装構造及びその実装方法において提起されている全ての短所と問題点を解決するために導き出されたものであって、圧電現象に伴う振動により発生される騷音を積層セラミックコンデンサの外部電極端子に接合される導電材の接合面積の割合により減少させることができるようにした積層セラミックコンデンサの回路基板の実装構造が提供されることを発明の目的とする。

本発明の前記目的は、内部電極が形成された誘電体層が積層され、前記内部電極に並列接続される外部電極端子が両端部に形成された積層セラミックコンデンサの回路基板の実装構造において、前記積層セラミックコンデンサの内部電極と回路基板が水平状態になるように配置されて前記外部電極端子と回路基板のランドが導電材により接合され、前記外部電極端子の面積Ａ_ＭＬＣＣに対する前記導電材の接合面積Ａ_{ＳＯＬＤＥＲ}の割合は１．４未満で構成される積層セラミックコンデンサの回路基板の実装構造が提供されることにより達成されることができる。

この際、前記外部電極端子の面積Ａ_ＭＬＣＣは、積層セラミックコンデンサの両端部に形成された外部電極端子の長さと幅をそれぞれＬ_ＭＬＣＣ、Ｗ_ＭＬＣＣと定義してその長さと幅を乗じた値により算出される面積で定義されており、前記導電材の接合面積Ａ_{ＳＯＬＤＥＲ}は、積層セラミックコンデンサの外部電極端子と接合される導電材の長さと幅をそれぞれＬ_{ＳＯＬＤＥＲ}、Ｗ_{ＳＯＬＤＥＲ}と定義してその長さと幅を乗じた値により算出される面積で定義されることができる。

また、積層セラミックコンデンサの回路基板の実装構造において、前記外部電極端子の面積Ａ_ＭＬＣＣに対する前記導電材の接合面積Ａ_{ＳＯＬＤＥＲ}の割合は０．６以上〜１．４以下で構成されることが好ましい。

また、前記外部電極端子の面積Ａ_ＭＬＣＣに対する前記導電材の接合面積Ａ_{ＳＯＬＤＥＲ}の割合は０．６以上〜１．１以下で構成されることがさらに好ましい。

ここで、前記積層セラミックコンデンサは、リール（Ｒｅｅｌ）のような包装体により包装される際に、積層セラミックコンデンサの内部電極が回路基板に水平方向に実装されることができるように一方向に整列するテーピング（ｔａｐｉｎｇ）を施したものであって、幅Ｗと厚さＴが同一あるいは類似したものであることができる。ここで、積層セラミックコンデンサの幅と厚さが同一であるということは物理的な意味ではなく、社会通念上の意味であり、類似したということは０．７５≦Ｔ／Ｗ≦１．２５の範囲内であるという意味である。即ち、両端部に外部電極端子が形成された直方体状からなることができる。

一方、積層セラミックコンデンサの内部電極間の誘電体層数が多かったりその誘電体に印加される電場が大きいほど、積層セラミックコンデンサの圧電性による応力及び機械的変形が大きくなり、特に、誘電体層数が２００層以上または誘電体の厚さが３μｍ以下で振動騒音が顕著に発生する。

従って、ここで前記積層セラミックコンデンサの誘電体層の層数は２００層以上であることができ、誘電体層の誘電体の厚さは３μｍ以下であることができる。また、ここで前記積層セラミックコンデンサの誘電体層は、層数が２００層以上であるとともに誘電体の厚さは３μｍ以下である。

以上で説明したとおり、本発明の積層セラミックコンデンサの回路基板の実装構造は、積層セラミックコンデンサを回路基板に導電材を用いて接合固定する際に積層セラミックコンデンサの外部電極端子と回路基板のランドパターンを接合する導電材の接合面積を調節することにより積層セラミックコンデンサから生じる振動が基板に伝達されることを抑制することで騷音発生が顕著に低減される効果がある。

本発明の構造により積層セラミックコンデンサが回路基板に実装された形態を示す断面図である。 本発明の構造により積層セラミックコンデンサが回路基板に実装された状態を示す平面図である。 （ａ）は幅と厚さが同一あるいは類似した積層セラミックコンデンサを示す斜視図であり、（ｂ）は幅が厚さより大きい積層セラミックコンデンサを示した斜視図である。

本発明による積層セラミックコンデンサの回路基板の実装構造の前記目的に対する技術的構成をはじめ作用効果に関する事項は、本発明の好ましい実施形態が図示された図面を参照した以下の詳細な説明により理解されるであろう。

本発明を詳細な説明に先立ち、本明細書及び請求範囲に用いられた用語や単語は通常的かつ辞書的な意味に解釈されてはならず、発明者が自らの発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則にしたがって本発明の技術的思想にかなう意味と概念に解釈されなければならない。

従って、本明細書に記載された実施例の構成は本発明のもっとも好ましい一実施例に過ぎず、本発明の技術的思想の全てを代弁しているわけではないため、本出願時点においてこれらを代替することができる多様な均等物と変形例があり得ることを理解しなければならない。

図１は、本発明により積層セラミックコンデンサが回路基板に実装された形態を示す断面図であり、図２は、本発明により積層セラミックコンデンサが回路基板に実装された状態を示す平面図である。

図示されたように、本発明の積層セラミックコンデンサの回路基板の実装構造は、内部電極１２が形成された誘電体層１１が積層されており、前記内部電極１２に並列接続する外部電極端子１４ａ、１４ｂが両端部に形成された積層セラミックコンデンサの回路基板への実装構造と方法であって、前記回路基板２０の表面に前記積層セラミックコンデンサ１０が実装されるランド２１を形成し、前記積層セラミックコンデンサ１０の内部電極１２と前記回路基板２０が水平状態になるように配置して前記外部電極端子１４ａ、１４ｂとランドを導電接続し、前記外部電極端子１４ａ、１４ｂの面積Ａ_ＭＬＣＣに対する前記導電材の接合面積Ａ_{ＳＯＬＤＥＲ}の割合は１．４未満で構成されることができる。

ここで、前記外部電極端子１４ａ、１４ｂの面積Ａ_ＭＬＣＣは、積層セラミックコンデンサの両端部に形成された外部電極端子１４ａ、１４ｂの長さと幅をそれぞれＬ_ＭＬＣＣ、Ｗ_ＭＬＣＣと定義してその長さと幅を乗じた値により算出される面積で定義されており、前記導電材１５の接合面積Ａ_{ＳＯＬＤＥＲ}は、積層セラミックコンデンサの外部電極端子と接合される導電材１５の長さと幅をそれぞれＬ_{ＳＯＬＤＥＲ}、Ｗ_{ＳＯＬＤＥＲ}と定義してその長さと幅を乗じた値により算出される面積で定義されることができる。

図１に図示されたように、積層セラミックコンデンサ１０は、誘電体層１１と内部電極１２を交互に積層してなる小体１３と、小体１３の両端部において内部電極を交互に並列接続している一対の外部電極端子１４ａ、１４ｂと、で構成されることができる。

前記誘電体層１１は、チタン酸バリウムなどを主成分とする強誘電体材料で形成されており、チタン酸バリウムの他に全ての強誘電体材料を含む。

前記内部電極１２は、金属ペーストを焼結させた金属薄膜からなり、金属ペーストとしては、例えばＮｉ、Ｐｄ、Ａｇ−Ｐｄ、Ｃｕのような金属材料を主成分とするものが使用されている。

前記外部電極端子１４ａ、１４ｂもＣｕ、Ｎｉなどのような金属材料により形成されており、表面にははんだの湿潤性を良好にするためにはんだメッキが施されている。

前記回路基板２０の表面には、積層セラミックコンデンサを実装するためのランド２１が形成されており、ここで前記ランド２１は、回路基板２０の内部のソルダレジストが露出されており、露出されたソルダレジストの上面に導電材１５がコーティングされて積層セラミックコンデンサ１０を接合してランド２１上に実装するための部分である。ここで回路基板２０には、多層回路基板、単層両面プリント基板などが使用されることができ、特に回路基板２０を限定するものではない。

また、前記積層セラミックコンデンサ１０は、図３（ａ）に図示されたように幅Ｗと厚さＴが同一あるいはほぼ類似した形状、または図３（ｂ）に図示されたように幅が厚さより大きい形状、に製造されることができる。後者の場合、意図しなくても幅に比べて厚さが小さいため肉眼で区別して水平実装が可能であるが、前者の場合、幅と厚さのサイズだけでは肉眼で区別することが難しいため、水平実装と垂直実装が不規則に行われる。そのため、特に、前記積層セラミックコンデンサがリールのような包装体により包装される場合、積層セラミックコンデンサの内部電極が回路基板に水平方向に実装されることができるように一方向に整列するテーピング（ｔａｐｉｎｇ）を施し、幅Ｗと厚さＴが同一あるいは類似した積層セラミックコンデンサの場合、水平実装する際の振動による騷音低減の効果をさらに高めることができる。ここで前記積層セラミックコンデンサの幅、厚さが同一あるいは類似したということは、０．７５≦Ｔ／Ｗ≦１.２５の範囲内であり得るということを意味する。

前記導電材１５は、積層セラミックコンデンサ１０と回路基板２０を固定させるための接合手段であるとともに、積層セラミックコンデンサ１０と回路基板２０との間の振動媒体としての機能を持つが、導電材１５の接合面積が小さいほど振動媒体としての機能が低下するため、基板への振動伝達が低下され得る。

特に積層セラミックコンデンサを水平実装する場合は、積層セラミックコンデンサ１０の圧電性により端部が振動する際、導電材１５の接合面積の減少に伴って導電材１５による上面振動の伝達が急速に低下する。したがって、水平方向に実装する場合には、導電材１５の接合面積の減少に伴う振動騒音の減少幅が非常に大きくなる。

その反面、垂直方向に実装する場合には、前記の効果が発生しないため導電材１５の接合面積の割合に応じた振動騒音の減少幅が大きくない。

従って、積層セラミックコンデンサによる騷音を低減するためには、積層セラミックコンデンサ１０は、内部電極１２を基準に回路基板２０と水平状態になるように実装し、外部電極端子１４ａ、１４ｂの面積に対する導電材１５の接合面積の割合を小さくし振動伝達を減少させることが好ましい。

図３の積層セラミックコンデンサの幅Ｗと長さＬに応じた積層セラミックコンデンサの大きさには、０６０３（Ｌ×Ｗ＝０．６ｍｍ×０．３ｍｍ）、１００５、１６０８、２０１２、３２１６、３２２５などがあり、３２１６以上のサイズが大きい積層セラミックコンデンサの場合、積層セラミックコンデンサの外部電極端子の面積に比べて導電材の接合面積が狭くても両部材を接合するための導電材の絶対的な量が多いため、振動騒音の減少効果を大きくするためには、導電材の接合面積の割合を外部電極端子の面積に比べて１．４未満に保持することが好ましい。

一方、積層セラミックコンデンサの回路基板２０を実装する際の振動騒音は、業界では通常３０ｄＢ未満に制限されており、最近、電子製品の薄型化と小型化の傾向に応じて２５ｄＢまでを振動騒音の許容値として規制している。

これに対して、以下の表１のように、積層セラミックコンデンサの回路基板の実装構造において、前記外部電極端子の面積Ａ_ＭＬＣＣに対する前記導電材の接合面積Ａ_{ＳＯＬＤＥＲ}の割合は、好ましくは、０．６以上〜１．４以下で構成される場合振動騒音が３０ｄＢ未満に維持されることができ、さらに好ましくは、前記外部電極端子の面積Ａ_ＭＬＣＣに対する前記導電材の接合面積Ａ_{ＳＯＬＤＥＲ}の割合は０．６以上〜１．１以下で構成される場合２５ｄＢ以下となり、積層セラミックコンデンサの振動騒音を管理することができる。

この際、前記のように、積層セラミックコンデンサとランドを接合する導電材の接合面積を縮小するほど振動騒音が減少することが分かるが、外部電極端子１４ａ、１４ｂの面積に対する導電材１５の接合面積の割合が０．６未満で形成される場合には、積層セラミックコンデンサの外部電極と回路基板のランドとの間の接合力が顕著に減少されるため、接合信頼性が低下され得る。

前記導電材１５は、回路基板２０と積層セラミックコンデンサとの間の電気的な接続のために電気が導通される材料であって、特に限定されないが、はんだ（ｓｏｌｄｅｒ）を使用することが一般的である。

以上、本発明の好ましい実施例を参照して説明したが、該当技術分野において通常の知識を有する者であれば、添付の特許請求範囲に記載された本発明の思想及び領域を外れない範囲内で多様な修正及び変形が可能であることを理解するであろう。

Claims (7)

1. 内部電極が形成された誘電体層が積層され、前記内部電極に並列接続される外部電極端子が両端部に形成された積層セラミックコンデンサの回路基板の実装構造において、
   前記積層セラミックコンデンサの内部電極と回路基板が水平状態になるように配置されて前記外部電極端子と回路基板のランドが導電材により接合され、前記外部電極端子の面積Ａ_ＭＬＣＣに対する前記導電材の接合面積Ａ_{ＳＯＬＤＥＲ}の割合は１．４未満で構成される積層セラミックコンデンサの回路基板の実装構造
   （ここで、前記外部電極端子の面積Ａ_ＭＬＣＣは、積層セラミックコンデンサの両端部に形成された外部電極端子の長さと幅をそれぞれＬ_ＭＬＣＣ、Ｗ_ＭＬＣＣと定義してその長さと幅を乗じた値により算出される面積で定義されており、前記導電材の接合面積Ａ_{ＳＯＬＤＥＲ}は、積層セラミックコンデンサの外部電極端子と接合される導電材の長さと幅をそれぞれＬ_{ＳＯＬＤＥＲ}、Ｗ_{ＳＯＬＤＥＲ}と定義してその長さと幅を乗じた値により算出される面積で定義される）。
2. 前記積層セラミックコンデンサは、水平方向に実装されるようにテーピングを施したものであって、幅Ｗと厚さＴが同一あるいは類似したものである請求項１に記載の積層セラミックコンデンサの回路基板の実装構造。
3. 前記積層セラミックコンデンサの誘電体層の層数が２００層以上である請求項１又は２に記載の積層セラミックコンデンサの回路基板の実装構造。
4. 前記積層セラミックコンデンサの誘電体層の誘電体の厚さが３μｍ以下である請求項１又は２に記載の積層セラミックコンデンサの回路基板の実装構造。
5. 前記積層セラミックコンデンサの誘電体層は、層数が２００層以上であり誘電体の厚さは３μｍ以下である請求項１又は２に記載の積層セラミックコンデンサの回路基板の実装構造。
6. 前記外部電極端子の面積Ａ_ＭＬＣＣに対する前記導電材の接合面積Ａ_{ＳＯＬＤＥＲ}の割合は０．６以上〜１．４以下で構成される請求項１に記載の積層セラミックコンデンサの回路基板の実装構造。
7. 前記外部電極端子の面積Ａ_ＭＬＣＣに対する前記導電材の接合面積Ａ_{ＳＯＬＤＥＲ}の割合は０．６以上〜１．１以下で構成される請求項１に記載の積層セラミックコンデンサの回路基板の実装構造。

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