JP2012249286A - 時間差加算器を含むシステムオンチップ、時間差累算器を含むシステムオンチップ、シグマ−デルタタイムデジタル変換器、デジタル位相ロックループ、温度センサ、及びシステムオンチップ - Google Patents

時間差加算器を含むシステムオンチップ、時間差累算器を含むシステムオンチップ、シグマ−デルタタイムデジタル変換器、デジタル位相ロックループ、温度センサ、及びシステムオンチップ Download PDF

Info

Publication number
JP2012249286A
JP2012249286A JP2012117722A JP2012117722A JP2012249286A JP 2012249286 A JP2012249286 A JP 2012249286A JP 2012117722 A JP2012117722 A JP 2012117722A JP 2012117722 A JP2012117722 A JP 2012117722A JP 2012249286 A JP2012249286 A JP 2012249286A
Authority
JP
Japan
Prior art keywords
signal
time difference
time
output
input signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012117722A
Other languages
English (en)
Other versions
JP2012249286A5 (ja
JP5912856B2 (ja
Inventor
Seong-Jeong Kim
晟▲禎▼ 金
Ji-Hyon Kim
志▲ヒョン▼ 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2012249286A publication Critical patent/JP2012249286A/ja
Publication of JP2012249286A5 publication Critical patent/JP2012249286A5/ja
Application granted granted Critical
Publication of JP5912856B2 publication Critical patent/JP5912856B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Logic Circuits (AREA)

Abstract

【課題】 入力信号間の時間差を加算する時間差加算器を含むシステムオンチップを提供する。
【解決手段】 時間差加算器１００は、第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、第３入力信号ＳＩＮ３、及び第４入力信号ＳＩＮ４に応答して第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を生成する。時間差加算器１００は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差ＴＤ１、及び、第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差ＴＤ２を加算することによって、第１時間差ＴＤ１と第２時間差ＴＤ２との和に相応する時間差（ＴＤ１＋ＴＤ２）を有する第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を出力する。これにより、低い電源電圧環境において、時間ドメインで信号処理を遂行することができ、性能を向上させることができる。
【選択図】 図１

Description

本発明は、信号処理に関し、より詳細には時間差加算器を含むシステムオンチップ（Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ；ＳＯＣ）、時間差累算器を含むシステムオンチップ、シグマ−デルタタイムデジタル変換器、デジタル位相ロックループ、温度センサ、およびシステムオンチップに関する。
タイムデジタル変換器（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ；ＴＤＣ）は、入力信号間の時間差（Ｔｉｍｅ Ｄｉｆｆｅｒｅｎｃｅ）をデジタル信号に変換する装置である。一方、デザインルールが減少して電源電圧が低くなることによって、電圧信号の信号対雑音比（Ｓｉｇｎａｌ−ｔｏ−Ｎｏｉｓｅ Ｒａｉｔｏ；ＳＮＲ）が低くなり、電圧信号をデジタル信号に変換するアナログ−デジタル変換器（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ；ＡＤＣ）の性能が悪化することになりうる。これに従って、アナログ−デジタル変換器は時間差をデジタル信号に変換するタイムデジタル変換器に代替される。
特開２００９−２１８７２９号公報 韓国特許出願公開２０１０-００６２９０８号 韓国特許出願公開２０１０-００１８９３４号 韓国特許出願公開２００８-００４３９７８号
本発明の目的は、入力信号間の時間差を加算する時間差加算器（Ｔｉｍｅ Ｄｉｆｆｅｒｅｎｃｅ Ａｄｄｅｒ）を含むシステムオンチップを提供することにある。
本発明の他の目的は、入力信号間の時間差を累算する時間差累算器（Ｔｉｍｅ Ｄｉｆｆｅｒｅｎｃｅ Ａｃｃｕｍｕｌａｔｏｒ）を含むシステムオンチップを提供することにある。
本発明のまた他の目的は、シグマ−デルタ方式で入力信号間の時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器（Ｓｉｇｍａ−Ｄｅｌｔａ Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）を提供することにある。
本発明のまた他の目的は、シグマ−デルタタイムデジタル変換器を含むデジタル位相ロックループ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；ＤＰＬＬ）を提供することにある。
本発明のまた他の目的は、シグマ−デルタタイムデジタル変換器を含む温度センサを提供することにある。
本発明の時間差加算器を含むシステムオンチップは、第１レジスタ部及び第２レジスタ部を含む。第１レジスタ部は、第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する。第２レジスタ部は、第２時間差を有する第３入力信号及び第４入力信号を受信し、第１信号に応答して第１出力信号に対して第１時間差と第２時間差との和に相当する第３時間差を有する第２出力信号を生成する。
第１レジスタ部は、第２入力信号をオフセット時間ほど遅延させて第１ホールド信号を生成する第１オフセット遅延器と、第１入力信号を受信する第１入力端子、第１ホールド信号を受信する第１ホールド端子、第１信号を受信する第１アウェイク端子、及び第１出力信号を出力する第１出力端子を有する第１時間レジスタと、を含むことができる。
第２レジスタ部は、第３入力信号をオフセット時間ほど遅延させて第２ホールド信号を生成する第２オフセット遅延器と、第４入力信号を受信する第２入力端子、第２ホールド信号を受信する第２ホールド端子、第１信号を受信する第２アウェイク端子、及び第２出力信号を出力する第２出力端子を有する第２時間レジスタと、を含むことができる。
第１時間レジスタは、第１信号が有する第１信号上昇エッジが発生した時刻から、ディスチャージ時間からオフセット時間及び第１時間差が減算された時間の経過後、第１出力信号上昇エッジを有する第１出力信号を出力し、第２時間レジスタは、第１信号上昇エッジが発生した時刻から、ディスチャージ時間からオフセット時間が減算され第２時間差が加算された時間の経過後、第２１出力信号上昇エッジを有する第２出力信号を出力することができる。
第１時間レジスタ及び第２時間レジスタは、第１キャパシタ及び第２キャパシタを各々含み、第１キャパシタ及び第２キャパシタは実質的に同じキャパシタンスを有し、ディスチャージ時間は実質的に同じキャパシタンスによって決定される。
第１時間レジスタは、第１入力信号を反転させる第１インバータと、第１ホールド信号に応答して第１インバータを非活性化させ、第１信号に応答して第１インバータを活性化させるインバータ制御部と、第１インバータの出力信号に応答して充電または放電されるキャパシタと、キャパシタの電圧に基づいて第１出力信号を生成する第２インバータと、を含むことができる。
キャパシタは、第１入力信号と第１ホールド信号との間の時間差に相当する時間の間に放電されることによって、第１入力信号と第１ホールド信号との間の時間差に対する情報を保存することができる。
キャパシタの放電は、第１入力信号上昇エッジに応答して始まり、第１ホールド信号が有する第１ホールド信号上昇エッジに応答して中止し、第１信号上昇エッジに応答して再開することができる。
第１インバータは、第１入力信号が印加される第１Ｐゲート、インバータ制御部を通じて電源電圧に接続された第１Ｐソース、及び中間ノードに接続された第１Ｐドレーンを含む第１ＰＭＯＳトランジスタと、第１入力信号が印加される第１Ｎゲート、インバータ制御部を通じて接地電圧に接続された第１Ｎソース、及び中間ノードに接続された第１Ｎドレーンを含む第１ＮＭＯＳトランジスタと、を含むことができる。インバータ制御部は、電源電圧と第１ＰＭＯＳトランジスタとの間に接続された第２ＰＭＯＳトランジスタと、接地電圧と第１ＮＭＯＳトランジスタとの間に接続された第２ＮＭＯＳトランジスタと、第２ＰＭＯＳトランジスタが有する第２Ｐゲートに接続された出力端子、第２ＮＭＯＳトランジスタが有する第２Ｎゲートに接続された反転出力端子、反転出力端子に接続されたデータ端子、及びクロック端子を含むＤ−フリップフロップと、Ｄ−フリップフロップの反転出力端子から出力される反転出力信号に応答してＤ−フリップフロップのクロック端子に第１ホールド信号または第１信号を選択的に出力する選択器と、を含むことができる。キャパシタは中間ノードと接地電圧との間に接続される。第２インバータは、中間ノードに接続された第３Ｐゲート、電源電圧に接続された第３Ｐソース、及び第１出力信号が出力される第３Ｐドレーンを含む第３ＰＭＯＳトランジスタと、中間ノードに接続された第３Ｎゲート、接地電圧に接続された第３Ｎソース、及び第１出力信号が出力される第３Ｎドレーンを含む第３ＮＭＯＳトランジスタと、を含むことができる。
第１時間レジスタは、第１入力信号を反転させる第１インバータと、第１ホールド信号に応答して第１インバータを非活性化させ、第１信号に応答して第１インバータを活性化させるインバータ制御部と、第１インバータの出力信号に応答して充電または放電されるキャパシタと、キャパシタの電圧を基準電圧と比較して第１出力信号を生成する比較器と、を含むことができる。
第１信号は、第１入力信号、第２入力信号、第３入力信号、または第４入力信号のうち、いずれか１つの信号を遅延または反転させて生成されたアウェイク信号であることができる。
本発明の時間差加算器を含むシステムオンチップは、第１レジスタ部及び第２レジスタ部を含む。第１レジスタ部は、第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する。第２レジスタ部は、第２時間差を有する第３入力信号及び第４入力信号を受信し、第１信号に応答して第１出力信号に対して第１時間差と第２時間差との和に相当する第３時間差を有する第２出力信号を生成する。第１レジスタ部は、第２入力信号をオフセット時間ほど遅延させて第１ホールド信号を生成する第１オフセット遅延器と、第１入力信号を受信する第１入力端子、第１ホールド信号を受信する第１ホールド端子、第１信号を受信する第１アウェイク端子、及び第１出力信号を出力する第１出力端子を有する第１時間レジスタと、を含む。第２レジスタ部は、第３入力信号をオフセット時間ほど遅延させて第２ホールド信号を生成する第２オフセット遅延器と、第４入力信号を受信する第２入力端子、第２ホールド信号を受信する第２ホールド端子、第１信号を受信する第２アウェイク端子、及び第２出力信号を出力する第２出力端子を有する第２時間レジスタと、を含む。
本発明の時間差加算器を含むシステムオンチップは、第１レジスタ部及び第２レジスタ部を含む。第１レジスタ部は、第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する。第２レジスタ部は、第２時間差を有する第３入力信号及び第４入力信号を受信し、第１信号に応答して第１出力信号に対して第１時間差と第２時間差との和に相当する第３時間差を有する第２出力信号を生成する。第１レジスタ部は、第１入力信号を受信する第１入力端子、第２入力信号を受信する第１ホールド端子、第１信号を受信する第１アウェイク端子、及び第１出力信号を出力する第１出力端子を有する第１時間レジスタを含み、第２レジスタ部は、第４入力信号を受信する第２入力端子、第３入力信号を受信する第２ホールド端子、第１信号を受信する第２アウェイク端子、及び第２出力信号を出力する第２出力端子を有する第２時間レジスタを含む。
第１時間レジスタは、第１信号上昇エッジから、ディスチャージ時間から第１時間差が減算された時間の後、第１出力信号上昇エッジを有する第１出力信号を出力し、第２時間レジスタは、第１信号上昇エッジから、ディスチャージ時間に第２時間差が加算された時間の後、第２出力信号上昇エッジを有する第２出力信号を出力することができる。
本発明の時間差加算器を含むシステムオンチップは、第１レジスタ部及び第２レジスタ部を含む。第１レジスタ部は、第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する。第２レジスタ部は、第２時間差を有する第３入力信号及び第４入力信号を受信し、第１信号に応答して第１出力信号に対して第１時間差と第２時間差との和に相当する第３時間差を有する第２出力信号を生成する。第１レジスタ部は、第２入力信号をオフセット時間ほど遅延させて第１ホールド信号を生成する第１オフセット遅延器と、第１入力信号を受信する第１入力端子、第１ホールド信号を受信する第１ホールド端子、第２信号を受信する第１プリチャージ端子、第１信号を受信する第１アウェイク端子、及び第１出力信号を出力する第１出力端子を有する第１時間レジスタと、を含む。第２レジスタ部は、第３入力信号をオフセット時間ほど遅延させて第２ホールド信号を生成する第２オフセット遅延器と、第４入力信号を受信する第２入力端子、第２ホールド信号を受信する第２ホールド端子、第２信号を受信する第１プリチャージ端子、第１信号を受信する第２アウェイク端子、及び、第２出力信号を出力する第２出力端子を有する第２時間レジスタと、を含む。
第１時間レジスタは、中間ノードと接地電圧との間に接続されたキャパシタと、中間ノードと電源電圧との間に接続され第２信号に応答してキャパシタを充電させるプルアップトランジスタと、中間ノードと接地電圧との間に接続されたプルダウントランジスタと、第１入力信号に応答してプルダウントランジスタをターンオンさせ、ホールド信号に応答してプルダウントランジスタをターンオフさせ、第１信号に応答してプルダウントランジスタをターンオンさせるプルダウントランジスタ制御部と、キャパシタの電圧に基づいて第１出力信号を生成する出力部と、を含むことができる。
プルダウントランジスタ制御部は、第１入力信号を受信するセット端子、第１ホールド信号を受信するリセット端子、及び出力端子を含むセット−リセットラッチと、セット−リセットラッチの出力端子で出力された出力信号及び第１信号にＯＲ演算を遂行し、プルダウントランジスタのゲートに接続された出力端子を含むＯＲゲートと、を含むことができる。
時間差加算器は、第１信号及び第２信号を生成する制御部をさらに含むことができる。制御部は、第１入力信号を反転させて第１入力信号の反転信号を生成する第１インバータと、第１入力信号の反転信号を遅延させるアウェイク遅延器と、第１入力信号の反転信号を受信するセット端子、アウェイク遅延器の出力信号を受信するリセット端子、及び第１信号を出力する出力端子を有する第１セット−リセットラッチと、アウェイク遅延器の出力信号を遅延させるプリチャージ遅延器と、アウェイク遅延器の出力信号を受信するセット端子、プリチャージ遅延器の出力信号を受信するリセット端子、及び出力端子を有する第２セット−リセットラッチと、第２セット−リセットラッチの出力信号を反転させて第２信号を生成する第２インバータと、を含むことができる。
また、本発明の時間差加算器を含むシステムオンチップは、第１レジスタ部及び第２レジスタ部を含む。第１レジスタ部は、第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する。第２レジスタ部は、第２時間差を有する第３入力信号及び第４入力信号を受信し、第１信号に応答して第１出力信号に対して第１時間差と第２時間差との和に相当する第３時間差を有する第２出力信号を生成する。第１レジスタ部は、第１入力信号を受信する第１入力端子、第２入力信号を受信する第１ホールド端子、第２信号を受信する第１プリチャージ端子、第１信号を受信する第１アウェイク端子、及び第１出力信号を出力する第１出力端子を有する第１時間レジスタを含み、第２レジスタ部は、第４入力信号を受信する第２入力端子、第３入力信号を受信する第２ホールド端子、第２信号を受信する第１プリチャージ端子、第１信号を受信する第２アウェイク端子、及び第２出力信号を出力する第２出力端子を有する第２時間レジスタを含む。
本発明の時間差累算器を含むシステムオンチップは、第１時間差加算器及び第２時間差加算器を含む。第１時間差加算器は、第１入力信号と第２入力信号との間の第１時間差、及び、第１出力済み信号と第２出力済み信号と間の第２時間差を加算して、第１時間差と第２時間差との和に相当する第３時間差を有する第１出力信号及び第２出力信号を生成する。第２時間差加算器は、第１出力信号と第２出力信号との間の第３時間差、及び、実質的に同一信号間の時間差を加算して、第３時間差を有する第１出力済み信号及び第２出力済み信号を生成する。
実質的に同一信号は、第１出力信号、第２出力信号、第１出力信号の反転信号、または、第２出力信号の反転信号のうち、いずれか１つであることができる。
また、本発明の時間差累算器を含むシステムオンチップは、時間差加算器、第１遅延器及び第２遅延器を含む。時間差加算器は、第１入力信号と第２入力信号との間の第１時間差、及び、第１出力済み信号と第２出力済み信号との間の第２時間差を加算して第１時間差と第２時間差との和に相当する第３時間差を有する第１出力信号及び第２出力信号を生成する。第１遅延器は、第１出力信号を所定時間ほど遅延させて第１出力済み信号を生成する。第２遅延器は、第２出力信号を所定時間ほど遅延させて第２出力済み信号を生成する。
本発明のシグマ−デルタタイムデジタル変換器は、時間差加算器、時間差累算器、時間ドメイン量子化器、及びデジタルタイム変換器を含む。時間差加算器は、第１入力信号と第２入力信号との間の第１時間差から、第１フィードバック信号と第２フィードバック信号との間の第２時間差を減算し得られた第３時間差を有する第１加算信号及び第２加算信号を生成する。時間差累算器は、第１加算信号と第２加算信号との間の第３時間差を累算して第１累算信号及び第２累算信号を生成する。時間ドメイン量子化器は、第１累算信号と第２累算信号との間の時間差をデジタル出力信号に変換する。デジタルタイム変換器は、デジタル出力信号を第１フィードバック信号及び第２フィードバック信号に変換する。
また、本発明のシグマ−デルタタイムデジタル変換器は、時間差調節部、時間差累算器、及び時間ドメイン量子化器を含む。時間差調節部は第１入力信号、第２入力信号及びデジタル出力信号を受信し、デジタル出力信号に基づいて第１入力信号または第２入力信号をデジタル出力信号に相当する遅延時間ほど遅延させることによって第１加算信号及び第２加算信号を生成する。時間差累算器は、第１加算信号と第２加算信号との間の時間差を累算して第１累算信号及び第２累算信号を生成する。時間ドメイン量子化器は、第１累算信号と第２累算信号との間の時間差をデジタル出力信号に変換する。
時間差調節部は、第１入力信号または第２入力信号のうち少なくとも１つの信号を遅延させる少なくとも１つの遅延器と、デジタル出力信号に応答して遅延器によって遅れなかった少なくとも１つの信号、または、遅延器によって遅れた遅延器の出力信号を選択的に出力する少なくとも１つの選択器とを含むことができる。
本発明のデジタル位相ロックループは、位相検出器、デジタルループフィルタ、デジタル制御発振器、及び分周器を含む。位相検出器は、基準入力信号とフィードバック信号との間の第１時間差に相当するデジタル時間差信号を生成する。デジタルループフィルタは、デジタル時間差信号をフィルタリングしてデジタル制御信号を生成する。デジタル制御発振器は、デジタル制御信号に応答して出力信号を生成する。分周器は、出力信号を分周してフィードバック信号を生成する。位相検出器は、基準入力信号とフィードバック信号との間の第１時間差から、第１内部フィードバック信号と第２内部フィードバック信号との間の第２時間差を減算して、第１時間差から第２時間差が減算された第３時間差を有する第１加算信号及び第２加算信号を生成する時間差加算器と、第１加算信号と第２加算信号との間の第３時間差を累算して第１累算信号及び第２累算信号を生成する時間差累算器と、第１累算信号と第２累算信号との間の時間差をデジタル時間差信号に変換する時間ドメイン量子化器と、デジタル時間差信号を第１内部フィードバック信号及び第２内部フィードバック信号に変換するデジタルタイム変換器と、を含む。
また、本発明のデジタル位相ロックループは、位相検出器、デジタルループフィルタ、デジタル制御発振器、及び分周器を含む。位相検出器は、基準入力信号とフィードバック信号との間の時間差に相当するデジタル時間差信号を生成する。デジタルループフィルタはデジタル時間差信号をフィルタリングしてデジタル制御信号を生成する。デジタル制御発振器は、デジタル制御信号に応答して出力信号を生成する。分周器は出力信号を分周してフィードバック信号を生成する。位相検出器は、デジタル時間差信号に基づいて基準入力信号、または、フィードバック信号をデジタル時間差信号に相当する遅延時間ほど遅延させることによって第１加算信号及び第２加算信号を生成する時間差調節部と、第１加算信号と第２加算信号との間の時間差を累算して第１累算信号及び第２累算信号を生成する時間差累算器と、第１累算信号と第２累算信号との間の時間差をデジタル時間差信号に変換する時間ドメイン量子化器と、を含む。
本発明の温度センサは、センシング部及びシグマ−デルタタイムデジタル変換器を含む。センシング部は、温度を感知して温度に相当する第１時間差を有する第１入力信号及び第２入力信号を生成する。シグマ−デルタタイムデジタル変換器は、第１入力信号と第２入力信号との間の第１時間差に相当するデジタル出力信号を生成する。シグマ−デルタタイムデジタル変換器は、第１入力信号と第２入力信号との間の第１時間差から第１フィードバック信号と第２フィードバック信号との間の第２時間差を減算し得られた第３時間差を有する第１加算信号及び第２加算信号を生成する時間差加算器と、第１加算信号と第２加算信号との間の第３時間差を累算して、第１累算信号及び第２累算信号を生成する時間差累算器と、第１累算信号と第２累算信号との間の時間差をデジタル出力信号に変換する時間ドメイン量子化器と、デジタル出力信号を第１フィードバック信号及び第２フィードバック信号に変換するデジタルタイム変換器と、を含む。
センシング部は、パルスを生成するパルス生成器と、パルスを実質的に一定の第１遅延時間ほど遅延させて第１入力信号として出力する温度鈍感遅延ラインと、パルスを温度に従がって変更される第２遅延時間ほど遅延させて第２入力信号として出力する温度敏感遅延ラインと、を含むことができる。
また、本発明の温度センサは、センシング部及びシグマ−デルタタイムデジタル変換器を含む。センシング部は温度を感知して温度に相当する時間差を有する第１入力信号及び第２入力信号を生成する。シグマ−デルタタイムデジタル変換器は、第１入力信号と第２入力信号との間の時間差に相当するデジタル出力信号を生成する。シグマ−デルタタイムデジタル変換器は、デジタル出力信号に基づいて第１入力信号または第２入力信号をデジタル出力信号に相当する遅延時間ほどさらに遅延させることによって第１加算信号及び第２加算信号を生成する時間差調節部と、第１加算信号と第２加算信号との間の時間差を累算して第１累算信号及び第２累算信号を生成する時間差累算器と、第１累算信号と第２累算信号との間の時間差をデジタル出力信号に変換する時間ドメイン量子化器と、を含む。
本発明のシステムオンチップは、時間差加算器を含む。時間差加算器は、複数の入力信号に基づいて第１出力信号及び第２出力信号を生成する。第１出力信号は、複数の入力信号のうち第１時間差を有する第１入力信号カップルに基づいてトリガ信号に応答して生成され、第２出力信号は、複数の入力信号のうち第２時間差を有する第２入力信号カップルに基づいてトリガ信号に応答して生成される。第１出力信号及び第２出力信号は、第１時間差及び第２時間差に基づいて決定される第３時間差を有する。
時間差加算器は、第１入力信号カップルに基づいてトリガ信号に応答して第１出力信号を生成する第１レジスタ部と、第２入力信号カップルに基づいてトリガ信号に応答して第２出力信号を生成する第２レジスタ部と、を含むことができる。
第１入力信号カップルは、第１入力信号及び第２入力信号を含み、第１レジスタ部は、第２入力信号をオフセット時間ほど遅延させて第１ホールド信号を生成する第１オフセット遅延器と、第１入力信号を受信する第１入力端子、第１ホールド信号を受信する第１ホールド端子、トリガ信号を受信する第１アウェイク端子、及び第１出力信号を出力する第１出力端子を有する第１時間レジスタと、を含むことができる。
第２入力信号カップルは、第３入力信号及び第４入力信号を含み、第２レジスタ部は、第３入力信号をオフセット時間ほど遅延させて第２ホールド信号を生成する第２オフセット遅延器と、第４入力信号を受信する第２入力端子、第２ホールド信号を受信する第２ホールド端子、トリガ信号を受信する第２アウェイク端子、及び第２出力信号を出力する第２出力端子を有する第２時間レジスタと、を含むことができる。
第１入力信号カップルは、第１入力信号及び第２入力信号を含み、第１レジスタ部は、第１入力信号を受信する第１入力端子、第２入力信号を受信する第１ホールド端子、トリガ信号を受信する第１アウェイク端子、及び第１出力信号を出力する第１出力端子を有する第１時間レジスタを含むことができる。
第２入力信号カップルは、第３入力信号及び第４入力信号を含み、第２レジスタ部は、第４入力信号を受信する第２入力端子、第３入力信号を受信する第２ホールド端子、トリガ信号を受信する第２アウェイク端子、及び第２出力信号を出力する第２出力端子を有する第２時間レジスタを含むことができる。
本発明の時間差加算器を含むシステムオンチップは、入力信号間の時間差を正確に加算することができる。
また、本発明の時間差累算器を含むシステムオンチップは、入力信号間の時間差を正確に累算することができる。
また、本発明のシグマ−デルタタイムデジタル変換器は、入力信号間の時間差が正確に反映されているデジタル信号に変換することができる。
また、デジタル位相ロックループは、シグマ−デルタタイムデジタル変換器を含んでおり、低い電源電圧環境においても望む周波数を有する信号を正確に出力することができる。
また、本発明の温度センサは、シグマ−デルタタイムデジタル変換器を含んでおり、低い電源電圧環境においても温度を正確に感知することができる。
本発明の第１実施形態に係る時間差加算器を示す図面である。 図１の時間差加算器で遂行される時間差加算の恒等元及び逆元を示す図面である。 図１の時間差加算器で遂行される時間差加算の恒等元及び逆元を示す図面である。 本発明の第１実施形態に係る時間差加算器を示すブロック図である。 図４の時間差加算器に含まれた時間レジスタの一例を示す回路図である。 図５の時間レジスタの動作を説明するためのタイミング図である。 図４の時間差加算器に含まれた時間レジスタの他の例を示す回路図である。 図４の時間差加算器に含まれた時間レジスタのまた他の例を示す回路図である。 図４の時間差加算器に含まれた時間レジスタのまた他の例を示す回路図である。 図４の時間差加算器の動作の一例を説明するためのタイミング図である。 図４の時間差加算器の動作の他の例を説明するためのタイミング図である。 本発明の第２実施形態に係る時間差加算器を示すブロック図である。 図１２の時間差加算器の動作の一例を説明するためのタイミング図である。 本発明の第３実施形態に係る時間差加算器を示すブロック図である。 図１４の時間差加算器に含まれた時間レジスタの一例を示す回路図である。 図１４の時間差加算器に含まれた制御部の一例を示す回路図である。 図１５の時間レジスタの動作を説明するためのタイミング図である。 図１４の時間差加算器に含まれた時間レジスタの他の例を示す回路図である。 図１４の時間差加算器の動作の一例を説明するためのタイミング図である。 本発明の第４実施形態に係る時間差加算器を示すブロック図である。 本発明の第５実施形態に係る時間差累算器を示す図面である。 本発明の第５実施形態に係る時間差累算器を示すブロック図である。 本発明の第６実施形態に係る時間差累算器を示すブロック図である。 図２３の時間差累算器に含まれた遅延部の一例を示す回路図である。 図２４の遅延部に含まれたトランジスタの配置の一例を説明するための図面である。 本発明の第７実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。 図２６のシグマ−デルタタイムデジタル変換器で遂行されるノイズシェーピングを説明するための図面である。 図２６のシグマ−デルタタイムデジタル変換器に含まれた時間ドメイン量子化器の一例を示すブロック図である。 図２６のシグマ−デルタタイムデジタル変換器に含まれた時間ドメイン量子化器の他の例を示すブロック図である。 図２６のシグマ−デルタタイムデジタル変換器に含まれたデジタルタイム変換器の一例を示すブロック図である。 図２６のシグマ−デルタタイムデジタル変換器に含まれたデジタルタイム変換器の他の例を示すブロック図である。 本発明の第８実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。 本発明の第９実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。 図３３のシグマ−デルタタイムデジタル変換器の一例を示すブロック図である。 図３３のシグマ−デルタタイムデジタル変換器の他の例を示すブロック図である。 本発明の第１０実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。 本発明の第１１実施形態に係るデジタル位相ロックループを示すブロック図である。 本発明の第１２実施形態に係るシグマ−デルタタイムデジタル変換器を含むアナログデジタル変換器を示すブロック図である。 本発明の第１３実施形態に係るシグマ−デルタタイムデジタル変換器を含むセンサを示すブロック図である。 本発明の第１４実施形態に係るデジタル位相ロックループを含む集積回路を示すブロック図である。 本発明の第１５実施形態に係るデジタル位相ロックループを含む送受信器を示すブロック図である。 本発明の第１６実施形態に係るデジタル位相ロックループを含むメモリ装置を示すブロック図である。 本発明の第１７実施形態に係るデジタル位相ロックループをモバイルシステムに応用した例を示すブロック図である。 本発明の第１８実施形態に係るデジタル位相ロックループをコンピューティングシステムに応用した例を示すブロック図である。
本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解するべきである。
本明細書において、「第１」、「第２」等の用語は多様な構成要素を説明するのに使用することができるが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は１つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
ある構成要素が他の構成要素に「連結されて」いる、または「接続されて」いると言及された場合には、その他の構成要素に直接的に連結されていたり、または接続されていたりすることを意味するが、中間に他の構成要素が存在する場合も含むと理解するべきである。一方、ある構成要素が他の構成要素に「直接連結されて」いる、または「直接接続されて」いると言及された場合には、中間に他の構成要素が存在しないと理解すべきである。構成要素の間の関係を説明する他の表現、即ち、「〜間に」と「すぐに〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。
本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを示すものであって、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。
また、別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。
以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同一構成要素に対しては同一または類似する参照符号を使用する。
（第１実施形態）
図１は本発明の実施形態に係る時間差加算器を示す図面であり、図２及び図３は図１の時間差加算器で遂行される時間差加算の恒等元及び逆元を示す図面である。
図１を参照すれば、時間差加算器１００は、第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、第３入力信号ＳＩＮ３、及び第４入力信号ＳＩＮ４に応答して第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を生成する。時間差加算器１００は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差ＴＤ１、及び、第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差ＴＤ２を加算することによって、第１時間差ＴＤ１と第２時間差ＴＤ２との和に相当する時間差（ＴＤ１＋ＴＤ２）を有する第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を出力する。
図２及び図３に示したように、任意の時間差ＴＤを有する信号に対して時間差加算器１００で遂行される時間差加算（例えば、演算子「＋」）の恒等元及び逆元を定義することができる。即ち、任意の時間差ＴＤを有する信号に対して、式（１）を満足する時間差加算の恒等元「０」が存在する。
ＴＤ＋０＝０＋ＴＤ＝ＴＤ ・・・・・（１）
また、任意の時間差ＴＤを有する信号に対する時間差加算で、式（２）を満足する任意の時間差ＴＤの逆元（−ＴＤ）が存在する。
ＴＤ＋（−ＴＤ）＝（−ＴＤ）＋ＴＤ＝０ ・・・・・（２）
このように、本発明の第１実施形態に係る時間差加算器１００は、任意の時間差ＴＤを有する信号が閉じられている時間差加算を遂行できる。
一方、半導体装置に対するデザインルールが減少することによって、電源電圧、及び／または、動作電圧が低くなり、これに従って、電圧ドメインでの信号対雑音比が減少している。しかし、電源電圧、及び／または、動作電圧が低くなることによって、電圧信号のローレベルからハイレベルへの遷移時間、または、ハイレベルからローレベルへの遷移時間は減少する。これに従って、時間ドメインでの信号対雑音比を増加することができる。従って、低い電源電圧環境において、電子回路及び装置は、時間ドメインで信号処理を遂行することによって性能を向上させることができる。即ち、低い電源電圧環境において、本発明の第１実施形態に係る時間差加算器１００、及び／または、時間差累算器が時間ドメインで信号処理を遂行することによって時間差加算器１００、及び／または、時間差累算器を含む多様な電子回路及び装置の性能を向上することができる。
図４は本発明の第１実施形態に係る時間差加算器を示すブロック図である。
図４を参照すれば、時間差加算器２００ａは、第１レジスタ部２１０ａ及び第２レジスタ部２５０ａを含む。
第１レジスタ部２１０ａは、第１入力信号ＳＩＮ１及び第２入力信号ＳＩＮ２を受信し、アウェイク信号ＳＡＷＫ、または、トリガ（ｔｒｉｇｇｅｒ）信号に応答して第１出力信号ＳＯＵＴ１を生成する。第１レジスタ部２１０ａは、第１オフセット遅延器２２０及び第１時間レジスタ２３０を含むことができる。第１オフセット遅延器２２０は、第２入力信号ＳＩＮ２をオフセット時間ほど遅延させて第１ホールド信号ＳＨＬＤ１を生成することができる。第１時間レジスタ２３０は、第１入力信号ＳＩＮ１を受信する第１入力端子ＩＮ１、第１ホールド信号ＳＨＬＤ１を受信する第１ホールド端子ＨＬＤ１、アウェイク信号ＳＡＷＫを受信する第１アウェイク端子ＡＷＫ１、及び第１出力信号ＳＯＵＴ１を出力する第１出力端子ＯＵＴ１を有することができる。
第２レジスタ部２５０ａは、第３入力信号ＳＩＮ３及び第４入力信号ＳＩＮ４を受信して、アウェイク信号ＳＡＷＫに応答して第２出力信号ＳＯＵＴ２を生成する。第２レジスタ部２５０ａは第２オフセット遅延器２６０及び第２時間レジスタ２７０を含むことができる。第２オフセット遅延器２６０は、第３入力信号ＳＩＮ３をオフセット時間ほど遅延させて第２ホールド信号ＳＨＬＤ２を生成することができる。第２時間レジスタ２７０は、第４入力信号ＳＩＮ４を受信する第２入力端子ＩＮ２、第２ホールド信号ＳＨＬＤ２を受信する第２ホールド端子ＨＬＤ２、アウェイク信号ＳＡＷＫを受信する第２アウェイク端子ＡＷＫ２、及び第２出力信号ＳＯＵＴ２を出力する第２出力端子ＯＵＴ２を有することができる。
アウェイク信号ＳＡＷＫは、外部の回路または装置で受信されたり、または、時間差加算器２００ａがアウェイク信号ＳＡＷＫを生成する回路を含んだりすることができる。例えば、時間差加算器２００ａは、第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、第３入力信号ＳＩＮ３、または第４入力信号ＳＩＮ４のうち、いずれか１つの信号を遅延または反転させてアウェイク信号ＳＡＷＫを生成することができる。
第１時間レジスタ２３０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号ＳＡＷＫが有するアウェイク信号上昇エッジから、ディスチャージ時間からオフセット時間が減算され、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差が減算された時間の後、第１出力信号上昇エッジを有する第１出力信号ＳＯＵＴ１を出力することができる。即ち、アウェイク信号ＳＡＷＫと第１出力信号ＳＯＵＴ１との間の時間差は、ディスチャージ時間からオフセット時間が減算され、第１時間差がさらに減算された時間に相当することができる。
また、第２時間レジスタ２７０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号上昇エッジから、ディスチャージ時間からオフセット時間が減算されて第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差が加算された時間の後、第２出力信号上昇エッジを有する第２出力信号ＳＯＵＴ２を出力することができる。即ち、アウェイク信号ＳＡＷＫと第２出力信号ＳＯＵＴ２との間の時間差は、ディスチャージ時間からオフセット時間が減算され、第２時間差が加算された時間に相当することができる。
第１オフセット遅延器２２０のオフセット時間と第２オフセット遅延器２６０のオフセット時間を、実質的に同一とすることもできる。オフセット時間は時間差加算器２００ａに入力される時間差の範囲に相当するように設定される。例えば、オフセット時間は、時間差加算器２００ａに入力される負の時間差の最大値以上と設定される。
また、第１時間レジスタ２３０のディスチャージ時間と第２時間レジスタ２７０のディスチャージ時間は、実質的に同一とすることもできる。一方、ディスチャージ時間は、第１時間レジスタ２３０及び第２時間レジスタ２７０の各々に含まれたキャパシタのキャパシタンスによって決定されることができ、第１時間レジスタ２３０に含まれたキャパシタのキャパシタンスと第２時間レジスタ２７０に含まれたキャパシタのキャパシタンスは実質的に同一とすることもできる。ディスチャージ時間は、オフセット時間及び時間差加算器２００ａに入力される時間差の範囲に相当するように設定することができる。例えば、ディスチャージ時間は、オフセット時間と時間差加算器２００ａに入力される正の時間差の最大値の和以上と設定される。また、実施形態に従って、ディスチャージ時間は、第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、第３入力信号ＳＩＮ３、第４入力信号ＳＩＮ４のうち、いずれか１つのパルス幅より小さくなるように設定することができる。
第１出力信号ＳＯＵＴ１と第２出力信号ＳＯＵＴ２との間の時間差は、第２出力信号上昇エッジが発生する時間から第１出力信号上昇エッジが発生する時間を減算した時間として、アウェイク信号ＳＡＷＫと第２出力信号ＳＯＵＴ２との間の時間差から、アウェイク信号ＳＡＷＫと第１出力信号ＳＯＵＴ１との間の時間差が減算された時間に相当する。従って、第１オフセット遅延器２２０及び第２オフセット遅延器２６０が実質的に同じオフセット時間を有し、第１時間レジスタ２３０及び第２時間レジスタ２７０が実質的に同じディスチャージ時間を有するので、第１出力信号ＳＯＵＴ１と第２出力信号ＳＯＵＴ２との間の時間差は、第１時間差と第２時間差との和に相当することができる。
このように、本発明の第１実施形態に係る時間差加算器２００ａは、第１時間差と第２時間差との和に相当する時間差を有する第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を出力することができる。
第１レジスタ部２１０ａの少なくとも一部の構成要素、例えば、トランジスタと第２レジスタ部２５０ａの少なくとも一部の構成要素、例えば、トランジスタは、互いに交互に配置することができる。これに従って、工程、電圧、温度などの変化にも第１レジスタ部２１０ａと第２レジスタ部２５０ａとの間のミスマッチが最小化される。
図５は図４の時間差加算器に含まれた時間レジスタの一例を示す回路図である。
図５を参照すれば、時間レジスタ３００ａは、第１インバータ３１０、インバータ制御部３２０ａ、キャパシタ３３０、及び出力部３４０を含む。第１実施形態において、図４の第１時間レジスタ２３０及び第２時間レジスタ２７０は、時間レジスタ３００ａとともに具現することができる。例えば、時間レジスタ３００ａが図４の第１時間レジスタ２３０の場合、入力信号ＳＩＮは、図４の第１入力信号ＳＩＮ１であり、ホールド信号ＳＨＬＤは、図４の第１ホールド信号ＳＨＬＤ１であり、出力信号ＳＯＵＴは、図４の第１出力信号ＳＯＵＴ１であることができる。また、時間レジスタ３００ａが図４の第２時間レジスタ２７０の場合、入力信号ＳＩＮは図４の第４入力信号ＳＩＮ４であり、ホールド信号ＳＨＬＤは図４の第２ホールド信号ＳＨＬＤ２であり、出力信号ＳＯＵＴは図４の第２出力信号ＳＯＵＴ２であることができる。
第１インバータ３１０は入力信号ＳＩＮを反転させる。第１インバータ３１０は、第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１を含むことができる。第１ＰＭＯＳトランジスタＰ１は、入力信号ＳＩＮが印加されるゲート、インバータ制御部３２０ａを通じて電源電圧に接続されたソース、及び中間ノードＮＭＩＤに接続されたドレーンを含むことができる。また、第１ＮＭＯＳトランジスタＮ１は、入力信号ＳＩＮが印加されるゲート、インバータ制御部３２０ａを通じて接地電圧に接続されたソース、及び中間ノードＮＭＩＤに接続されたドレーンを含むことができる。
インバータ制御部３２０ａは、ホールド信号ＳＨＬＤに応答して第１インバータ３１０を非活性化させ、アウェイク信号ＳＡＷＫに応答して第１インバータ３１０を活性化させることができる。インバータ制御部３２０ａは、第２ＰＭＯＳトランジスタＰ２、第２ＮＭＯＳトランジスタＮ２、Ｄ−フリップフロップ３２３、及び選択器３２１を含むことができる。
第２ＰＭＯＳトランジスタＰ２は、電源電圧と第１ＰＭＯＳトランジスタＰ１との間に接続される。例えば、第２ＰＭＯＳトランジスタＰ２は、Ｄ−フリップフロップ３２３の出力端子Ｑに接続されたゲート、電源電圧に接続されたソース、及び第１ＰＭＯＳトランジスタＰ１のソースに接続されたドレーンを含むことができる。第２ＮＭＯＳトランジスタＮ２は、接地電圧と第１ＮＭＯＳトランジスタＮ１との間に接続される。例えば、第２ＮＭＯＳトランジスタＮ２は、Ｄ−フリップフロップ３２３の反転出力端子／Ｑに接続されたゲート、接地電圧に接続されたソース、及び第１ＮＭＯＳトランジスタＮ１のソースに接続されたドレーンを含むことができる。第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２は、電源または、接地電圧と第１インバータ３１０の接続を制御することができる。例えば、第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２がターンオンされると、第１インバータ３１０が電源電圧または、接地電圧に電気的に接続され、第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２がターンオフされると、第１インバータ３１０が電源電圧または、接地電圧から電気的に遮断される。
Ｄ−フリップフロップ３２３は、第２ＰＭＯＳトランジスタＰ２のゲートに接続された出力端子Ｑ、第２ＮＭＯＳトランジスタＮ２のゲートに接続された反転出力端子／Ｑ、反転出力端子／Ｑに接続されたデータ端子Ｄ、及び選択器３２１の出力信号が印加されるクロック端子を含むことができる。一方、データ端子Ｄに反転出力端子／Ｑが接続されるので、Ｄ−フリップフロップ３２３の出力端子Ｑで出力される出力信号及び反転出力端子／Ｑで出力される反転出力信号は、クロック端子に印加される選択器３２１の出力信号が上昇エッジを有する時間ごとに、トグルすることができる。
選択器３２１は、反転出力端子／Ｑで出力される反転出力信号に応答してクロック端子にホールド信号ＳＨＬＤ、または、アウェイク信号ＳＡＷＫを選択的に出力することができる。例えば、選択器３２１は、マルチプレクサで具現することができる。マルチプレクサは、ホールド信号ＳＨＬＤを受信する第１入力端子、アウェイク信号ＳＡＷＫを受信する第２入力端子、反転出力信号を選択信号として受信する選択端子、及び選択信号に応答してホールド信号ＳＨＬＤ、または、アウェイク信号ＳＡＷＫを選択的に出力する出力端子を含むことができる。
キャパシタ３３０は、第１インバータ３１０の出力信号に応答して充電または放電される。また、キャパシタ３３０は中間ノードＮＭＩＤに接続された第１端子及び接地電圧に接続された第２端子を有することができる。例えば、第１インバータ３１０の出力信号がロジックハイレベルを有する場合、即ち、第１ＰＭＯＳトランジスタＰ１及び第２ＰＭＯＳトランジスタＰ２がターンオンされた場合、キャパシタ３３０の第１端子は、第１ＰＭＯＳトランジスタＰ１及び第２ＰＭＯＳトランジスタＰ２を通じて電源電圧に電気的に接続され、キャパシタ３３０を充電することができる。また、第１インバータ３１０の出力信号がロジックローレベルを有する場合、即ち、第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２がターンオンされた場合、キャパシタ３３０の第１端子は、第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２を通じて接地電圧に電気的に接続され、キャパシタ３３０を放電することができる。
出力部３４０は、キャパシタ３３０の電圧、即ち、中間ノードＮＭＩＤの電圧に基づいて出力信号ＳＯＵＴを生成することができる。例えば、出力部３４０は、第２インバータ３４０を含むことができる。第２インバータ３４０は、第３ＰＭＯＳトランジスタＰ３及び第３ＮＭＯＳトランジスタＮ３を含むことができる。例えば、第３ＰＭＯＳトランジスタＰ３は、中間ノードＮＭＩＤに接続されたゲート、電源電圧に接続されたソース、及び出力信号ＳＯＵＴが出力されるドレーンを含むことができる。また、第３ＮＭＯＳトランジスタＮ３は、中間ノードＮＭＩＤに接続されたゲート、接地電圧に接続されたソース、及び出力信号ＳＯＵＴが出力されるドレーンを含むことができる。第２インバータ３４０は、キャパシタ３３０の電圧が、所定のしきい電圧以下の時、ロジックハイレベルを有する出力信号ＳＯＵＴを出力することができる。即ち、キャパシタ３３０の電圧が第３ＰＭＯＳトランジスタＰ３のしきい電圧以下の時、第３ＰＭＯＳトランジスタＰ３がターンオンされ、第２インバータ３４０はロジックハイレベルを有する出力信号ＳＯＵＴを出力することができる。
キャパシタ３３０は、入力信号ＳＩＮとホールド信号ＳＨＬＤ間の時間差に相当する時間の間に放電されることによって、入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差に対する情報を保存することができる。即ち、キャパシタ３３０の放電が入力信号ＳＩＮが有する入力信号上昇エッジに応答して始まり、キャパシタ３３０の放電がホールド信号ＳＨＬＤが有するホールド信号上昇エッジに応答して中止されることによって、キャパシタ３３０は入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差に相当する時間の間に放電される。また、キャパシタ３３０の放電は、アウェイク信号上昇エッジに応答して再開にされる。これによって、キャパシタ３３０の電圧は、アウェイク信号上昇エッジから所定の時間の後、所定のしきい電圧、例えば、第３ＰＭＯＳトランジスタＰ３のしきい電圧以下よりも低くなることができ、所定の時間は、入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差により決定される。例えば、時間差が増加する場合、所定の時間は減少し、時間差が減少する場合、所定の時間は増加することができる。また、出力部３４０は、キャパシタ３３０の電圧が所定のしきい電圧以下よりも低くなる時、ロジックハイレベルを有する出力信号ＳＯＵＴを出力することができる。これに従って、出力信号ＳＯＵＴは、アウェイク信号上昇エッジから時間差によって決定される所定の時間の後、出力信号上昇エッジを有することができる。即ち、出力信号上昇エッジを有する時刻は、入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差により決定される。
例えば、第１インバータ３１０は、キャパシタ３３０の放電が始まるように、入力信号上昇エッジに応答してキャパシタ３３０を接地電圧に電気的に接続することができる。この後、インバータ制御部３２０ａは、キャパシタ３３０の放電が中止できるように、ホールド信号上昇エッジに応答して第１インバータ３１０を非活性化させることができる。続いて、インバータ制御部３２０ａは、キャパシタ３３０の放電が再開できるように、アウェイク信号上昇エッジに応答して第１インバータ３１０を活性化させることができる。キャパシタ３３０の放電が再開された後、キャパシタ３３０の電圧、即ち、中間ノードＮＭＩＤの電圧が所定のしきい電圧以下よりも低くなる時、出力部３４０はロジックハイレベルを有する出力信号ＳＯＵＴを出力することができる。
これに従って、時間レジスタ３００ａはアウェイク信号ＳＡＷＫに応答して入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差により決定される時刻で出力信号上昇エッジを有する出力信号ＳＯＵＴを出力することができる。
図６は図５の時間レジスタの動作を説明するためのタイミング図である。
図５及び図６を参照すれば、第１インバータ３１０は入力信号上昇エッジに応答してロジックローレベルの出力信号を出力することができる。一方、入力信号ＳＩＮが入力信号上昇エッジを有する間、Ｄ−フリップフロップ３２３は出力端子Ｑでロジックローレベルの出力信号を出力し、反転出力端子／Ｑでロジックハイレベルの反転出力信号を出力することができる。これに従って、第１ＮＭＯＳトランジスタＮ１が入力信号上昇エッジに応答してターンオンされ、第２ＮＭＯＳトランジスタＮ２がロジックハイレベルの反転出力信号に応答してターンオンされる。第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２がターンオンされると、中間ノードＮＭＩＤ、即ち、キャパシタ３３０の第１端子は、第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２を通じて接地電圧に接続され、キャパシタ３３０を放電することができる。このように、入力信号上昇エッジに応答してキャパシタ３３０が放電され、キャパシタ３３０の電圧、即ち、中間ノードＮＭＩＤの電圧Ｖ＿ＮＭＩＤを減少することができる。
インバータ制御部３２０ａは、ホールド信号上昇エッジに応答して第１インバータ３１０を非活性化させる。例えば、選択器３２１は、反転出力端子／Ｑで出力されたロジックハイレベルの反転出力信号に応答してクロック端子にホールド信号ＳＨＬＤを出力し、Ｄ−フリップフロップ３２３は出力端子Ｑでロジックハイレベルの出力信号を出力し、反転出力端子／Ｑでロジックローレベルの反転出力信号を出力することができる。これに従って、第２ＰＭＯＳトランジスタＰ２がロジックハイレベルの出力信号に応答してターンオフされ、第２ＮＭＯＳトランジスタＮ２がロジックローレベルの反転出力信号に応答してターンオフできる。第２ＮＭＯＳトランジスタＮ２がターンオフされると、キャパシタ３３０の放電が中止される。これに従って、ホールド信号上昇エッジに応答してキャパシタ３３０の放電が中止され、キャパシタ３３０の電圧、即ち、中間ノードＮＭＩＤの電圧Ｖ＿ＮＭＩＤの減少が中止される。
インバータ制御部３２０ａは、アウェイク信号上昇エッジに応答して第１インバータ３１０を活性化させる。例えば、選択器３２１は、反転出力端子／Ｑで出力されたロジックローレベルの反転出力信号に応答してクロック端子にアウェイク信号ＳＨＬＤを出力し、Ｄ−フリップフロップ３２３は、出力端子Ｑでロジックローレベルの出力信号を出力し、反転出力端子／Ｑでロジックハイレベルの反転出力信号を出力することができる。これに従って、第２ＰＭＯＳトランジスタＰ２がロジックローレベルの出力信号に応答してターンオンされ、第２ＮＭＯＳトランジスタＮ２がロジックハイレベルの反転出力信号に応答してターンオンできる。また、第１ＮＭＯＳトランジスタＮ１は、ロジックハイレベルの入力信号ＳＩＮに応答してターンオンできる。第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２がターンオンされると、中間ノードＮＭＩＤは、第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２を通じて接地電圧に接続され、キャパシタ３３０の放電を再開することができる。このように、アウェイク信号上昇エッジに応答してキャパシタ３３０の放電が再開され、キャパシタ３３０の電圧、即ち、中間ノードＮＭＩＤの電圧Ｖ＿ＮＭＩＤをまた減少することができる。
出力部３４０はキャパシタ３３０の電圧、即ち、中間ノードＮＭＩＤの電圧Ｖ＿ＮＭＩＤに基づいて出力信号ＳＯＵＴを出力する。出力部３４０は、中間ノードＮＭＩＤの電圧Ｖ＿ＮＭＩＤが所定のしきい電圧ＶＴＨ以下の場合、ロジックハイレベルの出力信号ＳＯＵＴを出力することができる。例えば、しきい電圧ＶＴＨは、第３ＰＭＯＳトランジスタＰ３のしきい電圧でありうる。即ち、中間ノードＮＭＩＤの電圧Ｖ＿ＮＭＩＤが第３ＰＭＯＳトランジスタＰ３のしきい電圧以下よりも低くなる場合、第３ＰＭＯＳトランジスタＰ３がターンオンされ、出力信号ＳＯＵＴはロジックハイレベルを有することができる。
一方、出力信号ＳＯＵＴは、アウェイク信号上昇エッジから、所定のディスチャージ時間Ｔｄｉｓから入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差ＴＤ＋Ｔｏｆｆが減算された時間（Ｔｄｉｓ−ＴＤ−Ｔｏｆｆ）の後、出力信号上昇エッジを有することができる。例えば、入力信号ＳＩＮが図４の第１入力信号ＳＩＮ１であり、ホールド信号ＳＨＬＤが図４の第１オフセット遅延器２２０から出力された第１ホールド信号ＳＨＬＤ１の場合、入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差ＴＤ＋Ｔｏｆｆは、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の時間差ＴＤと第１オフセット遅延器２２０のオフセット時間Ｔｏｆｆとの和に相当することができる。この場合、出力信号ＳＯＵＴは、アウェイク信号上昇エッジからディスチャージ時間Ｔｄｉｓにおいて、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の時間差ＴＤと、第１オフセット遅延器２２０のオフセット時間Ｔｏｆｆとが減算された時間（Ｔｄｉｓ−ＴＤ−Ｔｏｆｆ）の後に出力信号上昇エッジを有することができる。
ここで、ディスチャージ時間Ｔｄｉｓは、キャパシタ３３０の電圧、即ち、中間ノードＮＭＩＤの電圧Ｖ＿ＮＭＩＤがハイレベルから所定のしきい電圧ＶＴＨ以下に減少する時までの時間として、第１及び第２ＮＭＯＳトランジスタＮ１、Ｎ２の電流駆動能力及びキャパシタ３３０のキャパシタンスにより決定される。即ち、第１及び第２ＮＭＯＳトランジスタＮ１、Ｎ２の電流駆動能力が一定の場合、ディスチャージ時間Ｔｄｉｓはキャパシタ３３０のキャパシタンスによって決定される。一方、図４の第１時間レジスタ２３０に含まれたキャパシタと図４の第２時間レジスタ２７０に含まれたキャパシタが実質的に同じキャパシタンスを有することによって、第１時間レジスタ２３０及び第２時間レジスタ２７０は、実質的に同じディスチャージ時間Ｔｄｉｓを有することができる。また、図４の第１オフセット遅延器２２０と第２オフセット遅延器２６０は、実質的に同じオフセット時間Ｔｏｆｆを有することができる。
これに従って、図４の第１出力信号ＳＯＵＴ１と第２出力信号ＳＯＵＴ２との間の時間差、即ち、第１出力信号ＳＯＵＴ１が第１出力信号上昇エッジを有する時刻と第２出力信号ＳＯＵＴ２が第２出力信号上昇エッジを有する時刻との間の差は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差、及び、第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差によって決定することができる。
出力部３４０からロジックハイレベルの出力信号ＳＯＵＴが出力された後、第１インバータ３１０は、入力信号ＳＩＮが有する入力信号下降エッジに応答してロジックローレベルの出力信号を出力することができる。例えば、第１ＰＭＯＳトランジスタＰ１が入力信号下降エッジに応答してターンオンされ、第２ＰＭＯＳトランジスタＰ２がロジックローレベルの反転出力信号に応答してターンオンできる。第１ＰＭＯＳトランジスタＰ１及び第２ＰＭＯＳトランジスタＰ２がターンオンされると、中間ノードＮＭＩＤ、即ち、キャパシタ３３０の第１端子は、第１ＰＭＯＳトランジスタＰ１及び第２ＰＭＯＳトランジスタＰ２を通じて電源電圧に接続され、キャパシタ３３０は、また充電される。他の実施形態において、アウェイク信号ＳＡＷＫは、入力信号ＳＩＮの反転信号であり、入力信号ＳＩＮと第１インバータ３１０との間に、入力信号下降エッジを有しても第１インバータ３１０に一定時間の間にロジックハイレベルの入力信号を印加するための論理ゲートが位置することができる。この場合、第１インバータ３１０は論理ゲートの出力信号に応答してキャパシタ３３０を充電することができる。
図７は図４の時間差加算器に含まれた時間レジスタの他の例を示す回路図である。
図７を参照すれば、時間レジスタ３００ｂは、第１インバータ３１０、インバータ制御部３２０ｂ、キャパシタ３３０、及び出力部３４０を含む。時間レジスタ３００ｂは、インバータ制御部３２０ｂに含まれた選択器３２５、３２７、３２９の構成及び動作を除いて図５の時間レジスタ３００ａと実質的に類似する構成を有し、実質的に類似する動作を遂行できる。
インバータ制御部３２０ｂは、ホールド信号ＳＨＬＤに応答して第１インバータ３１０を非活性化させ、アウェイク信号ＳＡＷＫに応答して第１インバータ３１０を活性化させることができる。インバータ制御部３２０ｂは、第２ＰＭＯＳトランジスタＰ２、第２ＮＭＯＳトランジスタＮ２、Ｄ−フリップフロップ３２３、及び選択器３２５、３２７、３２９を含むことができる。
選択器３２５、３２７、３２９はロジックゲート３２５、３２７、３２９で具現することができる。例えば、選択器３２５、３２７、３２９は第１ＡＮＤゲート３２５、第２ＡＮＤゲート３２７及びＯＲゲート３２９を含むことができる。第１ＡＮＤゲート３２５は、ホールド信号ＳＨＬＤ及び反転出力端子／Ｑから出力された反転出力信号にＡＮＤ演算を遂行できる。第２ＡＮＤゲート３２７は、アウェイク信号ＳＡＷＫ及び出力端子Ｑから出力された出力信号にＡＮＤ演算を遂行できる。また、ＯＲゲート３２９は、第１ＡＮＤゲート３２５の出力信号及び第２ＡＮＤゲート３２７の出力信号にＯＲ演算を遂行できる。反転出力信号がロジックハイレベルを有し、出力信号がロジックローレベルを有する場合、ロジックゲート３２５、３２７、３２９は、ホールド信号ＳＨＬＤを出力し、反転出力信号がロジックローレベルを有し、出力信号がロジックハイレベルを有する場合、ロジックゲート３２５、３２７、３２９は、アウェイク信号ＳＡＷＫを出力することができる。
図８は図４の時間差加算器に含まれた時間レジスタのまた他の例を示す回路図である。
図８を参照すれば、時間レジスタ３００ｃは、第１インバータ３１０、インバータ制御部３２０ｃ、キャパシタ３３０、及び出力部３４０を含む。時間レジスタ３００ｃは、インバータ制御部３２０ｃに含まれた選択器Ｐ４、Ｎ４、Ｐ５、Ｎ５の構成及び動作を除いて、図５の時間レジスタ３００ａと実質的に類似する構成を有し、実質的に類似する動作を遂行できる。
インバータ制御部３２０ｃは、ホールド信号ＳＨＬＤに応答して第１インバータ３１０を非活性化させ、アウェイク信号ＳＡＷＫに応答して第１インバータ３１０を活性化させることができる。インバータ制御部３２０ｃは、第２ＰＭＯＳトランジスタＰ２、第２ＮＭＯＳトランジスタＮ２、Ｄ−フリップフロップ３２３、及び選択器Ｐ４、Ｎ４、Ｐ５、Ｎ５を含むことができる。
選択器Ｐ４、Ｎ４、Ｐ５、Ｎ５は、伝送ゲートＰ４、Ｎ４、Ｐ５、Ｎ５で具現することができる。例えば、選択器Ｐ４、Ｎ４、Ｐ５、Ｎ５は、第１伝送ゲートＰ４、Ｎ４、及び、第２伝送ゲートＰ５、Ｎ５を含むことができる。第１伝送ゲートＰ４、Ｎ４は、反転出力端子／Ｑから出力された反転出力信号がロジックハイレベルを有し、出力端子Ｑから出力された出力信号がロジックローレベルを有する場合、ホールド信号ＳＨＬＤを出力することができる。第１伝送ゲートＰ４、Ｎ４は、出力端子Ｑに接続されたゲートを有する第４ＰＭＯＳトランジスタＰ４、及び反転出力端子／Ｑに接続されたゲートを有する第４ＮＭＯＳトランジスタＮ４を含むことができる。
第２伝送ゲートＰ５、Ｎ５は、反転出力端子／Ｑで出力された反転出力信号がロジックローレベルを有し、出力端子Ｑから出力された出力信号がロジックハイレベルを有する場合、アウェイク信号ＳＡＷＫを出力することができる。第２伝送ゲートＰ５、Ｎ５は、反転出力端子／Ｑに接続されたゲートを有する第５ＰＭＯＳトランジスタＰ５、及び出力端子Ｑに接続されたゲートを有する第５ＮＭＯＳトランジスタＮ５を含むことができる。
図９は図４の時間差加算器に含まれた時間レジスタのまた他の例を示す回路図である。
図９を参照すれば、時間レジスタ３００ｄは、第１インバータ３１０、インバータ制御部３２０、キャパシタ３３０、及び出力部３５０を含む。時間レジスタ３００ｄは、出力部３５０の構成及び動作を除いて図５の時間レジスタ３００ａと実質的に類似する構成を有し、実質的に類似する動作を遂行できる。実施形態に従って、インバータ制御部３２０は、図５のインバータ制御部３２０ａ、図７のインバータ制御部３２０ｂ、図８のインバータ制御部３２０ｃ、または、これと類似する構成のインバータ制御部で具現することができる。
出力部３５０はキャパシタ３３０の電圧、即ち、中間ノードＮＭＩＤの電圧に基づいて出力信号ＳＯＵＴを生成することができる。例えば、出力部３５０は比較器３５０を含むことができる。比較器３５０は、基準電圧ＶＲＥＦを受信する非反転入力端子、キャパシタ３３０の電圧を受信する反転入力端子、及び出力信号ＳＯＵＴを出力する出力端子を含むことができる。比較器３５０は、基準電圧ＶＲＥＦがキャパシタ３３０の電圧より高い場合、即ち、キャパシタ３３０の電圧が基準電圧ＶＲＥＦ以下よりも低くなる場合、ロジックハイレベルの出力信号ＳＯＵＴを生成することができる。実施形態に従って、基準電圧ＶＲＥＦは、外部の回路または装置で受信されるか、または、時間レジスタ３００ｄが基準電圧ＶＲＥＦを生成する回路を含むことができる。基準電圧ＶＲＥＦは、電源電圧より低くすることもできる。例えば、基準電圧ＶＲＥＦは電源電圧の約０.２倍とすることもできる。
図１０は図４の時間差加算器の動作の一例を説明するためのタイミング図である。図１０には第１入力信号ＳＩＮ１及び第２入力信号ＳＩＮ２が正の第１時間差ＴＤ１を有し、第３入力信号ＳＩＮ３、及び第４入力信号ＳＩＮ４が正の第２時間差ＴＤ２を有する例が図示されている。
図４及び図１０を参照すれば、第１入力信号ＳＩＮ１は、第１時間レジスタ２３０の第１入力端子ＩＮ１に印加され、第２入力信号ＳＩＮ２は、第１オフセット遅延器２２０によってオフセット時間Ｔｏｆｆほど遅れて第１ホールド信号ＳＨＬＤ１として第１時間レジスタ２３０の第１ホールド端子ＨＬＤ１に印加される。これによって、第１入力信号ＳＩＮ１及び第１ホールド信号ＳＨＬＤ１は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差ＴＤ１とオフセット時間Ｔｏｆｆとの和に相当する時間差（ＴＤ１＋Ｔｏｆｆ）を有することができる。
第４入力信号ＳＩＮ４は第２時間レジスタ２７０の第２入力端子ＩＮ２に印加され、第３入力信号ＳＩＮ３は第２オフセット遅延器２６０によってオフセット時間Ｔｏｆｆほど遅れて第２ホールド信号ＳＨＬＤ２として第２時間レジスタ２７０の第２ホールド端子ＨＬＤ２に印加される。これによって、第４入力信号ＳＩＮ４及び第２ホールド信号ＳＨＬＤ２は、オフセット時間Ｔｏｆｆから、第３入力信号ＳＩＮ１と第４入力信号ＳＩＮ２との間の第２時間差ＴＤ２が減算された時間に相当する時間差（−ＴＤ２＋Ｔｏｆｆ）を有することができる。
第１時間レジスタ２３０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号上昇エッジから、ディスチャージ時間Ｔｄｉｓから第１入力信号ＳＩＮ１と第１ホールド信号ＳＨＬＤ１との間の時間差（ＴＤ１＋Ｔｏｆｆ）が減算された時間（Ｔｄｉｓ−ＴＤ１−Ｔｏｆｆ）の後、第１出力信号上昇エッジを有する第１出力信号ＳＯＵＴ１を出力することができる。即ち、アウェイク信号ＳＡＷＫ及び第１出力信号ＳＯＵＴ１は、ディスチャージ時間Ｔｄｉｓから、第１入力信号ＳＩＮ１と第１ホールド信号ＳＨＬＤ１との間の時間差（ＴＤ１＋Ｔｏｆｆ）が減算された時間に相当する時間差（Ｔｄｉｓ−ＴＤ１−Ｔｏｆｆ）を有することができる。
第２時間レジスタ２７０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号上昇エッジから、ディスチャージ時間Ｔｄｉｓから第４入力信号ＳＩＮ４と第２ホールド信号ＳＨＬＤ２との間の時間差（−ＴＤ２＋Ｔｏｆｆ）が減算された時間（Ｔｄｉｓ＋ＴＤ２−Ｔｏｆｆ）の後、第２出力信号上昇エッジを有する第２出力信号ＳＯＵＴ２を出力することができる。即ち、アウェイク信号ＳＡＷＫ及び第２出力信号ＳＯＵＴ２は、ディスチャージ時間Ｔｄｉｓから、第４入力信号ＳＩＮ４と第２ホールド信号ＳＨＬＤ２との間の時間差（−ＴＤ２＋Ｔｏｆｆ）が減算された時間に相当する時間差（Ｔｄｉｓ＋ＴＤ２−Ｔｏｆｆ）を有することができる。
一方、第１オフセット遅延器２２０と第２オフセット遅延器２６０は、実質的に同じオフセット時間Ｔｏｆｆを有し、第１時間レジスタ２３０と第２時間レジスタ２７０は、実質的に同じディスチャージ時間Ｔｄｉｓを有することができる。これに従って、第１出力信号ＳＯＵＴ１と第２出力信号ＳＯＵＴ２との間の時間差は、アウェイク信号ＳＡＷＫと第２出力信号ＳＯＵＴ２との間の時間差（Ｔｄｉｓ＋ＴＤ２−Ｔｏｆｆ）から、アウェイク信号ＳＡＷＫと第１出力信号ＳＯＵＴ１との間の時間差（Ｔｄｉｓ−ＴＤ１−Ｔｏｆｆ）が減算された時間（（Ｔｄｉｓ＋ＴＤ２−Ｔｏｆｆ）−（Ｔｄｉｓ−ＴＤ１−Ｔｏｆｆ）＝ＴＤ２＋ＴＤ１）に相応し、従って、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差ＴＤ１及び第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差ＴＤ２の和（ＴＤ１＋ＴＤ２）に相当することができる。
このように、本発明の一実施形態に係る時間差加算器２００ａは、入力信号ＳＩＮ１、ＳＩＮ２、ＳＩＮ３、ＳＩＮ４間の時間差ＴＤ１、ＴＤ２を正確に加算することができる。
図１１は、図４の時間差加算器の動作の他の例を説明するためのタイミング図である。図１１には第１入力信号ＳＩＮ１及び第２入力信号ＳＩＮ２が、負の第１時間差（−ＴＤ１）を有し、第３入力信号ＳＩＮ３及び第４入力信号ＳＩＮ４が、負の第２時間差（−ＴＤ２）を有する例が図示されている。
図４及び図１１を参照すれば、第１入力信号ＳＩＮ１は第１時間レジスタ２３０の第１入力端子ＩＮ１に印加され、第２入力信号ＳＩＮ２は第１オフセット遅延器２２０によってオフセット時間Ｔｏｆｆほど遅れて第１ホールド信号ＳＨＬＤ１として第１時間レジスタ２３０の第１ホールド端子ＨＬＤ１に印加される。これに従って、第１入力信号ＳＩＮ１及び第１ホールド信号ＳＨＬＤ１は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差（−ＴＤ１）とオフセット時間Ｔｏｆｆの和に相当する時間差（−ＴＤ１＋Ｔｏｆｆ）を有することができる。
第４入力信号ＳＩＮ４は、第２時間レジスタ２７０の第２入力端子ＩＮ２に印加され、第３入力信号ＳＩＮ３は第２オフセット遅延器２６０によりオフセット時間Ｔｏｆｆほど遅れて第２ホールド信号ＳＨＬＤ２として第２時間レジスタ２７０の第２ホールド端子ＨＬＤ２に印加される。これに従って、第４入力信号ＳＩＮ４及び第２ホールド信号ＳＨＬＤ２はオフセット時間Ｔｏｆｆから、第３入力信号ＳＩＮ１と第４入力信号ＳＩＮ２との間の第２時間差（−ＴＤ２）が減算された時間に相当する時間差（ＴＤ２＋Ｔｏｆｆ）を有することができる。
第１時間レジスタ２３０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号上昇エッジから、ディスチャージ時間Ｔｄｉｓから第１入力信号ＳＩＮ１と第１ホールド信号ＳＨＬＤ１との間の時間差（−ＴＤ１＋Ｔｏｆｆ）が減算された時間（Ｔｄｉｓ＋ＴＤ１−Ｔｏｆｆ）の後、第１出力信号上昇エッジを有する第１出力信号ＳＯＵＴ１を出力することができる。即ち、アウェイク信号ＳＡＷＫ及び第１出力信号ＳＯＵＴ１は、ディスチャージ時間Ｔｄｉｓから、第１入力信号ＳＩＮ１と第１ホールド信号ＳＨＬＤ１との間の時間差（−ＴＤ１＋Ｔｏｆｆ）が減算された時間に相当する時間差（Ｔｄｉｓ＋ＴＤ１−Ｔｏｆｆ）を有することができる。
第２時間レジスタ２７０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号上昇エッジから、ディスチャージ時間Ｔｄｉｓから第４入力信号ＳＩＮ４と第２ホールド信号ＳＨＬＤ２との間の時間差（ＴＤ２＋Ｔｏｆｆ）が減算された時間（Ｔｄｉｓ−ＴＤ２−Ｔｏｆｆ）の後、第２出力信号上昇エッジを有する第２出力信号ＳＯＵＴ２を出力することができる。即ち、アウェイク信号ＳＡＷＫ及び第２出力信号ＳＯＵＴ２は、ディスチャージ時間Ｔｄｉｓから第４入力信号ＳＩＮ４と第２ホールド信号ＳＨＬＤ２との間の時間差（ＴＤ２＋Ｔｏｆｆ）が減算された時間に相当する時間差（Ｔｄｉｓ−ＴＤ２−Ｔｏｆｆ）を有することができる。
一方、第１オフセット遅延器２２０と第２オフセット遅延器２６０は実質的に同じオフセット時間Ｔｏｆｆを有し、第１時間レジスタ２３０と第２時間レジスタ２７０は実質的に同じディスチャージ時間Ｔｄｉｓを有することができる。これに従って、第１出力信号ＳＯＵＴ１と第２出力信号ＳＯＵＴ２との間の時間差は、アウェイク信号ＳＡＷＫと第２出力信号ＳＯＵＴ２との間の時間差（Ｔｄｉｓ−ＴＤ２−Ｔｏｆｆ）から、アウェイク信号ＳＡＷＫと第１出力信号ＳＯＵＴ１との間の時間差（Ｔｄｉｓ＋ＴＤ１−Ｔｏｆｆ）が減算された時間（（Ｔｄｉｓ−ＴＤ２−Ｔｏｆｆ）−（Ｔｄｉｓ＋ＴＤ１−Ｔｏｆｆ）＝−ＴＤ２−ＴＤ１）に相応し、よって、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差（−ＴＤ１）及び第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差（−ＴＤ２）の和（−ＴＤ１−ＴＤ２）に相当することができる。
このように、本発明の一実施形態に係る時間差加算器２００ａは、入力信号ＳＩＮ１、ＳＩＮ２、ＳＩＮ３、ＳＩＮ４間の時間差ＴＤ１、ＴＤ２を正確に加算することができる。
一方、図１０及び図１１には第１入力信号上昇エッジと第２入力信号上昇エッジとの間の第１時間差、及び、第３入力信号ＳＩＮ３が有する第３入力信号上昇エッジと第４入力信号ＳＩＮ４が有する第４入力信号上昇エッジとの間の第２時間差を加算して、第１時間差と第２時間差との和に相当する時間差を有する第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を生成する時間差加算器の時間差加算の例が図示されているが、時間差加算器は第１入力信号ＳＩＮ１が有する第１入力信号下降エッジと第２入力信号ＳＩＮ２が有する第２入力信号下降エッジとの間の第３時間差、及び、第３入力信号ＳＩＮ３が有する第３入力信号下降エッジと第４入力信号ＳＩＮ４が有する第４入力信号下降エッジとの間の第４時間差を加算して第３時間差と第４時間差との和に相当する時間差を有する第１出力信号ＳＯＵＴ１、並びに、第２出力信号ＳＯＵＴ２を生成することができる。また、他の実施形態において、時間差加算器は上昇エッジに対する時間差加算及び下降エッジに対する時間差加算を全部遂行できる。
（第２実施形態）
図１２は本発明の第２実施形態に係る時間差加算器を示すブロック図である。
図１２を参照すれば、時間差加算器２００ｂは、第１レジスタ部２１０ｂ及び第２レジスタ部２５０ｂを含む。時間差加算器２００ｂは、図４の時間差加算器２００ａと比較して、図４の第１オフセット遅延器２２０及び第２オフセット遅延器２６０を含めないことができる。実施形態に従って、時間差加算器２００ｂには正の時間差を有する第１入力信号ＳＩＮ１及び第２入力信号ＳＩＮ２が印加され、負の時間差を有する第３入力信号ＳＩＮ３及び第４入力信号ＳＩＮ４が印加される。
第１レジスタ部２１０ｂは、第１入力信号ＳＩＮ１及び第２入力信号ＳＩＮ２を受信し、アウェイク信号ＳＡＷＫに応答して第１出力信号ＳＯＵＴ１を生成する。第１レジスタ部２１０ｂは、第１時間レジスタ２３０を含むことができる。第１時間レジスタ２３０は、第１入力信号ＳＩＮ１を受信する第１入力端子ＩＮ１、第２入力信号ＳＩＮ２を受信する第１ホールド端子ＨＬＤ１、アウェイク信号ＳＡＷＫを受信する第１アウェイク端子ＡＷＫ１、及び第１出力信号ＳＯＵＴ１を出力する第１出力端子ＯＵＴ１を有することができる。
第２レジスタ部２５０ｂは、第３入力信号ＳＩＮ３、及び第４入力信号ＳＩＮ４を受信し、アウェイク信号ＳＡＷＫに応答して第２出力信号ＳＯＵＴ２を生成する。第２レジスタ部２５０ｂは第２時間レジスタ２７０を含むことができる。第２時間レジスタ２７０は、第４入力信号ＳＩＮ４を受信する第２入力端子ＩＮ２、第３入力信号ＳＩＮ３を受信する第２ホールド端子ＨＬＤ２、アウェイク信号ＳＡＷＫを受信する第２アウェイク端子ＡＷＫ２、及び第２出力信号ＳＯＵＴ２を出力する第２出力端子ＯＵＴ２を有することができる。
第１時間レジスタ２３０及び第２時間レジスタ２７０の各々は、図５の時間レジスタ３００ａ、図７の時間レジスタ３００ｂ、図８の時間レジスタ３００ｃ、図９の時間レジスタ３００ｄ、または、これと類似する構成を有する時間レジスタで具現することができる。
第１時間レジスタ２３０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号上昇エッジから、ディスチャージ時間から第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差が減算された時間の後、第１出力信号上昇エッジを有する第１出力信号ＳＯＵＴ１を出力することができる。即ち、アウェイク信号ＳＡＷＫと第１出力信号ＳＯＵＴ１との間の時間差は、ディスチャージ時間から第１時間差が減算された時間に相当することができる。
また、第２時間レジスタ２７０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号上昇エッジから、ディスチャージ時間に第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差が加算された時間の後、第２出力信号上昇エッジを有する第２出力信号ＳＯＵＴ２を出力することができる。即ち、アウェイク信号ＳＡＷＫと第２出力信号ＳＯＵＴ２との間の時間差は、ディスチャージ時間に第２時間差が加算された時間に相当することができる。
第１時間レジスタ２３０のディスチャージ時間と第２時間レジスタ２７０のディスチャージ時間は、実質的に同一であることもできる。これに従って、アウェイク信号ＳＡＷＫと第２出力信号ＳＯＵＴ２との間の時間差から、アウェイク信号ＳＡＷＫと第１出力信号ＳＯＵＴ１との間の時間差が減算された時間に相当する第１出力信号ＳＯＵＴ１と第２出力信号ＳＯＵＴ２との間の時間差は、第１時間差と第２時間差との和に相当することができる。
これと共に、本発明の第２実施形態に係る時間差加算器２００ｂは第１時間差と第２時間差との和に相当する時間差を有する第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を出力することができる。
図１３は図１２の時間差加算器の動作の一例を説明するためのタイミング図である。図１３には第１入力信号ＳＩＮ１及び第２入力信号ＳＩＮ２が正の第１時間差ＴＤ１を有し、第３入力信号ＳＩＮ３及び第４入力信号ＳＩＮ４が負の第２時間差（−ＴＤ２）を有する例が図示されている。
図１２及び図１３を参照すれば、第１入力信号ＳＩＮ１は第１時間レジスタ２３０の第１入力端子ＩＮ１に印加され、第２入力信号ＳＩＮ２は第１時間レジスタ２３０の第１ホールド端子ＨＬＤ１に印加される。また、第４入力信号ＳＩＮ４は、第２時間レジスタ２７０の第２入力端子ＩＮ２に印加され、第３入力信号ＳＩＮ３は第２時間レジスタ２７０の第２ホールド端子ＨＬＤ２に印加される。
第１時間レジスタ２３０は、アウェイク信号ＳＡＷＫに応答し、アウェイク信号上昇エッジから、ディスチャージ時間Ｔｄｉｓから第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差ＴＤ１が減算された時間（Ｔｄｉｓ−ＴＤ１）の後、第１出力信号上昇エッジを有する第１出力信号ＳＯＵＴ１を出力することができる。即ち、アウェイク信号ＳＡＷＫ及び第１出力信号ＳＯＵＴ１は、ディスチャージ時間Ｔｄｉｓから第１時間差ＴＤ１が減算された時間に相当する時間差（Ｔｄｉｓ−ＴＤ１）を有することができる。
第２時間レジスタ２７０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号上昇エッジから、ディスチャージ時間Ｔｄｉｓに第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の時間差（−ＴＤ２）が加算された時間（Ｔｄｉｓ−ＴＤ２）の後、第２出力信号上昇エッジを有する第２出力信号ＳＯＵＴ２を出力することができる。即ち、アウェイク信号ＳＡＷＫ及び第２出力信号ＳＯＵＴ２は、ディスチャージ時間Ｔｄｉｓに第２時間差（−ＴＤ２）が加算された時間に相当する時間差（Ｔｄｉｓ−ＴＤ２）を有することができる。
一方、第１時間レジスタ２３０と第２時間レジスタ２７０は、実質的に同じディスチャージ時間Ｔｄｉｓを有することができる。これに従って、第１出力信号ＳＯＵＴ１と第２出力信号ＳＯＵＴ２との間の時間差は、アウェイク信号ＳＡＷＫと第２出力信号ＳＯＵＴ２との間の時間差（Ｔｄｉｓ−ＴＤ２）からアウェイク信号ＳＡＷＫと第１出力信号ＳＯＵＴ１との間の時間差（Ｔｄｉｓ−ＴＤ１）が減算された時間（（Ｔｄｉｓ−ＴＤ２）−（Ｔｄｉｓ−ＴＤ１）＝−ＴＤ２＋ＴＤ１）に相応し、従って、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差ＴＤ１及び第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差（−ＴＤ２）の和（ＴＤ１−ＴＤ２）に相当することができる。
これと従って、本発明の他の実施形態に係る時間差加算器２００ｂは入力信号ＳＩＮ１、ＳＩＮ２、ＳＩＮ３、ＳＩＮ４間の時間差ＴＤ１、ＴＤ２を正確に加算することができる。
（第３実施形態）
図１４は本発明の第３実施形態に係る時間差加算器を示すブロック図である。
図１４を参照すれば、時間差加算器２００ｃは、第１レジスタ部２１０ｃ、第２レジスタ部２５０ｃ、及び制御部２９０を含む。
第１レジスタ部２１０ｃは第１入力信号ＳＩＮ１及び第２入力信号ＳＩＮ２を受信し、アウェイク信号ＳＡＷＫに応答して第１出力信号ＳＯＵＴ１を生成する。第１レジスタ部２１０ｃは、第１オフセット遅延器２２０及び第１時間レジスタ２４０を含むことができる。第１オフセット遅延器２２０は第２入力信号ＳＩＮ２をオフセット時間ほど遅延させて第１ホールド信号ＳＨＬＤ１を生成することができる。第１時間レジスタ２４０は、第１入力信号ＳＩＮ１を受信する第１入力端子ＩＮ１、第１ホールド信号ＳＨＬＤ１を受信する第１ホールド端子ＨＬＤ１、プリチャージ信号ＳＰＲＣＨを受信する第１プリチャージ端子ＰＲＣＨ１、アウェイク信号ＳＡＷＫを受信する第１アウェイク端子ＡＷＫ１、及び第１出力信号ＳＯＵＴ１を出力する第１出力端子ＯＵＴ１を有することができる。
第２レジスタ部２５０ｃは、第３入力信号ＳＩＮ３及び第４入力信号ＳＩＮ４を受信し、アウェイク信号ＳＡＷＫに応答して第２出力信号ＳＯＵＴ２を生成する。第２レジスタ部２５０ｃは第２オフセット遅延器２６０及び第２時間レジスタ２８０を含むことができる。第２オフセット遅延器２６０は、第３入力信号ＳＩＮ３をオフセット時間ほど遅延させて第２ホールド信号ＳＨＬＤ２を生成することができる。第２時間レジスタ２８０は、第４入力信号ＳＩＮ４を受信する第２入力端子ＩＮ２、第２ホールド信号ＳＨＬＤ２を受信する第２ホールド端子ＨＬＤ２、プリチャージ信号ＳＰＲＣＨを受信する第２プリチャージ端子ＰＲＣＨ２、アウェイク信号ＳＡＷＫを受信する第２アウェイク端子ＡＷＫ２、及び第２出力信号ＳＯＵＴ２を出力する第２出力端子ＯＵＴ２を有することができる。
制御部２９０はプリチャージ信号ＳＰＲＣＨ及びアウェイク信号ＳＡＷＫを生成する。例えば、制御部２９０は第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、第３入力信号ＳＩＮ３、または第４入力信号ＳＩＮ４のうち、いずれか１つの信号を遅延、及び／または、反転させて、プリチャージ信号ＳＰＲＣＨ及びアウェイク信号ＳＡＷＫを生成することができる。一実施形態において、制御部２９０はアウェイク信号ＳＡＷＫがアウェイク信号上昇エッジを有する後、プリチャージ信号ＳＰＲＣＨが有するプリチャージ信号上昇エッジを有するようにプリチャージ信号ＳＰＲＣＨ及びアウェイク信号ＳＡＷＫを生成することができる。
第１時間レジスタ２４０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号上昇エッジから、ディスチャージ時間からオフセット時間が減算されて第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差が減算された時間の後、第１出力信号上昇エッジを有する第１出力信号ＳＯＵＴ１を出力することができる。即ち、アウェイク信号ＳＡＷＫと第１出力信号ＳＯＵＴ１との間の時間差はディスチャージ時間からオフセット時間が減算され、第１時間差がさらに減算された時間に相当することができる。
また、第２時間レジスタ２８０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号上昇エッジから、ディスチャージ時間からオフセット時間が減算されて第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差が加算された時間の後、第２出力信号上昇エッジを有する第２出力信号ＳＯＵＴ２を出力することができる。即ち、アウェイク信号ＳＡＷＫと第２出力信号ＳＯＵＴ２との間の時間差は、ディスチャージ時間からオフセット時間が減算されて第２時間差が加算された時間に相当することができる。
第１オフセット遅延器２２０のオフセット時間と第２オフセット遅延器２６０のオフセット時間は、実質的に同一であることもできる。また、第１時間レジスタ２４０のディスチャージ時間と第２時間レジスタ２８０のディスチャージ時間は、実質的に同一であることもできる。これに従って、アウェイク信号ＳＡＷＫと第２出力信号ＳＯＵＴ２との間の時間差からアウェイク信号ＳＡＷＫと第１出力信号ＳＯＵＴ１との間の時間差が減算された時間に相当する第１出力信号ＳＯＵＴ１と第２出力信号ＳＯＵＴ２との間の時間差は、第１時間差と第２時間差との和に相当することができる。
第１時間レジスタ２４０及び第２時間レジスタ２８０は、プリチャージ信号ＳＰＲＣＨに応答して各々に含まれたキャパシタを充電することができる。
上述した通り、本発明のまた他の実施形態に係る時間差加算器２００ｃは、第１時間差と第２時間差との和に相当する時間差を有する第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を出力することができる。
図１５は図１４の時間差加算器に含まれた時間レジスタの一例を示す回路図である。
図１５を参照すれば、時間レジスタ４００ａは、プルダウントランジスタ４１０、プルアップトランジスタ４６０、プルダウントランジスタ制御部４２０、キャパシタ４３０、及び出力部４４０を含む。一実施形態において、図１４の第１時間レジスタ２４０及び第２時間レジスタ２８０は、時間レジスタ４００ａのように具現することができる。
プルダウントランジスタ４１０は、中間ノードＮＭＩＤと接地電圧との間に接続され、キャパシタ４３０を放電させるようにプルダウントランジスタ制御部４２０によって制御される。例えば、プルダウントランジスタ４１０は、プルダウントランジスタ制御部４２０の出力信号が印加されるゲート、接地電圧に接続されたソース、及び中間ノードＮＭＩＤに接続されたドレーンを有するＮＭＯＳトランジスタＮ６を含むことができる。
プルアップトランジスタ４６０は、中間ノードＮＭＩＤと電源電圧との間に接続され、プリチャージ信号ＳＰＲＣＨに応答してキャパシタ４３０を充電させることができる。例えば、プルアップトランジスタ４６０は、プリチャージ信号ＳＰＲＣＨが印加されるゲート、電源電圧に接続されたソース、及び中間ノードＮＭＩＤに接続されたドレーンを有するＰＭＯＳトランジスタＰ６を含むことができる。
プルダウントランジスタ制御部４２０は、入力信号ＳＩＮに応答してプルダウントランジスタ４１０をターンオンさせ、ホールド信号ＳＨＬＤに応答してプルダウントランジスタ４１０をターンオフさせ、アウェイク信号ＳＡＷＫに応答してプルダウントランジスタ４１０をターンオンさせることができる。プルダウントランジスタ制御部４２０は、セット−リセットラッチ４２１及びＯＲゲート４２７を含むことができる。
セット−リセットラッチ４２１は入力信号ＳＩＮを受信するセット端子Ｓ、ホールド信号ＳＨＬＤを受信するリセット端子Ｒ、及び出力信号を出力する出力端子Ｑを含むことができる。セット−リセットラッチ４２１は、第１ＮＯＲゲート４２３及び第２ＮＯＲゲート４２５を含むことができる。第１ＮＯＲゲート４２３は、入力信号ＳＩＮ及び第２ＮＯＲゲート４２５の出力信号にＮＯＲ演算を遂行し、第２ＮＯＲゲート４２５は、ホールド信号ＳＨＬＤ及び第１ＮＯＲゲート４２３の出力信号にＮＯＲ演算を遂行できる。
セット−リセットラッチ４２１は、入力信号ＳＩＮがロジックハイレベルを有し、ホールド信号ＳＨＬＤがロジックローレベルを有する時、ロジックハイレベルの出力信号を生成することができる。また、セット−リセットラッチ４２１は、ホールド信号ＳＨＬＤがロジックハイレベルを有する時、入力信号ＳＩＮのロジックレベルと関係なくロジックローレベルの出力信号を生成することができる。また、セット−リセットラッチ４２１は、入力信号ＳＩＮ及びホールド信号ＳＨＬＤが全部ロジックローレベルを有する時、出力済み信号のロジックレベルと同じロジックレベルを有する出力信号を生成することができる。
ＯＲゲート４２７はセット−リセットラッチ４２１の出力端子Ｑで出力された出力信号及びアウェイク信号ＳＡＷＫにＯＲ演算を遂行する。ＯＲゲート４２７の出力端子は、プルダウントランジスタ４１０のゲートに接続され、プルダウントランジスタ４１０は、ＯＲゲート４２７の出力信号によって制御される。
キャパシタ４３０はプルアップトランジスタ４６０によって充電され、プルダウントランジスタ４１０によって放電される。また、キャパシタ４３０は中間ノードＮＭＩＤに接続された第１端子及び接地電圧に接続された第２端子を有することができる。例えば、プルアップトランジスタ４６０がターンオンされた場合、キャパシタ４３０の第１端子はプルアップトランジスタ４６０を通じて電源電圧に電気的に接続され、キャパシタ４３０が充電される。また、プルダウントランジスタ４１０がターンオンされた場合、キャパシタ４３０の第１端子は、プルダウントランジスタ４１０を通じて接地電圧に電気的に接続され、キャパシタ４３０が放電される。
出力部４４０は、キャパシタ４３０の電圧、即ち、中間ノードＮＭＩＤの電圧に基づいて出力信号ＳＯＵＴを生成することができる。例えば、出力部４４０はインバータ４４０を含むことができる。インバータ４４０はＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３を含むことができる。インバータ４４０は、キャパシタ４３０の電圧が所定のしきい電圧以下の時、ロジックハイレベルを有する出力信号ＳＯＵＴを出力することができる。即ち、キャパシタ４３０の電圧がＰＭＯＳトランジスタＰ３のしきい電圧以下の時、ＰＭＯＳトランジスタＰ３がターンオンされ、インバータ４４０は、ロジックハイレベルを有する出力信号ＳＯＵＴを出力することができる。
キャパシタ４３０は、入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差に相当する時間の間に放電されることによって、入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差に対する情報を保存することができる。即ち、キャパシタ４３０の放電が入力信号上昇エッジに応答して始まり、キャパシタ４３０の放電がホールド信号上昇エッジに応答して中止されることによって、キャパシタ４３０は入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差に相当する時間の間に放電される。また、キャパシタ４３０の放電は、アウェイク信号上昇エッジに応答して再開にすることができる。これに従って、キャパシタ４３０の電圧は、アウェイク信号上昇エッジから所定の時間の後、所定のしきい電圧（例えば、ＰＭＯＳトランジスタＰ３のしきい電圧）以下よりも低くなることができ、所定の時間は入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差によって決定される。また、出力部４４０は、キャパシタ４３０の電圧が所定のしきい電圧以下よりも低くなる時、ロジックハイレベルを有する出力信号ＳＯＵＴを出力することができる。これに従って、出力信号ＳＯＵＴは、アウェイク信号上昇エッジから時間差によって決定される所定の時間の後、出力信号上昇エッジを有することができる。即ち、出力信号ＳＯＵＴが出力信号上昇エッジを有する時刻は入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差により決定される。
例えば、セット−リセットラッチ４２１は、入力信号上昇エッジに応答してロジックハイレベルの出力信号を生成し、ＯＲゲート４２７は、セット−リセットラッチ４２１のロジックハイレベルの出力信号に応答してロジックハイレベルの出力信号を生成することができる。プルダウントランジスタ４１０は、ＯＲゲート４２７のロジックハイレベルの出力信号に応答してターンオンされ、ターンオンされたプルダウントランジスタ４１０によってキャパシタ４３０は放電を始めることができる。
この後、セット−リセットラッチ４２１はホールド信号上昇エッジに応答してロジックローレベルの出力信号を生成し、ＯＲゲート４２７は、セット−リセットラッチ４２１のロジックローレベルの出力信号及びロジックローレベルのアウェイク信号ＳＡＷＫに応答してロジックローレベルの出力信号を生成することができる。プルダウントランジスタ４１０は、ＯＲゲート４２７のロジックローレベルの出力信号に応答してターンオフされ、ターンオフされたプルダウントランジスタ４１０によってキャパシタ４３０の放電が中止される。
続いて、ＯＲゲート４２７は、アウェイク信号上昇エッジに応答してロジックハイレベルの出力信号を生成することができる。プルダウントランジスタ４１０は、ＯＲゲート４２７のロジックハイレベルの出力信号に応答してターンオンされ、ターンオンされたプルダウントランジスタ４１０によってキャパシタ４３０の放電が再開される。キャパシタ４３０の放電が再開になった後、キャパシタ４３０の電圧、即ち、中間ノードＮＭＩＤの電圧が所定のしきい電圧以下よりも低くなる時、出力部４４０はロジックハイレベルを有する出力信号ＳＯＵＴを出力することができる。
これに従って、時間レジスタ４００ａは、アウェイク信号ＳＡＷＫに応答して入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差によって決定される時刻において、出力信号上昇エッジを有する出力信号ＳＯＵＴを出力することができる。
図１６は図１４の時間差加算器に含まれた制御部の一例を示す回路図である。
図１６を参照すれば、制御部２９０は第１インバータ２９１、アウェイク遅延器２９２、第１セット−リセットラッチ２９３、プリチャージ遅延器２９６、第２セット−リセットラッチ２９７、及び第２インバータ２９８を含む。
第１インバータ２９１は、入力信号ＳＩＮを反転させて入力信号ＳＩＮの反転信号を生成する。実施形態によって、入力信号ＳＩＮは図１４の第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、第３入力信号ＳＩＮ３、第４入力信号ＳＩＮ４、または、他の信号であることができる。第１インバータ２９１は、入力信号ＳＩＮの反転信号をアウェイク遅延器２９２及び第１セット−リセットラッチ２９３に提供することができる。
アウェイク遅延器２９２及び第１セット−リセットラッチ２９３は、アウェイクパルス生成器を構成することができる。アウェイク遅延器２９２は、入力信号ＳＩＮの反転信号を所定の遅延時間ほど遅延させる。実施形態に従って、アウェイク遅延器２９２の遅延時間は、時間レジスタのディスチャージ時間以上になるように設定される。
第１セット−リセットラッチ２９３は、入力信号ＳＩＮの反転信号を受信するセット端子Ｓ、アウェイク遅延器２９２の出力信号を受信するリセット端子Ｒ、及びアウェイク信号ＳＡＷＫを出力する出力端子Ｑを含むことができる。第１セット−リセットラッチ２９３は、アウェイク信号ＳＡＷＫが入力信号ＳＩＮの反転信号、即ち、アウェイク遅延器２９２の入力信号の上昇エッジに応答してアウェイク信号上昇エッジを有し、アウェイク遅延器２９２の出力信号の上昇エッジに応答してアウェイク信号下降エッジを有するように、アウェイク信号ＳＡＷＫを生成することができる。これに従って、アウェイク信号上昇エッジとアウェイク信号下降エッジの間隔であるアウェイク信号ＳＡＷＫのパルス幅は、アウェイク遅延器２９２の入力信号の上昇エッジとアウェイク遅延器２９２の出力信号の上昇エッジの間隔、即ち、アウェイク遅延器２９２の遅延時間に相当することができる。
プリチャージ遅延器２９６及び第２セット−リセットラッチ２９７は、プリチャージパルス生成器を構成することができる。プリチャージ遅延器２９６はアウェイク遅延器２９２の出力信号を所定の遅延時間ほど遅延させる。実施形態に従って、プリチャージ遅延器２９６の遅延時間は、時間レジスタに含まれたキャパシタが実質的に完全に充電されるための時間以上に設定される。
第２セット−リセットラッチ２９７は、アウェイク遅延器２９２の出力信号を受信するセット端子Ｓ、プリチャージ遅延器２９６の出力信号を受信するリセット端子Ｒ、及び出力信号を出力する出力端子Ｑを含むことができる。また、第２インバータ２９８は第２セット−リセットラッチ２９７の出力信号を反転させてプリチャージ信号ＳＰＲＣＨを生成することができる。
第２セット−リセットラッチ２９７及び第２インバータ２９８は、プリチャージ信号ＳＰＲＣＨがアウェイク遅延器２９２の出力信号、即ち、プリチャージ遅延器２９６の入力信号の上昇エッジに応答してプリチャージ信号下降エッジを有し、プリチャージ遅延器２９６の出力信号の上昇エッジに応答してプリチャージ信号上昇エッジを有するように、プリチャージ信号ＳＰＲＣＨを生成することができる。これに従って、プリチャージ信号下降エッジとプリチャージ信号上昇エッジとの間隔は、プリチャージ遅延器２９６の入力信号の上昇エッジとプリチャージ遅延器２９６の出力信号の上昇エッジの間隔、即ち、プリチャージ遅延器２９６の遅延時間に相当することができる。
図１７は図１５の時間レジスタの動作を説明するためのタイミング図である。
図１５、図１６、及び図１７を参照すれば、プルダウントランジスタ制御部４２０は、入力信号上昇エッジに応答してロジックハイレベルの出力信号を生成することができる。例えば、セット−リセットラッチ４２１は、入力信号上昇エッジに応答して出力端子Ｑからロジックハイレベルの出力信号を生成し、ＯＲゲート４２７はセット−リセットラッチ４２１のロジックハイレベルの出力信号に応答してロジックハイレベルの出力信号を生成することができる。プルダウントランジスタ４１０のＮＭＯＳトランジスタＮ６は、ＯＲゲート４２７のロジックハイレベルの出力信号に応答してターンオンすることができる。プルダウントランジスタ４１０のＮＭＯＳトランジスタＮ６がターンオンされると、中間ノードＮＭＩＤ、即ち、キャパシタ４３０の第１端子はＮＭＯＳトランジスタＮ６を通じて接地電圧に接続され、キャパシタ４３０は放電される。このように、入力信号上昇エッジに応答してキャパシタ４３０が放電され、キャパシタ４３０の電圧、即ち、中間ノードＮＭＩＤの電圧Ｖ＿ＮＭＩＤが減少する。
プルダウントランジスタ制御部４２０は、ホールド信号上昇エッジに応答してロジックローレベルの出力信号を生成することができる。例えば、セット−リセットラッチ４２１は、ホールド信号上昇エッジに応答して出力端子Ｑからロジックローレベルの出力信号を生成し、ＯＲゲート４２７はセット−リセットラッチ４２１のロジックローレベルの出力信号及びロジックローレベルのアウェイク信号ＳＡＷＫに応答してロジックローレベルの出力信号を生成することができる。プルダウントランジスタ４１０のＮＭＯＳトランジスタＮ６は、ＯＲゲート４２７のロジックローレベルの出力信号に応答してターンオフできる。プルダウントランジスタ４１０のＮＭＯＳトランジスタＮ６がターンオフなれば、キャパシタ４３０の放電が中止される。このように、ホールド信号上昇エッジに応答してキャパシタ４３０の放電が中止され、キャパシタ４３０の電圧、即ち、中間ノードＮＭＩＤの電圧Ｖ＿ＮＭＩＤの減少が中止される。
制御部２９０は入力信号下降エッジに応答してロジックハイレベルのアウェイク信号ＳＡＷＫを生成することができる。アウェイク信号ＳＡＷＫは時間レジスタ４００ａのディスチャージ時間Ｔｄｉｓ以上のロジックハイ区間Ｔａｗｋを有することができる。アウェイク信号ＳＡＷＫのパルス幅、即ち、ロジックハイ区間Ｔａｗｋは、アウェイク遅延器２９２の遅延時間に相当することができる。
プルダウントランジスタ制御部４２０は、アウェイク信号上昇エッジに応答してロジックハイレベルの出力信号を生成することができる。例えば、ＯＲゲート４２７は、アウェイク信号上昇エッジに応答してロジックハイレベルの出力信号を生成することができる。プルダウントランジスタ４１０のＮＭＯＳトランジスタＮ６は、ＯＲゲート４２７のロジックハイレベルの出力信号に応答してターンオンされる。プルダウントランジスタ４１０のＮＭＯＳトランジスタＮ６が、ターンオンされると、中間ノードＮＭＩＤはＮＭＯＳトランジスタＮ６を通じて接地電圧に接続され、キャパシタ４３０の放電が再開される。このように、アウェイク信号上昇エッジに応答してキャパシタ４３０の放電が再開され、キャパシタ４３０の電圧、即ち、中間ノードＮＭＩＤの電圧Ｖ＿ＮＭＩＤが再び減少される。
出力部４４０はキャパシタ４３０の電圧、即ち、中間ノードＮＭＩＤの電圧Ｖ＿ＮＭＩＤに基づいて出力信号ＳＯＵＴを出力する。出力部４４０は、中間ノードＮＭＩＤの電圧Ｖ＿ＮＭＩＤが所定のしきい電圧ＶＴＨ以下の場合、ロジックハイレベルの出力信号ＳＯＵＴを出力することができる。例えば、しきい電圧ＶＴＨは出力部４４０のＰＭＯＳトランジスタＰ３のしきい電圧であることができる。即ち、中間ノードＮＭＩＤの電圧Ｖ＿ＮＭＩＤがＰＭＯＳトランジスタＰ３のしきい電圧以下よりも低くなる場合、ＰＭＯＳトランジスタＰ３がターンオンされ、出力信号ＳＯＵＴはロジックハイレベルを有することができる。
一方、出力信号ＳＯＵＴは、アウェイク信号上昇エッジから、所定のディスチャージ時間Ｔｄｉｓから入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差ＴＤ＋Ｔｏｆｆが減算された時間（Ｔｄｉｓ−ＴＤ−Ｔｏｆｆ）の後、出力信号上昇エッジを有することができる。即ち、出力信号ＳＯＵＴが出力信号上昇エッジを有する時刻は、入力信号ＳＩＮとホールド信号ＳＨＬＤとの間の時間差ＴＤ＋Ｔｏｆｆによって決定される。
制御部２９０は、アウェイク信号下降エッジに応答してロジックローレベルのプリチャージ信号ＳＰＲＣＨを生成することができる。プリチャージ信号ＳＰＲＣＨは、キャパシタ４３０が実質的に完全に充電されるための時間以上のロジックロー区間Ｔｐｒｃｈを有することができる。プリチャージ信号ＳＰＲＣＨのロジックロー区間Ｔｐｒｃｈは、プリチャージ遅延器２９６の遅延時間に相当することができる。
プルアップトランジスタ４６０のＰＭＯＳトランジスタＰ６は、プリチャージ信号下降エッジに応答してターンオンされる。プルアップトランジスタ４６０のＰＭＯＳトランジスタＰ６がターンオンされると、中間ノードＮＭＩＤ、即ち、キャパシタ４３０の第１端子は、ＰＭＯＳトランジスタＰ６を通じて電源電圧に接続され、キャパシタ４３０は再び充電される。
図１８は図１４の時間差加算器に含まれた時間レジスタの他の例を示す回路図である。
図１８を参照すれば、時間レジスタ４００ｂは、プルダウントランジスタ４１０、プルアップトランジスタ４６０、プルダウントランジスタ制御部４２０、キャパシタ４３０、及び出力部４５０を含む。時間レジスタ４００ｂは、出力部４５０の構成及び動作を除いて図１５の時間レジスタ４００ａと実質的に類似する構成を有し、実質的に類似する動作を遂行できる。
出力部４５０はキャパシタ４３０の電圧、即ち、中間ノードＮＭＩＤの電圧に基づいて出力信号ＳＯＵＴを生成することができる。例えば、出力部４５０は比較器４５０を含むことができる。比較器４５０は基準電圧ＶＲＥＦを受信する非反転入力端子、キャパシタ４３０の電圧を受信する反転入力端子、及び出力信号ＳＯＵＴを出力する出力端子を含むことができる。実施形態に従って、基準電圧ＶＲＥＦは、外部の回路または装置にて受信されるか、或いは、時間レジスタ４００ｂが基準電圧ＶＲＥＦを生成する回路を含むことができる。基準電圧ＶＲＥＦは電源電圧より低いこともできる。
図１９は、図１４の時間差加算器の動作の一例を説明するためのタイミング図である。図１９には第１入力信号ＳＩＮ１及び第２入力信号ＳＩＮ２が正の第１時間差ＴＤ１を有し、第３入力信号ＳＩＮ３及び第４入力信号ＳＩＮ４が正の第２時間差ＴＤ２を有する例が図示されている。
図１４及び図１９を参照すると、第１入力信号ＳＩＮ１は第１時間レジスタ２４０の第１入力端子ＩＮ１に印加され、第２入力信号ＳＩＮ２は、第１オフセット遅延器２２０によってオフセット時間Ｔｏｆｆほど遅れて第１ホールド信号ＳＨＬＤ１として第１時間レジスタ２４０の第１ホールド端子ＨＬＤ１に印加される。これに従って、第１入力信号ＳＩＮ１及び第１ホールド信号ＳＨＬＤ１は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差ＴＤ１とオフセット時間Ｔｏｆｆとの和に相当する時間差（ＴＤ１＋Ｔｏｆｆ）を有することができる。
第４入力信号ＳＩＮ４は第２時間レジスタ２８０の第２入力端子ＩＮ２に印加され、第３入力信号ＳＩＮ３は第２オフセット遅延器２６０によりオフセット時間Ｔｏｆｆほど遅れて第２ホールド信号ＳＨＬＤ２として第２時間レジスタ２８０の第２ホールド端子ＨＬＤ２に印加される。これに従って、第４入力信号ＳＩＮ４及び第２ホールド信号ＳＨＬＤ２は、オフセット時間Ｔｏｆｆから第３入力信号ＳＩＮ１と第４入力信号ＳＩＮ２との間の第２時間差ＴＤ２が減算された時間に相当する時間差（−ＴＤ２＋Ｔｏｆｆ）を有することができる。
第１時間レジスタ２４０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号Ｓ上昇エッジから、ディスチャージ時間Ｔｄｉｓから第１入力信号ＳＩＮ１と第１ホールド信号ＳＨＬＤ１との間の時間差（ＴＤ１＋Ｔｏｆｆ）が減算された時間（Ｔｄｉｓ−ＴＤ１−Ｔｏｆｆ）の後、第１出力信号上昇エッジを有する第１出力信号ＳＯＵＴ１を出力することができる。即ち、アウェイク信号ＳＡＷＫ及び第１出力信号ＳＯＵＴ１は、ディスチャージ時間Ｔｄｉｓから第１入力信号ＳＩＮ１と第１ホールド信号ＳＨＬＤ１との間の時間差（ＴＤ１＋Ｔｏｆｆ）が減算された時間に相当する時間差（Ｔｄｉｓ−ＴＤ１−Ｔｏｆｆ）を有することができる。
第２時間レジスタ２８０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号上昇エッジから、ディスチャージ時間Ｔｄｉｓから第４入力信号ＳＩＮ４と第２ホールド信号ＳＨＬＤ２との間の時間差（−ＴＤ２＋Ｔｏｆｆ）が減算された時間（Ｔｄｉｓ＋ＴＤ２−Ｔｏｆｆ）の後、第２出力信号上昇エッジを有する第２出力信号ＳＯＵＴ２を出力することができる。即ち、アウェイク信号ＳＡＷＫ及び第２出力信号ＳＯＵＴ２は、ディスチャージ時間Ｔｄｉｓから第４入力信号ＳＩＮ４と第２ホールド信号ＳＨＬＤ２との間の時間差（−ＴＤ２＋Ｔｏｆｆ）が減算された時間に相当する時間差（Ｔｄｉｓ＋ＴＤ２−Ｔｏｆｆ）を有することができる。
一方、第１オフセット遅延器２２０と第２オフセット遅延器２６０は、実質的に同じオフセット時間Ｔｏｆｆを有し、第１時間レジスタ２４０と第２時間レジスタ２８０は、実質的に同じディスチャージ時間Ｔｄｉｓを有することができる。これに従って、第１出力信号ＳＯＵＴ１と第２出力信号ＳＯＵＴ２との間の時間差は、アウェイク信号ＳＡＷＫと第２出力信号ＳＯＵＴ２との間の時間差（Ｔｄｉｓ＋ＴＤ２−Ｔｏｆｆ）から、アウェイク信号ＳＡＷＫと第１出力信号ＳＯＵＴ１との間の時間差（Ｔｄｉｓ−ＴＤ１−Ｔｏｆｆ）が減算された時間（（Ｔｄｉｓ＋ＴＤ２−Ｔｏｆｆ）−（Ｔｄｉｓ−ＴＤ１−Ｔｏｆｆ）＝ＴＤ２＋ＴＤ１）に相応し、従って、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差ＴＤ１と、第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差ＴＤ２との和（ＴＤ１＋ＴＤ２）に相当することができる。
このように、本発明のまた他の実施形態に係る時間差加算器２００ｃは入力信号ＳＩＮ１、ＳＩＮ２、ＳＩＮ３、ＳＩＮ４間の時間差ＴＤ１、ＴＤ２を正確に加算することができる。
（第４実施形態）
図２０は本発明の第４実施形態に係る時間差加算器を示すブロック図である。
図２０を参照すれば、時間差加算器２００ｄは、第１レジスタ部２１０ｄ、第２レジスタ部２５０ｄ、及び制御部２９０を含む。時間差加算器２００ｄは、図１４の時間差加算器２００ｃと比較して、第１オフセット遅延器２２０及び第２オフセット遅延器２６０を含めないことができる。実施形態に従って、時間差加算器２００ｄには正の時間差を有する第１入力信号ＳＩＮ１及び第２入力信号ＳＩＮ２が印加され、負の時間差を有する第３入力信号ＳＩＮ３及び第４入力信号ＳＩＮ４が印加される。
第１レジスタ部２１０ｄは、第１入力信号ＳＩＮ１及び第２入力信号ＳＩＮ２を受信し、アウェイク信号ＳＡＷＫに応答して第１出力信号ＳＯＵＴ１を生成する。第１レジスタ部２１０ｄは第１時間レジスタ２４０を含むことができる。第１時間レジスタ２４０は、第１入力信号ＳＩＮ１を受信する第１入力端子ＩＮ１、第２入力信号ＳＩＮ２を受信する第１ホールド端子ＨＬＤ１、プリチャージ信号ＳＰＲＣＨを受信する第１プリチャージ端子ＰＲＣＨ１、アウェイク信号ＳＡＷＫを受信する第１アウェイク端子ＡＷＫ１、及び第１出力信号ＳＯＵＴ１を出力する第１出力端子ＯＵＴ１を有することができる。
第２レジスタ部２５０ｄは、第３入力信号ＳＩＮ３及び第４入力信号ＳＩＮ４を受信し、アウェイク信号ＳＡＷＫに応答して第２出力信号ＳＯＵＴ２を生成する。第２レジスタ部２５０ｄは第２時間レジスタ２８０を含むことができる。第２時間レジスタ２８０は、第４入力信号ＳＩＮ４を受信する第２入力端子ＩＮ２、第３入力信号ＳＩＮ３を受信する第２ホールド端子ＨＬＤ２、プリチャージ信号ＳＰＲＣＨを受信する第２プリチャージ端子ＰＲＣＨ２、アウェイク信号ＳＡＷＫを受信する第２アウェイク端子ＡＷＫ２、及び第２出力信号ＳＯＵＴ２を出力する第２出力端子ＯＵＴ２を有することができる。
実施形態に従って、第１時間レジスタ２４０及び第２時間レジスタ２８０の各々は、図１５の時間レジスタ４００ａ、図１８の時間レジスタ４００ｂ、または、これと類似する構成を有する時間レジスタで具現することができる。
制御部２９０は、プリチャージ信号ＳＰＲＣＨ及びアウェイク信号ＳＡＷＫを生成する。例えば、制御部２９０は第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、第３入力信号ＳＩＮ３または、第４入力信号ＳＩＮ４のうち、いずれか１つの信号を遅延、及び／または、反転させてプリチャージ信号ＳＰＲＣＨ及びアウェイク信号ＳＡＷＫを生成することができる。
第１時間レジスタ２４０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号上昇エッジから、ディスチャージ時間から第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差が減算された時間の後、第１出力信号上昇エッジを有する第１出力信号ＳＯＵＴ１を出力することができる。即ち、アウェイク信号ＳＡＷＫと第１出力信号ＳＯＵＴ１との間の時間差は、ディスチャージ時間から第１時間差が減算された時間に相当することができる。
また、第２時間レジスタ２８０は、アウェイク信号ＳＡＷＫに応答して、アウェイク信号上昇エッジから、ディスチャージ時間に第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差が加算された時間の後、第２出力信号上昇エッジを有する第２出力信号ＳＯＵＴ２を出力することができる。即ち、アウェイク信号ＳＡＷＫと第２出力信号ＳＯＵＴ２との間の時間差は、ディスチャージ時間に第２時間差が加算された時間に相当することができる。
第１時間レジスタ２４０のディスチャージ時間と第２時間レジスタ２８０のディスチャージ時間は、実質的に同一であることもできる。これに従って、アウェイク信号ＳＡＷＫと第２出力信号ＳＯＵＴ２との間の時間差から、アウェイク信号ＳＡＷＫと第１出力信号ＳＯＵＴ１との間の時間差が減算された時間に相当する第１出力信号ＳＯＵＴ１と第２出力信号ＳＯＵＴ２との間の時間差は、第１時間差と第２時間差との和に相当することができる。
このように、本発明のまた他の実施形態に係る時間差加算器２００ｄは、第１時間差と第２時間差との和に相当する時間差を有する第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を出力することができる。
（第５実施形態）
図２１は本発明の第５実施形態に係る時間差累算器を示す図面である。
図２１を参照すれば、時間差累算器５００は、第１入力信号ＩＮ１及び第２入力信号ＩＮ２に応答して、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を生成する。時間差累算器５００は、第１入力信号ＩＮ１と第２入力信号ＩＮ２との間の時間差を累算して累積した時間差を有する第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を生成することができる。例えば、第１時間差ＴＤ１を有する第１入力信号ＩＮ１及び第２入力信号ＩＮ２が入力された場合、時間差累算器５００は第１時間差ＴＤ１を有する第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を生成することができる。続いて、第２時間差ＴＤ２を有する第１入力信号ＩＮ１及び第２入力信号ＩＮ２が入力された場合、時間差累算器５００は第１時間差ＴＤ１と第２時間差ＴＤ２との和を有する第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を生成することができる。また、続いて、第２時間差ＴＤ３を有する第１入力信号ＩＮ１及び第２入力信号ＩＮ２が入力された場合、時間差累算器５００は、第１時間差ＴＤ１、第２時間差ＴＤ２及び第３時間差ＴＤ３の和を有する第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を生成することができる。
図２２は本発明の第５実施形態に係る時間差累算器を示すブロック図である。
図２２を参照すれば、時間差累算器５００ａは、第１時間差加算器５１０及び遅延部５２０ａを含む。
第１時間差加算器５１０は第１入力信号ＩＮ１、第２入力信号ＩＮ２、第１出力済み信号ＰＯＵＴ１及び第２出力済み信号ＰＯＵＴ２に応答して第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を生成する。第１時間差加算器５１０は、第１入力信号ＩＮ１と第２入力信号ＩＮ２との間の第１時間差、及び、第１出力済み信号ＰＯＵＴ１と第２出力済み信号ＰＯＵＴ２との間の第２時間差を加算して、第１時間差と第２時間差との和に相当する時間差を有する第１出力信号ＯＵＴ１並びに第２出力信号ＯＵＴ２を生成することができる。ここで、第１出力済み信号ＰＯＵＴ１と第２出力済み信号ＰＯＵＴ２は、第１時間差加算器５１０が直前に時間差加算を遂行して出力した第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を示す。
実施形態に従って、第１時間差加算器５１０は、図４の時間差加算器２００ａ、図１２の時間差加算器２００ｂ、図１４の時間差加算器２００ｃ、図２０の時間差加算器２００ｄ、または、これと類似する構成の時間差加算器で具現することができる。
遅延部５２０ａは第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を遅延させて第１出力済み信号ＰＯＵＴ１及び第２出力済み信号ＰＯＵＴ２を生成する。遅延部５２０ａは第２時間差加算器５３０を含むことができる。実施形態に従って、第２時間差加算器５３０は図４の時間差加算器２００ａ、図１２の時間差加算器２００ｂ、図１４の時間差加算器２００ｃ、図２０の時間差加算器２００ｄ、または、これと類似する構成の時間差加算器で具現することができる。
第２時間差加算器５３０は第１出力信号ＯＵＴ１、第２出力信号ＯＵＴ２及び２つの実質的に同じ信号に応答して、第１出力済み信号ＰＯＵＴ１及び第２出力済み信号ＰＯＵＴ２を生成する。第２時間差加算器５３０は、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２との間の第３時間差及び実質的に同じ信号の第４時間差を加算して、第３時間差と第４時間差との和に相当する時間差を有する第１出力済み信号ＰＯＵＴ１及び第２出力済み信号ＰＯＵＴ２を生成する。実質的に同じ信号は実質的に同じ時刻で上昇エッジを有し、第４時間差は時間差加算の恒等元の「０」であることができる。これに従って、第１出力済み信号ＰＯＵＴ１と第２出力済み信号ＰＯＵＴ２との間の時間差は、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２との間の第３時間差と実質的に同一とすることもできる。即ち、第２時間差加算器５３０は第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を時間差の変更なしで互いに同じ遅延時間ほど遅延させて第１出力済み信号ＰＯＵＴ１及び第２出力済み信号ＰＯＵＴ２を生成することができる。
一方、図２２には実質的に同じ信号として第１出力信号ＯＵＴ１を利用した例が図示されているが、実施形態に従って、実質的に同じ信号は、第２出力信号ＯＵＴ２、第１出力信号ＯＵＴ１の反転信号、第２出力信号ＯＵＴ２の反転信号、または、他の信号のうち、いずれか１つであることができる。
（第６実施形態）
図２３は本発明の第６実施形態に係る時間差累算器を示すブロック図である。
図２３を参照すれば、時間差累算器５００ｂは第１時間差加算器５１０及び遅延部５２０ｂを含む。時間差累算器５００ｂは、遅延部５２０ｂの構成を除いて、図２２の時間差累算器５００ａと実質的に類似する構成を有し、実質的に類似する動作を遂行できる。
遅延部５２０ｂは、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を遅延させて第１出力済み信号ＰＯＵＴ１及び第２出力済み信号ＰＯＵＴ２を生成する。遅延部５２０ｂは、第１遅延器５４０及び第２遅延器５５０を含むことができる。
第１遅延器５４０は、第１出力信号ＯＵＴ１を遅延させて第１出力済み信号ＰＯＵＴ１を生成し、第２遅延器５５０は第２出力信号ＯＵＴ２を遅延させて第２出力済み信号ＰＯＵＴ２を生成することができる。第１遅延器５４０及び第２遅延器５５０は、実質的に同じ遅延時間を有することができる。これに従って、第１遅延器５４０及び第２遅延器５５０は、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２は、互いに同じ遅延時間ほど遅延させて第１出力済み信号ＰＯＵＴ１及び第２出力済み信号ＰＯＵＴ２を生成することができる。
図２４は図２３の時間差累算器に含まれた遅延部の一例を示す回路図であり、図２５は図２４の遅延部に含まれたトランジスタの配置の一例を説明するための図面である。
図２４を参照すれば、遅延部５２０ｂは、第１遅延器５４０及び第２遅延器５５０を含む。第１遅延器５４０は、複数のＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４及び複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４から構成された複数のインバータを含むことができる。また、第２遅延器５５０は、複数のＰＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４及び複数のＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４から構成された複数のインバータを含むことができる。第１遅延器５４０及び第２遅延器５５０は互いに同じ数のインバータを含むことによって互いに同じ遅延時間を有することができる。
図２５に示したように、第１遅延器５４０の複数のトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４及び第２遅延器５５０の複数のトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４は、互いに交互に配置することができる。例えば、第１遅延器５４０の第１ＰＭＯＳトランジスタＰ１１と第１ＮＭＯＳトランジスタＮ１１との間に第２遅延器５５０の第１ＰＭＯＳ及びＮＭＯＳトランジスタＰ２１、Ｎ２１が配置され、第２遅延器５５０の第２ＰＭＯＳトランジスタＰ２２と第２ＮＭＯＳトランジスタＮ２２との間に第１遅延器５４０の第２ＰＭＯＳ及びＮＭＯＳトランジスタＰ１２、Ｎ１２が配置することができる。このように、第１遅延器５４０と第２遅延器５５０のトランジスタが互いに交互に配置されることによって、工程、電圧、温度（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ；ＰＶＴ）の変化（Ｖａｒｉａｔｉｏｎ）においても第１遅延器５４０と第２遅延器５５０との間のミスマッチが最小化される。
（第７実施形態）
図２６は本発明の第７実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。
図２６を参照すると、シグマ−デルタタイムデジタル変換器６００ａは時間差加算器６１０、時間差累算器６３０、時間ドメイン量子化器６５０、及びデジタルタイム変換器６７０を含む。
時間差加算器６１０は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差から第１フィードバック信号ＳＦＥＥＤ１と第２フィードバック信号ＳＦＥＥＤ２との間の第２時間差を減算して、第１時間差から第２時間差が減算された第３時間差を有する第１加算信号ＳＡＤＤ１及び第２加算信号ＳＡＤＤ２を生成する。実施形態に従って、時間差加算器６１０は、図４の時間差加算器２００ａ、図１２の時間差加算器２００ｂ、図１４の時間差加算器２００ｃ、図２０の時間差加算器２００ｄ、または、これと類似する構成の時間差加算器で具現することができる。例えば、時間差加算器６１０は図４の時間差加算器２００ａで具現された場合、第１入力信号ＳＩＮ１は図４の第１時間レジスタ２３０の第１入力端子ＩＮ１に印加され、第２入力信号ＳＩＮ２は図４の第１オフセット遅延器２２０に印加され、第１フィードバック信号ＳＦＥＥＤ１は図４の第２時間レジスタ２７０の第２入力端子ＩＮ２に印加され、第２フィードバック信号ＳＦＥＥＤ２は図４の第２オフセット遅延器２６０に印加される。即ち、第１フィードバック信号ＳＦＥＥＤ１は図４の第４入力信号ＳＩＮ４に相応し、第２フィードバック信号ＳＦＥＥＤ２は図４の第３入力信号ＳＩＮ３に相当することができる。
時間差累算器６３０は第１加算信号ＳＡＤＤ１と第２加算信号ＳＡＤＤ２との間の第３時間差を累算して第１累算信号ＳＡＣＣ１及び第２累算信号ＳＡＣＣ２を生成する。実施形態に従って、時間差累算器６３０は図２２の時間差累算器５００ａ、図２３の時間差累算器５００ｂ、または、これと類似する構成の時間差累算器で具現することができる。
時間ドメイン量子化器６５０は第１累算信号ＳＡＣＣ１と第２累算信号ＳＡＣＣ２との間の時間差をデジタル出力信号ＤＯＵＴに変換する。実施形態に従って、デジタル出力信号ＤＯＵＴは、２レベルを有する１ビットの信号や、３レベル以上を有する２以上のビットの信号であることができる。
デジタルタイム変換器６７０は、デジタル出力信号ＤＯＵＴを第１フィードバック信号ＳＦＥＥＤ１及び第２フィードバック信号ＳＦＥＥＤ２に変換する。例えば、デジタルタイム変換器６７０は、デジタル出力信号ＤＯＵＴの値が増加するほど第１フィードバック信号ＳＦＥＥＤ１と第２フィードバック信号ＳＦＥＥＤ２との間の第２時間差を増加させることができる。
本発明の第７実施形態に係るシグマ−デルタタイムデジタル変換器６００ａで、時間差加算器６１０が第１時間差と第２時間差との差を出力し、時間差累算器６３０がこのような差を累算し、時間ドメイン量子化器６５０が累算された信号をデジタル値に変換し、デジタルタイム変換器６７０はデジタル値を時間差に変換して時間差加算器６１０に提供する。即ち、シグマ−デルタタイムデジタル変換器６００ａは、時間差加算器６１０、時間差累算器６３０、時間ドメイン量子化器６５０、及びデジタルタイム変換器６７０を含むことによってシグマ−デルタ方式を採用することができる。これに従って、本発明の一実施形態に係るシグマ−デルタタイムデジタル変換器６００ａは高解像度（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ）を有することができる。
図２７は図２６のシグマ−デルタタイムデジタル変換器で遂行されるノイズシェーピングを説明するための図面である。
図２７を参照すれば、本発明の実施形態に係るシグマ−デルタタイムデジタル変換器はオーバーサンプリング（Ｏｖｅｒ−Ｓａｍｐｌｉｎｇ）及びノイズシェーピング（Ｎｏｉｓｅ Ｓｈａｐｉｎｇ）を遂行できる。シグマ−デルタタイムデジタル変換器がオーバーサンプリングを遂行することによって、量子化雑音（Ｑｕａｎｔｉｚａｔｉｏｎ Ｎｏｉｓｅ）の広い帯域に広がり、信号帯域で量子化雑音が実質的に減少することができる。また、シグマ−デルタタイムデジタル変換器がノイズシェーピングを遂行することによって、量子化雑音を使わない帯域に移動させることができる。即ち、シグマ−デルタタイムデジタル変換器が量子化雑音に対して、ハイパスフィルタ（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）の役割を遂行して量子化雑音を移動させることができる。
これに従って、本発明の実施形態に係るシグマ−デルタタイムデジタル変換器はノイズを最小化でき、高解像度を有することができる。
図２８は図２６のシグマ−デルタタイムデジタル変換器に含まれた時間ドメイン量子化器の一例を示すブロック図である。
図２８を参照すれば、時間ドメイン量子化器６５０ａは遅延ライン６５１ａ、複数のＤ−フリップフロップ６５３ａ及びエンコーダ６５５を含む。
遅延ライン６５１ａは第１累算信号ＳＡＣＣ１を順次に遅延させるＮ個（Ｎは１以上の自然数）の遅延セルＤＥＬＡＹ１、ＤＥＬＡＹ２、ＤＥＬＡＹＮを含むことができる。遅延セルＤＥＬＡＹ１、ＤＥＬＡＹ２、ＤＥＬＡＹＮから出力された信号は、Ｎ個のＤ−フリップフロップ６５３ａに各々印加される。Ｄ−フリップフロップ６５３ａは、第２累算信号ＳＡＣＣ２が有する第２累算信号上昇エッジに応答してＮ個の出力信号（ｄ１，ｄ２，…，ｄｎ）を出力することができる。これに従って、Ｄ−フリップフロップ６５３ａは第１累算信号ＳＡＣＣ１と第２累算信号ＳＡＣＣ２との間の時間差によって「１」という値を有する出力信号（ｄ１，ｄ２，…，ｄｎ）を出力することができる。
エンコーダ６５５はＤ−フリップフロップ６５３ａの出力信号（ｄ１，ｄ２，…，ｄｎ）に基づいてデジタル出力信号ＤＯＵＴを生成することができる。例えば、エンコーダ６５５は温度計コード（Ｔｈｅｒｍｏｍｅｔｅｒ Ｃｏｄｅ）のＤ−フリップフロップ６５３ａの出力信号（ｄ１，ｄ２，…，ｄｎ）を２進コード（Ｂｉｎａｒｙ Ｃｏｄｅ）のデジタル出力信号ＤＯＵＴに変換することができる。
これに従って、時間ドメイン量子化器６５０ａは第１累算信号ＳＡＣＣ１と第２累算信号ＳＡＣＣ２との間の時間差に相当するデジタル出力信号ＤＯＵＴを生成することができる。
図２９は図２６のシグマ−デルタタイムデジタル変換器に含まれた時間ドメイン量子化器の他の例を示すブロック図である。
図２９を参照すれば、時間ドメイン量子化器６５０ｂは、第１遅延ライン６５１ｂ、第２遅延ライン６５２ｂ、複数のＤ−フリップフロップ６５３ｂ及びエンコーダ６５５を含む。
第１遅延ライン６５１ｂは第１累算信号ＳＡＣＣ１を順次に遅延させるＮ個（Ｎは１以上の自然数）の第１遅延セルを含み、第２遅延ライン６５２ｂは第２累算信号ＳＡＣＣ２を順次に遅延させるＮ個の第２遅延セルを含むことができる。第１遅延セルから出力された信号は、Ｎ個のＤ−フリップフロップ６５３ｂのデータ端子Ｄに各々印加され、第２遅延セルで出力された信号はＤ−フリップフロップ６５３ｂのクロック端子に各々印加される。これに従って、Ｄ−フリップフロップ６５３ｂは第２遅延セルから出力された信号に応答してＮ個の出力信号（ｄ１，ｄ２，…，ｄｎ）を出力することができる。これに従って、Ｄ−フリップフロップ６５３ｂは、第１累算信号ＳＡＣＣ１と第２累算信号ＳＡＣＣ２との間の時間差によって「１」という値を有する出力信号（ｄ１，ｄ２，…，ｄｎ）を出力することができる。
一方、第１遅延セルそれぞれの遅延時間は第２遅延セルそれぞれの遅延時間より長いこともできる。これに従って、時間ドメイン量子化器６５０ｂは各遅延セルの最小遅延時間より小さい単位で時間差をデジタル値に変換することができる。
エンコーダ６５５は、Ｄ−フリップフロップ６５３ｂの出力信号（ｄ１，ｄ２，…，ｄｎ）に基づいてデジタル出力信号ＤＯＵＴを生成することができる。
これに従って、時間ドメイン量子化器６５０ｂは第１累算信号ＳＡＣＣ１と第２累算信号ＳＡＣＣ２との間の時間差に相当するデジタル出力信号ＤＯＵＴを生成することができる。
一方、図２８及び図２９には本発明の実施形態に係るシグマ−デルタタイムデジタル変換器に含まれた時間ドメイン量子化器の例が図示されているが、本発明の実施形態に係るシグマ−デルタタイムデジタル変換器は多様な構成を有する時間ドメイン量子化器を含むことができる。
図３０は図２６のシグマ−デルタタイムデジタル変換器に含まれたデジタルタイム変換器の一例を示すブロック図である。
図３０を参照すれば、デジタルタイム変換器６７０ａは、パルス生成器６７１、遅延ライン６７３、及びマルチプレクサ６７５を含む。
パルス生成器６７１はパルスを生成し、パルスを第１フィードバック信号ＳＦＥＥＤ１として出力することができる。遅延ライン６７３はパルスを順次に遅延させるＭ個（Ｍは１以上の自然数）の遅延セルを含むことができる。マルチプレクサ６７５はデジタル出力信号ＤＯＵＴに応答して遅延セルで出力されたＭ個の順次に遅延された信号（Ｄ１，Ｄ２，…，ＤＭ）のうち、いずれか１つの信号を第２フィードバック信号ＳＦＥＥＤ２として出力することができる。これに従って、デジタルタイム変換器６７０ａは、デジタル出力信号ＤＯＵＴに相当する時間差を有する第１フィードバック信号ＳＦＥＥＤ１及び第２フィードバック信号ＳＦＥＥＤ２を生成することができる。
図３１は図２６のシグマ−デルタタイムデジタル変換器に含まれたデジタルタイム変換器の他の例を示すブロック図である。
図３１を参照すれば、デジタルタイム変換器６７０ｂは、パルス生成器６７１、第１遅延セル６７２、第２遅延セル６７４、複数のキャパシタ（Ｃ１，Ｃ２，…，ＣＭ）及び複数のスイッチ（ＳＷＳ１，ＳＷＳ２，…，ＳＷＳＭ）を含む。
パルス生成器６７１はパルスを生成し、パルスを第１フィードバック信号ＳＦＥＥＤ１として出力することができる。第１遅延セル６７２及び第２遅延セル６７４は、パルスを遅延させて第２フィードバック信号として出力することができる。Ｍ個（Ｍは１以上の自然数）のキャパシタ（Ｃ１，Ｃ２，…，ＣＭ）はＭ個のスイッチ（ＳＷＳ１，ＳＷＳ２，…，ＳＷＳＭ）を通じて接地電圧、並びに、第１遅延セル６７２と第２遅延セル６７４との間のノードに各々接続される。スイッチ（ＳＷＳ１，ＳＷＳ２，…，ＳＷＳＭ）は、デジタル出力信号ＤＯＵＴに応答してターンオンまたはターンオフされて、キャパシタ（Ｃ１，Ｃ２，…，ＣＭ）はスイッチ（ＳＷＳ１，ＳＷＳ２，…，ＳＷＳＭ）によって、第１遅延セル６７２及び第２遅延セル６７４に選択的に接続される。このように、デジタル出力信号ＤＯＵＴに従って、第１遅延セル６７２及び第２遅延セル６７４に接続されたキャパシタ（Ｃ１，Ｃ２，…，ＣＭ）のキャパシタンスが調節されることによって、第１遅延セル６７２及び第２遅延セル６７４の遅延時間が調節される。これに従って、デジタルタイム変換器６７０ｂはデジタル出力信号ＤＯＵＴに相当する時間差を有する第１フィードバック信号ＳＦＥＥＤ１及び第２フィードバック信号ＳＦＥＥＤ２を生成することができる。
一方、図３０及び図３１には本発明の第７実施形態に係るシグマ−デルタタイムデジタル変換器に含まれたデジタルタイム変換器の例が図示されているが、本発明の実施形態に係るシグマ−デルタタイムデジタル変換器は多様な構成を有するデジタルタイム変換器を含むことができる。
（第８実施形態）
図３２は本発明の第８実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。
図３２を参照すれば、シグマ−デルタタイムデジタル変換器６００ｂは、時間差加算器６１０、第１時間差累算器６３０、第２時間差累算器６４０、時間ドメイン量子化器６５０、及びデジタルタイム変換器６７０を含む。シグマ−デルタタイムデジタル変換器６００ｂは、図２６のシグマ−デルタタイムデジタル変換器６００ａに比較して、第２時間差累算器６４０をさらに含むことができる。
第１時間差累算器６３０及び第２時間差累算器６４０は、２次累算器を構成し、これに従って、シグマ−デルタタイムデジタル変換器６００ｂは、２次（Ｓｅｃｏｎｄ Ｏｒｄｅｒ）シグマ−デルタタイムデジタル変換器であることができる。実施形態に従って、シグマ−デルタタイムデジタル変換器６００ｂは、３次以上のシグマ−デルタタイムデジタル変換器であることができる。
本発明の他の実施形態に係るシグマ−デルタタイムデジタル変換器６００ｂは２次以上の累算器を含んで信号帯域で量子化雑音をさらに減少させることができる。
（第９実施形態）
図３３は本発明の第９実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。
図３３を参照すれば、シグマ−デルタタイムデジタル変換器６００ｃは、時間差調節部６２０、時間差累算器６３０、及び時間ドメイン量子化器６５０を含む。シグマ−デルタタイムデジタル変換器６００ｃは、図２６のシグマ−デルタタイムデジタル変換器６００ａに比較して、時間差加算器６１０及びデジタルタイム変換器６７０の代わりに時間差調節部６２０を含むことができる。
時間差調節部６２０は、第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、及びデジタル出力信号ＤＯＵＴを受信し、デジタル出力信号ＤＯＵＴに基づいて第１入力信号ＳＩＮ１または第２入力信号ＳＩＮ２をデジタル出力信号ＤＯＵＴに相当する遅延時間ほど遅延させることによって第１加算信号ＳＡＤＤ１及び第２加算信号ＳＡＤＤ２を生成する。時間差調節部６２０は第１入力信号ＳＩＮ１または、第２入力信号ＳＩＮ２のうち少なくとも１つの信号を遅延させる少なくとも１つの遅延器及びデジタル出力信号ＤＯＵＴに応答して、遅延器によって遅延されなかった少なくとも１つの信号または遅延器によって遅れた遅延器の出力信号を選択的に出力する少なくとも１つの選択器を含むことができる。これに従って、時間差調節部６２０は第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差からデジタル出力信号ＤＯＵＴに相当する第２時間差が減算された第３時間差を有する第１加算信号ＳＡＤＤ１及び第２加算信号ＳＡＤＤ２を生成することができる。
時間差累算器６３０は、第１加算信号ＳＡＤＤ１と第２加算信号ＳＡＤＤ２との間の第３時間差を累算して第１累算信号ＳＡＣＣ１及び第２累算信号ＳＡＣＣ２を生成する。時間ドメイン量子化器６５０は、第１累算信号ＳＡＣＣ１と第２累算信号ＳＡＣＣ２との間の時間差をデジタル出力信号ＤＯＵＴに変換する。
本発明の第９実施形態に係るシグマ−デルタタイムデジタル変換器６００ｃで、時間差調節部６２０が第１時間差と第２時間差との差を出力し、時間差累算器６３０がこのような差を累算し、時間ドメイン量子化器６５０が累算された信号をデジタル値に変換する。即ち、シグマ−デルタタイムデジタル変換器６００ｃは、時間差調節部６２０、時間差累算器６３０、及び時間ドメイン量子化器６５０を含むことによってシグマ−デルタ方式を採用することができる。これに従って、本発明のまた他の実施形態に係るシグマ−デルタタイムデジタル変換器６００ｃは高解像度を有することができる。
図３４は図３３のシグマ−デルタタイムデジタル変換器の一例を示すブロック図である。
図３４を参照すれば、シグマ−デルタタイムデジタル変換器７００ａは時間差調節部７２０ａ、時間差累算器７３０、及び時間ドメイン量子化器７５０を含む。図３４のシグマ−デルタタイムデジタル変換器７００ａは１ビットのデジタル出力信号ＤＯＵＴを生成することができる。
時間差調節部７２０ａは第１遅延器７２１ａ、第１選択器７２６ａ、第２遅延器７２２ａ、及び第２選択器７２７ａを含むことができる。第１遅延器７２１ａは第１入力信号ＳＩＮ１を遅延させ、第１選択器７２６ａはデジタル出力信号ＤＯＵＴに応答して第１加算信号ＳＡＤＤ１として第１入力信号ＳＩＮ１、または、第１遅延器７２１ａの出力信号を選択的に出力することができる。第２遅延器７２２ａは、第２入力信号ＳＩＮ２を遅延させ、第２選択器７２７ａはデジタル出力信号ＤＯＵＴに応答して第２加算信号ＳＡＤＤ２として第２入力信号ＳＩＮ２、または、第２遅延器７２２ａの出力信号を選択的に出力することができる。
例えば、デジタル出力信号ＤＯＵＴの値が「０」である場合、第１選択器７２６ａは第１加算信号ＳＡＤＤ１として第１入力信号ＳＩＮ１を出力し、第２選択器７２７ａは第２加算信号ＳＡＤＤ２として第２入力信号ＳＩＮ２に対して所定の遅延時間ほど遅れた第２遅延器７２２ａの出力信号を出力することができる。これに従って、時間差調節部７２０ａはデジタル出力信号ＤＯＵＴに応答して第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の時間差より増加した時間差を有する第１加算信号ＳＡＤＤ１及び第２加算信号ＳＡＤＤ２を生成することができる。
デジタル出力信号ＤＯＵＴの値が「１」の場合、第１選択器７２６ａは第１加算信号ＳＡＤＤ１として第１入力信号ＳＩＮ１に対して所定の遅延時間ほど遅れた第１遅延器７２１ａの出力信号を出力し、第２選択器７２７ａは第２加算信号ＳＡＤＤ２として第２入力信号ＳＩＮ２を出力することができる。これに従って、時間差調節部７２０ａはデジタル出力信号ＤＯＵＴに応答して第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の時間差より減少した時間差を有する第１加算信号ＳＡＤＤ１及び第２加算信号ＳＡＤＤ２を生成することができる。
このように、時間差調節部７２０ａはデジタル出力信号ＤＯＵＴの値により第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の時間差を調節して、調節された時間差を有する第１加算信号ＳＡＤＤ１及び第２加算信号ＳＡＤＤ２を生成することができる。
時間差累算器７３０は第１加算信号ＳＡＤＤ１と第２加算信号ＳＡＤＤ２との間の時間差を累算して第１累算信号ＳＡＣＣ１及び第２累算信号ＳＡＣＣ２を生成する。時間ドメイン量子化器７５０は第１累算信号ＳＡＣＣ１と第２累算信号ＳＡＣＣ２との間の時間差をデジタル出力信号ＤＯＵＴに変換する。
上述した通り、シグマ−デルタタイムデジタル変換器７００ａは、時間差調節部７２０ａ、時間差累算器７３０、及び時間ドメイン量子化器７５０を含むことによってシグマ−デルタ方式を採用する。これに従って、シグマ−デルタタイムデジタル変換器７００ａは高解像度を有することができる。
一方、図３４には、第１入力信号ＳＩＮ１の経路及び第２入力信号ＳＩＮ２の経路ともに遅延器及び選択器を含む時間差調節部７２０ａの例が図示されているが、実施形態に従って、時間差調節部７２０ａは第１入力信号ＳＩＮ１の経路または入力信号ＳＩＮ２の経路のうち、いずれか１つにだけ遅延器及び選択器を含むことができる。
図３５は図３３のシグマ−デルタタイムデジタル変換器の他の例を示すブロック図である。
図３５を参照すれば、シグマ−デルタタイムデジタル変換器７００ｂは、時間差調節部７２０ｂ、時間差累算器７３０、及び時間ドメイン量子化器７５０を含む。図３５のシグマ−デルタタイムデジタル変換器７００ｂは、２ビットのデジタル出力信号ＤＯＵＴを生成することができる。
時間差調節部７２０ｂは第１遅延器７２１ｂ、第２遅延器７２２ｂ、第１選択器７２６ｂ、第３遅延器７２３ｂ、第４遅延器７２４ｂ及び第２選択器７２７ｂを含むことができる。第１遅延器７２１ｂは第１入力信号ＳＩＮ１を第１遅延時間ほど遅延させ、第２遅延器７２２ｂは、第１入力信号ＳＩＮ１を第２遅延時間ほど遅延させ、第１選択器７２６ｂはデジタル出力信号ＤＯＵＴに応答して第１加算信号ＳＡＤＤ１として第１入力信号ＳＩＮ１、第１遅延器７２１ｂの出力信号、または、第２遅延器７２２ｂの出力信号を選択的に出力することができる。例えば、第２遅延時間は、第１遅延時間の約３倍であることができる。第３遅延器７２３ｂは第２入力信号ＳＩＮ２を第２遅延時間ほど遅延させ、第４遅延器７２４ｂは第２入力信号ＳＩＮ２を第１遅延時間ほど遅延させ、第２選択器７２７ｂはデジタル出力信号ＤＯＵＴに応答して第２加算信号ＳＡＤＤ２として第２入力信号ＳＩＮ２、第３遅延器７２３ｂの出力信号、または、第４遅延器７２４ｂの出力信号を選択的に出力することができる。
例えば、デジタル出力信号ＤＯＵＴの値が「０」である場合、第１選択器７２６ｂは、第１加算信号ＳＡＤＤ１として第１入力信号ＳＩＮ１を出力し、第２選択器７２７ｂは第２加算信号ＳＡＤＤ２として第２入力信号ＳＩＮ２に対して第２遅延時間ほど遅れた第３遅延器７２３ｂの出力信号を出力することができる。また、デジタル出力信号ＤＯＵＴの値が「１」である場合、第１選択器７２６ｂは第１加算信号ＳＡＤＤ１として第１入力信号ＳＩＮ１を出力し、第２選択器７２７ｂは第２加算信号ＳＡＤＤ２として第２入力信号ＳＩＮ２に対して第１遅延時間ほど遅れた第３遅延器７２３ｂの出力信号を出力することができる。また、デジタル出力信号ＤＯＵＴの値が「２」である場合、第１選択器７２６ｂは第１加算信号ＳＡＤＤ１として第１入力信号ＳＩＮ１に対して第１遅延時間ほど遅れた第１遅延器７２１ｂの出力信号を出力し、第２選択器７２７ｂは第２加算信号ＳＡＤＤ２として第２入力信号ＳＩＮ２を出力することができる。また、デジタル出力信号ＤＯＵＴの値が「３」である場合、第１選択器７２６ｂは第１加算信号ＳＡＤＤ１として第１入力信号ＳＩＮ１に対し第２遅延時間ほど遅れた第２遅延器７２２ｂの出力信号を出力し、第２選択器７２７ｂは第２加算信号ＳＡＤＤ２として第２入力信号ＳＩＮ２を出力することができる。
このように、時間差調節部７２０ｂは、デジタル出力信号ＤＯＵＴの値によって第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の時間差を調節して、調節された時間差を有する第１加算信号ＳＡＤＤ１及び第２加算信号ＳＡＤＤ２を生成することができる。
時間差累算器７３０は第１加算信号ＳＡＤＤ１と第２加算信号ＳＡＤＤ２との間の時間差を累算して第１累算信号ＳＡＣＣ１及び第２累算信号ＳＡＣＣ２を生成する。時間ドメイン量子化器７５０は第１累算信号ＳＡＣＣ１と第２累算信号ＳＡＣＣ２との間の時間差をデジタル出力信号ＤＯＵＴに変換する。
上述した通り、シグマ−デルタタイムデジタル変換器７００ｂは時間差調節部７２０ｂ、時間差累算器７３０、及び時間ドメイン量子化器７５０を含むことによってシグマ−デルタ方式を採用することができる。これに従って、シグマ−デルタタイムデジタル変換器７００ｂは高解像度を有することができる。
一方、図３５には、第１入力信号ＳＩＮ１の経路及び第２入力信号ＳＩＮ２の経路ともに遅延器及び選択器を含む時間差調節部７２０ｂの例が図示されているが、実施形態に従って、時間差調節部７２０ｂは第１入力信号ＳＩＮ１の経路または入力信号ＳＩＮ２の経路のうち、いずれか１つにだけ遅延器及び選択器を含むことができる。
（第１０実施形態）
図３６は本発明のまた他の実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。
図３６を参照すれば、シグマ−デルタタイムデジタル変換器６００ｄは時間差調節部６２０、第１時間差累算器６３０、第２時間差累算器６４０、及び時間ドメイン量子化器６５０を含む。シグマ−デルタタイムデジタル変換器６００ｄは、図３３ののシグマ−デルタタイムデジタル変換器６００ｃに比較して、第２時間差累算器６４０をさらに含むことができる。
第１時間差累算器６３０及び第２時間差累算器６４０は、２次累算器を構成し、これに従って、シグマ−デルタタイムデジタル変換器６００ｂは２次（Ｓｅｃｏｎｄ Ｏｒｄｅｒ）シグマ−デルタタイムデジタル変換器であることができる。実施形態に従って、シグマ−デルタタイムデジタル変換器６００ｄは３次以上のシグマ−デルタタイムデジタル変換器であることができる。
本発明の第１０実施形態に係るシグマ−デルタタイムデジタル変換器６００ｄは、２次以上の累算器を含んで信号帯域で量子化雑音をさらに減少させることができる。
（第１１実施形態）
図３７は本発明の第１１実施形態に係るデジタル位相ロックループを示すブロック図である。
図３７を参照すれば、デジタル位相ロックループ８００は、シグマ−デルタタイムデジタル変換器６００、デジタルループフィルタ８１０、デジタル制御発振器８２０、及び分周器８３０を含む。
シグマ−デルタタイムデジタル変換器６００は、時間差加算器、時間差累算器、時間ドメイン量子化器、及びデジタルタイム変換器を含む。シグマ−デルタタイムデジタル変換器６００は、基準入力信号ＦＲＥＦとフィードバック信号ＦＦＥＥＤとの間の時間差に相当するデジタル時間差信号ＤＯＵＴを生成する。シグマ−デルタタイムデジタル変換器６００は、シグマ−デルタ方式で時間差をデジタル信号に変換することによって高解像度を有することができる。実施形態に従って、基準入力信号ＦＲＥＦは外部の回路または装置から有線または無線に転送された信号、或いは、内部または外部に位置した発振器から生成された発振信号であることができる。例えば、基準入力信号ＦＲＥＦはクリスタル発振器（Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）で生成された発振信号であることができる。
実施形態に従って、シグマ−デルタタイムデジタル変換器６００は、図２６のシグマ−デルタタイムデジタル変換器６００ａ、図３２のシグマ−デルタタイムデジタル変換器６００ｂ、図３３のシグマ−デルタタイムデジタル変換器６００ｃ、図３６のシグマ−デルタタイムデジタル変換器６００ｄ、または、これと類似する構成のシグマ−デルタタイムデジタル変換器で具現することができる。
デジタルループフィルタ８１０は、デジタル時間差信号ＤＯＵＴをフィルタリングしてデジタル制御信号ＤＣＯＮを生成する。デジタルループフィルタ８１０は、ローパスフィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）であることができる。例えば、デジタルループフィルタ８１０は、「α＋β×ｚ−１／（１−ｚ−１）」の伝達関数を有することができる。
デジタル制御発振器８２０はデジタル制御信号ＤＣＯＮに応答して望む周波数を有する出力信号ＦＯＵＴを生成する。例えば、デジタル制御発振器８２０は、デジタル制御信号ＤＣＯＮに基づいて出力信号ＦＯＵＴの周波数を増加させたり、または、減少させたりすることができる。
分周器８３０は、出力信号ＦＯＵＴを分周してフィードバック信号ＦＦＥＥＤを生成する。実施形態に従って、デジタル位相ロックループ８００は、分周器８３０を含まないことがあって、この場合、シグマ−デルタタイムデジタル変換器６００は、フィードバック信号ＦＦＥＥＤとして出力信号ＦＯＵＴをそのまま受信することができる。
本発明の第１１実施形態に係るデジタル位相ロックループ８００は、高解像度を有するシグマ−デルタ方式のシグマ−デルタタイムデジタル変換器６００を含むことによって、ジッタ性能を向上させることができ、低い電源電圧環境においても望む周波数を有する出力信号ＦＯＵＴを正確に生成することができる。一方、本発明の実施形態に係るデジタル位相ロックループ８００は、周波数合成（Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ）、クロック再生（Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ）、クロック生成（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｉｏｎ）、帯域拡散（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ）、クロック分配（Ｃｌｏｃｋ Ｄｉｓｔｒｉｂｕｔｉｏｎ）、デスキューイング（Ｄｅ−ｓｋｅｗｉｎｇ）、ジッタ及びノイズ減少（Ｊｉｔｔｅｒ ａｎｄ Ｎｏｉｓｅ Ｒｅｄｕｃｔｉｏｎ）などに利用される。
（第１２実施形態）
図３８は本発明の第１２実施形態に係るシグマ−デルタタイムデジタル変換器を含むアナログデジタル変換器を示すブロック図である。
図３８を参照すれば、アナログデジタル変換器９００は、アナログタイム変換部９１０及びシグマ−デルタタイムデジタル変換器６００を含む。
アナログタイム変換部９１０は、アナログ信号をアナログ信号に相当する時間差を有する第１入力信号ＳＩＮ１及び第２入力信号ＳＩＮ２に変換する。
例えば、アナログタイム変換部９１０はパルス生成器９１１、ランプ生成器９１３、及び比較器９１５を含むことができる。パルス生成器９１１は、パルスを生成してパルスをランプ開始信号としてランプ生成器９１３に提供し、第１入力信号ＳＩＮ１としてシグマ−デルタタイムデジタル変換器６００に提供することができる。ランプ生成器９１３はランプ開始信号に応答して、ランプ信号を比較器９１５に出力することができる。比較器９１５はランプ信号とアナログ信号とを比較してアナログ信号の値に相当する時刻に第２入力信号上昇エッジを有する第２入力信号ＳＩＮ２を生成することができる。
シグマ−デルタタイムデジタル変換器６００は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の時間差に相当するデジタル信号を生成することができる。シグマ−デルタタイムデジタル変換器６００は、シグマ−デルタ方式で時間差をデジタル信号に変換することによって高解像度を有することができる。
アナログデジタル変換器９００は、高解像度を有するシグマ−デルタ方式のシグマ−デルタタイムデジタル変換器６００を含むことによって、低い電源電圧環境においてもアナログ信号をデジタル信号に正確に変換することができる。
（第１３実施形態）
図３９は本発明の第１３実施形態に係るシグマ−デルタタイムデジタル変換器を含むセンサを示すブロック図である。
図３９を参照すれば、センサ１０００は、センシング部１０１０及びシグマ−デルタタイムデジタル変換器６００を含む。
センシング部１０１０は温度、速度、質量、光量など物理量を測定して測定した物理量に相当する時間差を有する第１入力信号ＳＩＮ１及び第２入力信号ＳＩＮ２を生成する。
例えば、センサ１０００が温度センサの場合、センシング部１０１０はパルス生成器１０１１、温度鈍感遅延ライン１０１３、及び温度敏感遅延ライン１０１５を含むことができる。パルス生成器１０１１は、パルスを生成してパルスを温度鈍感遅延ライン１０１３及び温度敏感遅延ライン１０１５に提供することができる。温度鈍感遅延ライン１０１３は、パルスを温度と関係なく実質的に一定の遅延時間ほど遅延させて、第１入力信号ＳＩＮ１として出力することができる。温度敏感遅延ライン１０１５は、パルスを温度によって変更される遅延時間ほど遅延させて、第２入力信号ＳＩＮ２として出力することができる。これに従って、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の時間差は、温度によって決定することができる。
シグマ−デルタタイムデジタル変換器６００は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の時間差に相当するデジタル出力信号ＤＯＵＴを生成することができる。シグマ−デルタタイムデジタル変換器６００は、シグマ−デルタ方式で時間差をデジタル信号に変換することによって高解像度を有することができる。例えば、センサ１０００が温度センサの場合、シグマ−デルタタイムデジタル変換器６００は、測定された温度に相当するデジタル出力信号ＤＯＵＴを生成することができる。
センサ１０００は、高解像度を有するシグマ−デルタ方式のシグマ−デルタタイムデジタル変換器６００を含むことによって、低い電源電圧環境においても測定された物理量に相当するデジタル出力信号ＤＯＵＴを正確に生成することができる。
（第１４実施形態）
図４０は本発明の第１４実施形態に係るデジタル位相ロックループを含む集積回路を示すブロック図である。
図４０を参照すれば、集積回路１１００は、デジタル位相ロックループ８００及び内部回路１１１０を含む。実施形態に従って、集積回路１１００は、アプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ；ＡＰ）、マイクロプロセッサ（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、モバイルＳｏＣ（Ｍｏｂｉｌｅ Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）、マルチメディア（Ｍｕｌｔｉｍｅｄｉａ）ＳｏＣ、スマートカード、または、これと類似する装置またはシステムであることができる。
デジタル位相ロックループ８００は、基準入力信号ＦＲＥＦに基づいて望む周波数または地位を有する出力信号ＦＯＵＴを生成することができる。実施形態に従って、基準入力信号ＦＲＥＦは、外部の回路または装置から有線または無線で転送された信号、或いは、内部または外部に位置した発振器から生成された発振信号であることができる。デジタル位相ロックループ８００は、シグマ−デルタ方式で時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器を含むことによって、ジッタ性能を向上させることができ、低い電源電圧環境においても望む周波数を有する出力信号ＦＯＵＴを正確に生成することができる。実施形態に従って、デジタル位相ロックループ８００は周波数合成、クロック再生、クロック生成、帯域拡散、クロック分配、デスキューイング、ジッタ、及びノイズ減少などを遂行できる。内部回路１１１０は、出力信号ＦＯＵＴに基づいて駆動することができる。例えば、内部回路１１１０は出力信号ＦＯＵＴを内部回路１１１０の駆動のためのクロック信号として使うことができる。
（第１５実施形態）
図４１は本発明の第１５実施形態に係るデジタル位相ロックループを含む送受信器を示すブロック図である。
図４１を参照すれば、送受信器１２００は、アンテナ１２１０、無線部１２２０、及びベースバンドプロセッサ１２３０を含む。
無線部１２２０はアンテナ１２１０を通じて受信された無線信号をベースバンド信号に変換してベースバンドプロセッサ１２３０に提供し、ベースバンドプロセッサ１２３０から提供されたベースバンド信号を無線信号に変換してアンテナ１２１０を通じて送信することができる。実施形態に従って、無線部１２２０は無線信号をベースバンド信号を直ちに変換したり、または、無線信号を中間周波数（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ；ＩＦ）信号に変換した後、中間周波数信号をベースバンド信号に変換したりすることができる。また、実施形態に従って、無線部１２２０は無線信号を同位相（Ｉｎ−ｐｈａｓｅ）ベースバンド信号及び直交位相（Ｑｕａｄｒａｔｕｒｅ）ベースバンド信号に変換することができる。
例えば、無線部１２２０はスイッチ１２２１、低雑音増幅器１２２２（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ；ＬＮＡ）、受信ミキサ１２２３、送信ミキサ１２２４、電力増幅器１２２５（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ；ＰＡ）、局部発振器１２２６（Ｌｏｃａｌ Ｏｓｃｉｌｌａｔｏｒ；ＬＯ）、及び第１デジタル位相ロックループ１２２７を含むことができる。実施形態に従って、無線部１２２０は、受信された無線信号のノイズまたは帯域外成分を除去する、または、送信される無線信号の帯域外スプリアス成分（Ｓｐｕｒｉｏｕｓ Ｃｏｍｐｏｎｅｎｔ）を除去するフィルタをさらに含むことができる。また、実施形態に従って、無線部１２２０は、可変利得増幅器（Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）、低域通過フィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）などをさらに含むことができる。
スイッチ１２２１は、アンテナ１２１０を受信経路または送信経路に選択的に接続することができる。低雑音増幅器１２２２は、雑音の影響を最小化するように低い雑音指数（Ｎｏｉｓｅ Ｆｉｇｕｒｅ）を有することができ、アンテナ１２１０を通じて受信された無線信号を増幅することができる。受信ミキサ１２２３は、低雑音増幅器１２２２を通じて増幅された無線信号をデジタル位相ロックループ１２２７の出力信号とミキシングしてベースバンド信号にダウン−変換することができる。送信ミキサ１２２４は、ベースバンドプロセッサ１２３０から提供されたベースバンド信号をデジタル位相ロックループ１２２７の出力信号とミキシングして無線信号にアップ−変換することができる。電力増幅器１２２５は、アンテナ１２１０を通じて一定レベル以上の電力を有する無線信号が送信されるように、送信ミキサ１２２４によってアップ−変換された無線信号を増幅することができる。
局部発振器１２２６は発振信号を生成することができる。例えば、局部発振器１２２６は、クリスタル発振器（Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）を含むことができる。第１デジタル位相ロックループ１２２７は、局部発振器１２２６から提供された発振信号に基づいて望む周波数を有する出力信号を生成することができる。第１デジタル位相ロックループ１２２７は、シグマ−デルタ方式で時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器を含むことによって、低い電源電圧環境でも望む周波数を有する出力信号を正確に生成することができる。
ベースバンドプロセッサ１２３０は、無線部１２２０から受信されたベースバンド信号に基づいてデータ処理を遂行し、無線部１２２０に提供されるベースバンド信号を生成することができる。例えば、ベースバンドプロセッサ１２３０は、ベースバンド信号を復調してデータストリームを生成し、データストリームを変調してベースバンド信号を生成する物理層プロセッサ（Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ Ｐｒｏｃｅｓｓｏｒ；ＰＨＹ）を含むことができる。実施形態に従って、物理層プロセッサは、ベースバンド信号の復調のための高速フーリエ変換器（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍｅｒ；ＦＦＴ）、デマッパー（Ｄｅｍａｐｐｅｒ）、デインターリーバ（Ｄｅｉｎｔｅｒｌｅａｖｅｒ）、チャネルデコーダ（Ｃｈａｎｎｅｌ Ｄｅｃｏｄｅｒ）などを含み、データストリームを変調するためのチャネルエンコーダ（Ｃｈａｎｎｅｌ Ｅｎｃｏｄｅｒ）、インターリーバ（Ｉｎｔｅｒｌｅａｖｅｒ）、マッパー（Ｍａｐｐｅｒ）、逆高速フーリエ変換器（Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍｅｒ；ＩＦＦＴ）などを含むことができる。
ベースバンドプロセッサ１２３０は、第２デジタル位相ロックループ１２３１を含むことができる。例えば、ベースバンドプロセッサ１２３０は、第２デジタル位相ロックループ１２３１の出力信号をベースバンドプロセッサ１２３０の駆動のためのクロック信号として使うことができる。第２デジタル位相ロックループ１２３１は、シグマ−デルタ方式で時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器を含むことによって、低い電源電圧環境においても望む周波数を有する出力信号を正確に生成することができる。
（第１６実施形態）
図４２は本発明の第１６実施形態に係るデジタル位相ロックループを含むメモリ装置を示すブロック図である。
図４２を参照すれば、メモリ装置１３００は、デジタル位相ロックループ１３１０、メモリコア１３２０、及びデータ出力バッファ１３３０を含む。実施形態に従って、メモリ装置１３００は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのような揮発性メモリ装置、または、 ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ装置（Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）などのような非揮発性メモリ装置のうち、いずれか１つであることもあって、特にＤＤＲ ＳＤＲＡＭまたはＧＤＤＲ ＳＤＲＡＭであることができる。
デジタル位相ロックループ１３１０は、基準入力信号ＦＲＥＦに基づいて望む周波数を有する出力信号ＦＯＵＴを生成することができる。デジタル位相ロックループ１３１０は、シグマ−デルタ方式で時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器を含むことによって、低い電源電圧環境でも望む周波数を有する出力信号を正確に生成することができる。
メモリコア１３２０はデータ入力バッファ（図示せず）から提供された書込みデータを保存する書込み動作を遂行し、読出しデータＤＡＴＡを生成してデータ出力バッファ１３３０に提供する読出し動作を遂行できる。メモリコア１３２０は、デジタル位相ロックループ１３１０の出力信号ＦＯＵＴに基づいて、書込み動作、及び／または、読出し動作を遂行できる。図示はしなかったが、メモリコア１３２０は、データを保存する複数のメモリセルを含むメモリセルアレイ、アドレス信号に基づいてメモリセルアレイのワードラインとビットラインを選択するローデコーダ及びコラムデコーダ、並びに、選択されたメモリセルに保存されたデータを感知して読出しデータＤＡＴＡを生成する感知増幅器を含むことができる。
データ出力バッファ１３３０は、デジタル位相ロックループ１３１０の出力信号ＦＯＵＴに応答して、読出しデータＤＡＴＡを出力データＤＯＵＴとして出力することができる。出力データＤＯＵＴはデジタル位相ロックループ１３１０の出力信号ＦＯＵＴに同期して出力され、例えば、メモリコントローラのような外部装置に提供される。
（第１７実施形態）
図４３は本発明の第１７実施形態に係るデジタル位相ロックループをモバイルシステムに応用した例を示すブロック図である。
図４３を参照すれば、モバイルシステム１４００は、アプリケーションプロセッサ１４１０、モデム１４２０、揮発性メモリ装置１４３０、非揮発性メモリ装置１４４０、ユーザインタフェース１４５０、及びパワーサプライ１４６０を含む。実施形態に従って、モバイルシステム１４００は、携帯電話（Ｍｏｂｉｌｅ Ｐｈｏｎｅ）、スマートフォン（Ｓｍａｒｔ Ｐｈｏｎｅ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、デジタルカメラ（Ｄｉｇｉｔａｌ Ｃａｍｅｒａ）、音楽再生器（Ｍｕｓｉｃ Ｐｌａｙｅｒ）、携帯用ゲームコンソール（Ｐｏｒｔａｂｌｅ Ｇａｍｅ Ｃｏｎｓｏｌｅ）、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）システムなどのような任意のモバイルシステムであることができる。
アプリケーションプロセッサ１４１０は、インターネットブラウザ、ゲーム、動画などを提供するアプリケーションを実行することができる。アプリケーションプロセッサ１４１０は、周波数合成、クロック再生、クロック生成、クロック分配、デスキューイング、ジッタ、及びノイズ減少などのための第１デジタル位相ロックループ１４１１を含むことができる。アプリケーションプロセッサ１４１０は第１デジタル位相ロックループ１４１１で生成されたクロック信号に基づいて駆動することができる。第１デジタル位相ロックループ１４１１は、シグマ−デルタ方式で時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器を含むことによって、低い電源電圧環境においても望む周波数を有する出力信号を正確に生成することができる。実施形態に従って、アプリケーションプロセッサ１４１０は、１つのプロセッサコア（Ｓｉｎｇｌｅ Ｃｏｒｅ）を含むか、または、複数のプロセッサコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含むことができる。例えば、アプリケーションプロセッサ１４１０は、デュアルコア（Ｄｕａｌ−Ｃｏｒｅ）、クアッド コア（Ｑｕａｄ−Ｃｏｒｅ）、ヘキサコア（Ｈｅｘａ−Ｃｏｒｅ）などのマルチコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含むことができる。また、実施形態に従って、アプリケーションプロセッサ１４１０は内部または外部に位置したキャッシュメモリ（Ｃａｃｈｅ Ｍｅｍｏｒｙ）をさらに含むことができる。
モデム１４２０は外部装置と無線通信または有線通信を遂行できる。例えば、モデム１４２０は、イーサネット（登録商標）通信、ＮＦＣ（Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）通信、移動通信（Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ）、メモリカード通信、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）通信などを遂行できる。例えば、モデム１４２０は、ベースバンドチップセット（Ｂａｓｅｂａｎｄ Ｃｈｉｐｓｅｔ）を含むことができ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＷＣＤＭＡ、ＨＳｘＰＡなどの通信を支援することができる。モデム１４２０は周波数合成、クロック再生、クロック生成、帯域拡散、クロック分配、デスキューイング、ジッタ、及びノイズ減少などのための第２デジタル位相ロックループ１４２１を含むことができる。第２デジタル位相ロックループ１４２１は、シグマ−デルタ方式で時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器を含むことによって、低い電源電圧環境においても望む周波数を有する出力信号を正確に生成することができる。
揮発性メモリ装置１４３０は、アプリケーションプロセッサ１４１０によって処理されるデータを保存する、または、動作メモリ（Ｗｏｒｋｉｎｇ Ｍｅｍｏｒｙ）として作動することができる。例えば、揮発性メモリ装置１４３０は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、モバイルＤＲＡＭ、または、これと類似するメモリで具現することができる。揮発性メモリ装置１４３０は、周波数合成、クロック再生、クロック生成、クロック分配、デスキューイング、ジッタ、及びノイズ減少などのための第３デジタル位相ロックループ１４３１を含むことができる。第３デジタル位相ロックループ１４３１は、シグマ−デルタ方式で時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器を含むことによって、低い電源電圧環境でも望む周波数を有する出力信号を正確に生成することができる。
非揮発性メモリ装置１４４０は、モバイルシステム１４００をブーティングするためのブートイメージを保存することができる。例えば、非揮発性メモリ装置１４４０は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、登録商標）、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＦＧＭ（Ｎａｎｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍｏｒｙ）、ＰｏＲＡＭ（Ｐｏｌｙｍｅｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、登録商標）、または、これと類似するメモリで具現することができる。非揮発性メモリ装置１４４０は、周波数合成、クロック再生、クロック生成、クロック分配、デスキューイング、ジッタ及びノイズ減少などのため第４デジタル位相ロックループ１４４１を含むことができる。第４デジタル位相ロックループ１４４１は、シグマ−デルタ方式で時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器を含むことによって、低い電源電圧環境でも望む周波数を有する出力信号を正確に生成することができる。
ユーザインタフェース１４５０は、キーパッド、タッチスクリーンのような１つ以上の入力装置、及び／または、スピーカー、ディスプレイ装置のような１つ以上の出力装置を含むことができる。パワーサプライ１４６０は、モバイルシステム１４００の動作電圧を供給することができる。また、実施形態に従って、モバイルシステム１４００は、ＣＩＳ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）をさらに含むことができ、メモリカード（Ｍｅｍｏｒｙ Ｃａｒｄ）、ＳＳＤ （Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＣＤ−ＲＯＭなどのような保存装置をさらに含むことができる。
モバイルシステム１４００またはモバイルシステム１４００の構成要素は、多様な形態らのパッケージを利用して実装されるが、例えば、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ−Ｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ−Ｐａｃｋ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのようなパッケージを利用して実装される。
（第１８実施形態）
図４４は本発明の第１８実施形態に係るデジタル位相ロックループをコンピューティングシステムに応用した例を示すブロック図である。
図４４を参照すれば、コンピューティングシステム１５００は、プロセッサ１５１０、入出力ハブ１５２０、入出力コントローラハブ１５３０、少なくとも１つのメモリモジュール１５４０、及びグラフィックカード１５５０を含む。実施形態に従って、コンピューティングシステム１５００は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、サーバーコンピュータ（Ｓｅｒｖｅｒ Ｃｏｍｐｕｔｅｒ）、ワークステーション（Ｗｏｒｋｓｔａｔｉｏｎ）、ノートパソコン（Ｌａｐｔｏｐ）、携帯電話（Ｍｏｂｉｌｅ Ｐｈｏｎｅ）、スマートフォン（Ｓｍａｒｔ Ｐｈｏｎｅ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ＰＭＰ （ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、デジタルカメラ（Ｄｉｇｉｔａｌ Ｃａｍｅｒａ）、デジタルＴＶ（Ｄｉｇｉｔａｌ Ｔｅｌｅｖｉｓｉｏｎ）、セットトップボックス（Ｓｅｔ−Ｔｏｐ Ｂｏｘ）、音楽再生器（Ｍｕｓｉｃ Ｐｌａｙｅｒ）、携帯用ゲームコンソール（ｐｏｒｔａｂｌｅ ｇａｍｅ ｃｏｎｓｏｌｅ）、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）システムなどのような任意のコンピューティングシステムであることができる。
プロセッサ１５１０は、特定計算またはタスクのような多様なコンピューティング機能を実行することができる。例えば、プロセッサ１５１０は、マイクロプロセッサまたは、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）であることができる。プロセッサ１５１０は、周波数合成、クロック再生、クロック生成、クロック分配、デスキューイング、ジッタ、及びノイズ減少などのための第１デジタル位相ロックループ１５１１を含むことができる。プロセッサ１５１０は、第１デジタル位相ロックループ１５１１で生成されたクロック信号に基づいて駆動することができる。第１デジタル位相ロックループ１５１１は、シグマ−デルタ方式で時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器を含むことによって、低い電源電圧環境においても望む周波数を有する出力信号を正確に生成することができる。実施形態に従って、プロセッサ１５１０は、１つのプロセッサコア（Ｓｉｎｇｌｅ Ｃｏｒｅ）を含むか、または、複数のプロセッサコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含むことができる。例えば、プロセッサ１５１０は、デュアルコア（Ｄｕａｌ−Ｃｏｒｅ）、クアッド コア（Ｑｕａｄ−Ｃｏｒｅ）、ヘキサコア（Ｈｅｘａ−Ｃｏｒｅ）などのマルチコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含むことができる。また、図４４には１つのプロセッサ１５１０を含むコンピューティングシステム１５００が図示されているが、実施形態に従って、コンピューティングシステム１５００は複数のプロセッサらを含むことができる。また、実施形態に従って、プロセッサ１５１０は内部または外部に位置したキャッシュメモリ（Ｃａｃｈｅ Ｍｅｍｏｒｙ）をさらに含むことができる。
プロセッサ１５１０は、メモリモジュール１５４０の動作を制御する図示しないメモリコントローラを含むことができる。プロセッサ１５１０に含まれたメモリコントローラは集積メモリコントローラ（Ｉｎｔｅｇｒａｔｅｄ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ；ＩＭＣ）と呼ぶことができる。メモリコントローラとメモリモジュール１５４０との間のメモリインターフェースは、複数の信号線を含む１つのチャネル、または、複数のチャネルで具現することができる。また、各チャネルには１つ以上のメモリモジュール１５４０が接続される。実施形態に従って、メモリコントローラは入出力ハブ１５２０内に位置することができる。メモリコントローラを含む入出力ハブ１５２０はメモリコントローラハブ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ；ＭＣＨ）と呼ぶことができる。
メモリモジュール１５４０は、メモリコントローラから提供されたデータを保存する複数のメモリ装置を含むことができる。また、メモリモジュール１５４０は、周波数合成、クロック再生、クロック生成、クロック分配、デスキューイング、ジッタ、及びノイズ減少などのための第４デジタル位相ロックループ１５４１を含むことができる。一実施形態において、第４デジタル位相ロックループ１５４１は、メモリモジュール１５４０上に配置されることができ、メモリコントローラから提供された信号をメモリ装置に提供するためのバッファの駆動に利用される。他の実施形態において、第４デジタル位相ロックループ１５４１は、メモリモジュール１５４０に含まれたメモリ装置の各々に配置されることができ、各メモリ装置の駆動に利用される。第４デジタル位相ロックループ１５４１は、シグマ−デルタ方式で時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器を含むことによって、低い電源電圧環境においても望む周波数を有する出力信号を正確に生成することができる。
入出力ハブ１５２０は、グラフィックカード１５５０のような装置とプロセッサ１５１０との間のデータ伝送を管理することができる。入出力ハブ１５２０は、周波数合成、クロック再生、クロック生成、クロック分配、デスキューイング、ジッタ、及びノイズ減少などのための第２デジタル位相ロックループ１５２１を含むことができる。第２デジタル位相ロックループ１５２１は、シグマ−デルタ方式で時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器を含むことによって、低い電源電圧環境においても望む周波数を有する出力信号を正確に生成することができる。
入出力ハブ１５２０は、多様な方式のインターフェースを通じてプロセッサ１５１０に接続される。例えば、入出力ハブ１５２０とプロセッサ１５１０は、ＦＳＢ（Ｆｒｏｎｔ Ｓｉｄｅ Ｂｕｓ）、システムバス（Ｓｙｓｔｅｍ Ｂｕｓ）、ハイパートランスポート（ＨｙｐｅｒＴｒａｎｓｐｏｒｔ）、ＬＤＴ（Ｌｉｇｈｔｎｉｎｇ Ｄａｔａ Ｔｒａｎｓｐｏｒｔ）、ＱＰＩ（ＱｕｉｃｋＰａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、ＣＳＩ（Ｃｏｍｍｏｎ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）などの多様な標準のインターフェースに接続される。図４４には１つの入出力ハブ１５２０を含むコンピューティングシステム１５００が図示されているが、実施形態に従って、コンピューティングシステム１５００は複数の入出力ハブを含むことができる。
入出力ハブ１５２０は、装置との多様なインターフェースを提供することができる。例えば、入出力ハブ１５２０は、ＡＧＰ（Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）インターフェース、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ−Ｅｘｐｒｅｓｓ）、ＣＳＡ（Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｔｒｅａｍｉｎｇ Ａｒｃｈｉｔｅｃｔｕｒｅ）インターフェースなどを提供することができる。
グラフィックカード１５５０は、ＡＧＰまたはＰＣＩｅを通じて入出力ハブ１５２０と接続される。グラフィックカード１５５０は、画像を表示するためのディスプレイ装置（図示せず）を制御することができる。グラフィックカード１５５０は、イメージデータ処理のための内部プロセッサ及び内部半導体メモリ装置を含むことができる。また、グラフィックカード１５５０は、周波数合成、クロック再生、クロック生成、クロック分配、デスキューイング、ジッタ、及びノイズ減少などのための第５デジタル位相ロックループ１５５１をさらに含むことができる。第５デジタル位相ロックループ１５５１は、シグマ−デルタ方式で時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器を含むことによって、低い電源電圧環境においても望む周波数を有する出力信号を正確に生成することができる。実施形態に従って、入出力ハブ１５２０は、入出力ハブ１５２０の外部に位置したグラフィックカード１５５０とともに、または、グラフィックカード１５５０の代わりに入出力ハブ１５２０の内部にグラフィック装置を含むことができる。入出力ハブ１５２０に含まれたグラフィック装置は、集積グラフィック（Ｉｎｔｅｇｒａｔｅｄ Ｇｒａｐｈｉｃｓ）と呼ぶことができる。また、メモリコントローラ及びグラフィック装置を含む入出力ハブ１５２０は、ＧＭＣＨ（Ｇｒａｐｈｉｃｓ ａｎｄ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ）と呼ぶことができる。
入出力コントローラハブ１５３０は、多様なシステムインターフェースが効率的に動作するようにデータバッファリング及びインターフェース仲裁を遂行することができる。入出力コントローラハブ１５３０は周波数合成、クロック再生、クロック生成、クロック分配、デスキューイング、ジッタ、及びノイズ減少などのための第３デジタル位相ロックループ１５３１を含むことができる。第３デジタル位相ロックループ１５３１は、シグマ−デルタ方式で時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器を含むことによって、低い電源電圧環境でも望む周波数を有する出力信号を正確に生成することができる。
入出力コントローラハブ１５３０は、内部バスを通じて入出力ハブ１５２０と接続される。例えば、入出力ハブ１５２０と入出力コントローラハブ１５３０は、ＤＭＩ（Ｄｉｒｅｃｔ Ｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）、ＥＳＩ（Ｅｎｔｅｒｐｒｉｓｅ Ｓｏｕｔｈｂｒｉｄｇｅ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩｅなどを通じて接続することができる。
入出力コントローラハブ１５３０は、周辺装置との多様なインターフェースを提供することができる。例えば、入出力コントローラハブ１５３０は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）ポート、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）ポート、ＧＰＩＯ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）、 ＬＰＣ（Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ）バス、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ、ＰＣＩｅなどを提供することができる。
実施形態に従って、プロセッサ１５１０、入出力ハブ１５２０、及び入出力コントローラハブ１５３０は、各々分離したチップセット、または、集積回路で具現されるか、或いは、プロセッサ１５１０、入出力ハブ１５２０、または入出力コントローラハブ１５３０のうち、いずれか２つ以上の構成要素が１つのチップセットで具現することができる。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
本発明は位相ロックループを含む任意の装置及びシステムに適用することができる。例えば、本発明は、携帯電話（Ｍｏｂｉｌｅ Ｐｈｏｎｅ）、スマートフォン（Ｓｍａｒｔ Ｐｈｏｎｅ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、 ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、デジタルカメラ（Ｄｉｇｉｔａｌ Ｃａｍｅｒａ）、ビデオカメラ（Ｃａｍｃｏｄｅｒ）、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、サーバーコンピュータ（Ｓｅｒｖｅｒ Ｃｏｍｐｕｔｅｒ）、ワークステーション（Ｗｏｒｋｓｔａｔｉｏｎ）、ノートパソコン（Ｌａｐｔｏｐ）、デジタルＴＶ（Ｄｉｇｉｔａｌ Ｔｅｌｅｖｉｓｉｏｎ）、セットトップボックス（Ｓｅｔ−Ｔｏｐ Ｂｏｘ）、音楽再生器（Ｍｕｓｉｃ Ｐｌａｙｅｒ）、携帯用ゲームコンソール（Ｐｏｒｔａｂｌｅ Ｇａｍｅ Ｃｏｎｓｏｌｅ）、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）システム、スマートカード（Ｓｍａｒｔ Ｃａｒｄ）、プリンタ（Ｐｒｉｎｔｅｒ）などに役立つように利用することができる。
１００、２００ａ、２００ｂ、２００ｃ、２００ｄ、５１０、６１０・・・時間差加算器、
２１０ａ、２１０ｂ、２１０ｃ、２１０ｄ・・・第１レジスタ部、
２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ・・・第２レジスタ部、
２２０、２６０ ・・・オフセット遅延器、
２３０、２４０、２７０、２８０、３００ａ、３００ｂ、３００ｃ、３００ｄ、４００ａ、４００ｂ・・・時間レジスタ、
２９０ ・・・制御部、
５００、５００ａ、５００ｂ、６３０ ・・・時間差累算器、
５２０ａ、５２０ｂ ・・・遅延部、
６００ａ、６００ｂ、６００ｃ、６００ｄ、７００ａ、７００ｂ・・・シグマ−デルタ時間デジタル変換器、
６５０、６５０ａ、６５０ｂ ・・・時間ドメイン量子化器、
６７０、６７０ａ、６７０ｂ ・・・デジタル時間転換器、
８００、１３１０、１４１１、１４２１、１４３１、１４４１、１５１１、１５２１、１５３１、１５４１、１５５１・・・デジタル位相ロックループ、
８１０ ・・・デジタルループフィルタ、
８２０ ・・・デジタル制御発振器、
８３０ ・・・分周器。

Claims (35)

  1. 第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する第１レジスタ部と、
    第２時間差を有する第３入力信号及び第４入力信号を受信し、前記第１信号に応答して、前記第１出力信号に対して前記第１時間差と前記第２時間差との和に相当する第３時間差を有する第２出力信号を生成する第２レジスタ部と、
    を含むことを特徴とする時間差加算器を含むシステムオンチップ。
  2. 前記第１レジスタ部は、前記第２入力信号をオフセット時間程度遅延させて第１ホールド信号を生成する第１オフセット遅延器と、前記第１入力信号を受信する第１入力端子、前記第１ホールド信号を受信する第１ホールド端子、前記第１信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタと、
    を含み、
    前記第２レジスタ部は、前記第３入力信号を前記オフセット時間程度遅延させて第２ホールド信号を生成する第２オフセット遅延器と、前記第４入力信号を受信する第２入力端子、前記第２ホールド信号を受信する第２ホールド端子、前記第１信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタと、
    を含むことを特徴とする請求項１に記載の時間差加算器を含むシステムオンチップ。
  3. 前記第１時間レジスタは、前記第１信号が有する第１信号上昇エッジが発生した時刻からディスチャージ時間から前記オフセット時間及び前記第１時間差が減算された時間の経過後、第１出力信号上昇エッジを有する前記第１出力信号を出力し、
    前記第２時間レジスタは、前記第１信号上昇エッジが発生した時刻から前記ディスチャージ時間から前記オフセット時間が減算されて前記第２時間差が加算された時間の経過後、第２出力信号上昇エッジを有する前記第２出力信号を出力することを特徴とする請求項２に記載の時間差加算器を含むシステムオンチップ。
  4. 前記第１時間レジスタ及び前記第２時間レジスタは、第１キャパシタ及び第２キャパシタを各々含み、前記第１キャパシタ及び前記第２キャパシタは同じキャパシタンスを有し、前記ディスチャージ時間は、前記第１キャパシタ及び前記第２キャパシタが有するキャパシタンスによって決定されることを特徴とする請求項３に記載の時間差加算器を含むシステムオンチップ。
  5. 前記第１時間レジスタは、
    前記第１入力信号を反転させる第１インバータと、
    前記第１ホールド信号に応答して前記第１インバータを非活性化させ、前記第１信号に応答して前記第１インバータを活性化させるインバータ制御部と、
    前記第１インバータの出力信号に応答して充電または放電されるキャパシタと、
    前記キャパシタの電圧に基づいて前記第１出力信号を生成する第２インバータと、
    を含むことを特徴とする請求項２に記載の時間差加算器を含むシステムオンチップ。
  6. 前記キャパシタは、前記第１入力信号と前記第１ホールド信号との間の時間差に相当する時間に放電されることによって、前記第１入力信号と前記第１ホールド信号との間の前記時間差に対する情報を保存することを特徴とする請求項５に記載の時間差加算器を含むシステムオンチップ。
  7. 前記キャパシタの放電は、前記第１入力信号が有する第１入力信号上昇エッジに応答して始まり、前記第１ホールド信号が有する第１ホールド信号上昇エッジに応答して中止され、前記第１信号上昇エッジに応答して再開することを特徴とする請求項５に記載の時間差加算器を含むシステムオンチップ。
  8. 前記第１インバータは、
    前記第１入力信号が印加される第１Ｐゲート、前記インバータ制御部を通じて電源電圧に接続された第１Ｐソース、及び中間ノードに接続された第１Ｐドレーンを含む第１ＰＭＯＳトランジスタと、
    前記第１入力信号が印加される第１Ｎゲート、前記インバータ制御部を通じて接地電圧に接続された第１Ｎソース、及び前記中間ノードに接続された第１Ｎドレーンを含む第１ＮＭＯＳトランジスタと、
    を含み、
    前記インバータ制御部は、
    前記電源電圧と前記第１ＰＭＯＳトランジスタとの間に接続された第２ＰＭＯＳトランジスタと、
    前記接地電圧と前記第１ＮＭＯＳトランジスタとの間に接続された第２ＮＭＯＳトランジスタと、
    前記第２ＰＭＯＳトランジスタが有する第２Ｐゲートに接続された出力端子、前記第２ＮＭＯＳトランジスタが有する第２Ｎゲートに接続された反転出力端子、前記反転出力端子に接続されたデータ端子、及びクロック端子を含むＤ−フリップフロップと、
    前記反転出力端子から出力される反転出力信号に応答して前記クロック端子に前記第１ホールド信号、または、前記第１信号を選択的に出力する選択器と、
    を含み、
    前記キャパシタは前記中間ノードと前記接地電圧との間に接続され、
    前記第２インバータは、
    前記中間ノードに接続された第３Ｐゲート、前記電源電圧に接続された第３Ｐソース、及び前記第１出力信号が出力される第３Ｐドレーンを含む第３ＰＭＯＳトランジスタと、
    前記中間ノードに接続された第３Ｎゲート、前記接地電圧に接続された第３Ｎソース、及び前記第１出力信号が出力される第３Ｎドレーンを含む第３ＮＭＯＳトランジスタと、
    を含むことを特徴とする請求項５に記載の時間差加算器を含むシステムオンチップ。
  9. 前記第１時間レジスタは、
    前記第１入力信号を反転させる第１インバータと、
    前記第１ホールド信号に応答して前記第１インバータを非活性化させ、前記第１信号に応答して前記第１インバータを活性化させるインバータ制御部と、
    前記第１インバータの出力信号に応答して充電または放電されるキャパシタと、
    前記キャパシタの電圧を基準電圧と比較して前記第１出力信号を生成する比較器と、
    を含むことを特徴とする請求項２に記載の時間差加算器を含むシステムオンチップ。
  10. 前記第１信号は、
    前記第１入力信号、前記第２入力信号、前記第３入力信号、または、前記第４入力信号のうち、いずれか１つの信号を遅延または反転させて生成されたアウェイク信号であることを特徴とする請求項１に記載の時間差加算器を含むシステムオンチップ。
  11. 第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する第１レジスタ部と、
    第２時間差を有する第３入力信号及び第４入力信号を受信し、前記第１信号に応答して前記第１出力信号に対して前記第１時間差と前記第２時間差との和に相当する第３時間差を有する第２出力信号を生成する第２レジスタ部と、
    を含み、
    前記第１レジスタ部は、
    前記第２入力信号をオフセット時間程度遅延させて第１ホールド信号を生成する第１オフセット遅延器と、
    前記第１入力信号を受信する第１入力端子、前記第１ホールド信号を受信する第１ホールド端子、前記第１信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタと、
    を含み、
    前記第２レジスタ部は、
    前記第３入力信号を前記オフセット時間程度遅延させて第２ホールド信号を生成する第２オフセット遅延器と、
    前記第４入力信号を受信する第２入力端子、前記第２ホールド信号を受信する第２ホールド端子、前記第１信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタと、
    を含むことを特徴とする時間差加算器を含むシステムオンチップ。
  12. 第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する第１レジスタ部と、
    第２時間差を有する第３入力信号及び第４入力信号を受信し、前記第１信号に応答して前記第１出力信号に対して前記第１時間差と前記第２時間差との和に相当する第３時間差を有する第２出力信号を生成する第２レジスタ部と、
    を含み、
    前記第１レジスタ部は、
    前記第１入力信号を受信する第１入力端子、前記第２入力信号を受信する第１ホールド端子、前記第１信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタを含み、
    前記第２レジスタ部は、
    前記第４入力信号を受信する第２入力端子、前記第３入力信号を受信する第２ホールド端子、前記第１信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタを含むことを特徴とする時間差加算器を含むシステムオンチップ。
  13. 前記第１時間レジスタは、前記第１信号が有する第１信号上昇エッジが発生した時刻からディスチャージ時間から前記第１時間差が減算された時間の経過後、第１出力信号上昇エッジを有する前記第１出力信号を出力し、
    前記第２時間レジスタは、前記第１信号上昇エッジが発生した時刻から前記ディスチャージ時間に前記第２時間差が加算された時間の経過後、第２出力信号上昇エッジを有する前記第２出力信号を出力することを特徴とする請求項１２に記載の時間差加算器を含むシステムオンチップ。
  14. 第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する第１レジスタ部と、
    第２時間差を有する第３入力信号及び第４入力信号を受信し、前記第１信号に応答して前記第１出力信号に対して前記第１時間差と前記第２時間差との和に相当する第３時間差を有する第２出力信号を生成する第２レジスタ部と、
    を含み、
    前記第１レジスタ部は、
    前記第２入力信号をオフセット時間程度遅延させて第１ホールド信号を生成する第１オフセット遅延器と、
    前記第１入力信号を受信する第１入力端子、前記第１ホールド信号を受信する第１ホールド端子、第２信号を受信する第１プリチャージ端子、前記第１信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタと、
    を含み、
    前記第２レジスタ部は、
    前記第３入力信号を前記オフセット時間程度遅延させて第２ホールド信号を生成する第２オフセット遅延器と、
    前記第４入力信号を受信する第２入力端子、前記第２ホールド信号を受信する第２ホールド端子、前記第２信号を受信する第２プリチャージ端子、前記第１信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタと、
    を含むことを特徴とする時間差加算器を含むシステムオンチップ。
  15. 前記第１時間レジスタは、
    中間ノードと接地電圧との間に接続されたキャパシタと、
    前記中間ノードと電源電圧との間に接続され、前記第２信号に応答して前記キャパシタを充電させるプルアップトランジスタと、
    前記中間ノードと前記接地電圧との間に接続されたプルダウントランジスタと、
    前記第１入力信号に応答して前記プルダウントランジスタをターンオンさせ、前記第１ホールド信号に応答して前記プルダウントランジスタをターンオフさせ、前記第１信号に応答して前記プルダウントランジスタをターンオンさせるプルダウントランジスタ制御部と、
    前記キャパシタの電圧に基づいて前記第１出力信号を生成する出力部と、
    を含むことを特徴とする請求項１４に記載の時間差加算器を含むシステムオンチップ。
  16. 前記プルダウントランジスタ制御部は、
    前記第１入力信号を受信するセット端子、前記第１ホールド信号を受信するリセット端子、及び出力端子を含むセット−リセットラッチと、
    前記セット−リセットラッチの前記出力端子で出力された出力信号及び前記第１信号にＯＲ演算を遂行し、前記プルダウントランジスタのゲートに接続された出力端子を含むＯＲゲートと、
    を含むことを特徴とする請求項１５に記載の時間差加算器を含むシステムオンチップ。
  17. 前記時間差加算器は、前記第１信号及び前記第２信号を生成する制御部をさらに含み、
    前記制御部は、
    前記第１入力信号を反転させて前記第１入力信号の反転信号を生成する第１インバータと、
    前記第１入力信号の前記反転信号を遅延させるアウェイク遅延器と、
    前記第１入力信号の前記反転信号を受信するセット端子、前記アウェイク遅延器の出力信号を受信するリセット端子、及び前記第１信号を出力する出力端子を有する第１セット−リセットラッチと、
    前記アウェイク遅延器の前記出力信号を遅延させるプリチャージ遅延器と、
    前記アウェイク遅延器の前記出力信号を受信するセット端子、前記プリチャージ遅延器の出力信号を受信するリセット端子、及び出力端子を有する第２セット−リセットラッチと、
    前記第２セット−リセットラッチの出力信号を反転させて前記第２信号を生成する第２インバータと、
    を含むことを特徴とする請求項１４に記載の時間差加算器を含むシステムオンチップ。
  18. 第１時間差を有する第１入力信号及び第２入力信号を受信し、第１信号に応答して第１出力信号を生成する第１レジスタ部と、
    第２時間差を有する第３入力信号及び第４入力信号を受信し、前記第１信号に応答して前記第１出力信号に対して前記第１時間差と前記第２時間差との和に相当する第３時間差を有する第２出力信号を生成する第２レジスタ部と、
    を含み、
    前記第１レジスタ部は、
    前記第１入力信号を受信する第１入力端子、前記第２入力信号を受信する第１ホールド端子、第２信号を受信する第１プリチャージ端子、前記第１信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタを含み、
    前記第２レジスタ部は、
    前記第４入力信号を受信する第２入力端子、前記第３入力信号を受信する第２ホールド端子、前記第２信号を受信する第２プリチャージ端子、前記第１信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタを含むことを特徴とする時間差加算器を含むシステムオンチップ。
  19. 第１入力信号と第２入力信号との間の第１時間差、及び、第１出力済み信号と第２出力済み信号との間の第２時間差を加算して、前記第１時間差と前記第２時間差との和に相当する第３時間差を有する第１出力信号及び第２出力信号を生成する第１時間差加算器と、
    前記第１出力信号と前記第２出力信号との間の前記第３時間差、及び、実質的に同じ信号間の時間差を加算して前記第３時間差を有する前記第１出力済み信号及び前記第２出力済み信号を生成する第２時間差加算器と、
    を含むことを特徴とする時間差累算器を含むシステムオンチップ。
  20. 前記実質的に同じ信号は、前記第１出力信号、前記第２出力信号、前記第１出力信号の反転信号、または前記第２出力信号の反転信号のうち、いずれか１つであることを特徴とする請求項１９に記載の時間差累算器を含むシステムオンチップ。
  21. 第１入力信号と第２入力信号との間の第１時間差、及び、第１出力済み信号と第２出力済み信号との間の第２時間差を加算して、前記第１時間差と前記第２時間差との和に相当する第３時間差を有する第１出力信号及び第２出力信号を生成する時間差加算器と、
    前記第１出力信号を所定時間程度遅延させて前記第１出力済み信号を生成する第１遅延器と、
    前記第２出力信号を前記所定時間程度遅延させて前記第２出力済み信号を生成する第２遅延器と、
    を含むことを特徴とする時間差累算器を含むシステムオンチップ。
  22. 第１入力信号と第２入力信号との間の第１時間差から第１フィードバック信号と第２フィードバック信号との間の第２時間差を減算し得られた第３時間差を有する第１加算信号及び第２加算信号を生成する時間差加算器と、
    前記第１加算信号と前記第２加算信号との間の前記第３時間差を累算して第１累算信号及び第２累算信号を生成する時間差累算器と、
    前記第１累算信号と前記第２累算信号との間の時間差をデジタル出力信号に変換する時間ドメイン量子化器と、
    前記デジタル出力信号を前記第１フィードバック信号及び前記第２フィードバック信号に変換するデジタルタイム変換器と、
    を含むことを特徴とするシグマ−デルタタイムデジタル変換器。
  23. 第１入力信号、第２入力信号、及びデジタル出力信号を受信し、前記デジタル出力信号に基づいて前記第１入力信号または前記第２入力信号を前記デジタル出力信号に相当する遅延時間程度遅延させることによって、第１加算信号及び第２加算信号を生成する時間差調節部と、
    前記第１加算信号と前記第２加算信号との間の時間差を累算して第１累算信号及び第２累算信号を生成する時間差累算器と、
    前記第１累算信号と前記第２累算信号との間の時間差を前記デジタル出力信号に変換する時間ドメイン量子化器と、を含むシグマ−デルタタイムデジタル変換器。
  24. 前記時間差調節部は、
    前記第１入力信号を遅延させる少なくとも１つの第１遅延器と、
    前記デジタル出力信号に応答して前記第１加算信号として、前記第１入力信号、または、前記第１遅延器の出力信号を選択的に出力する少なくとも第１選択器と、
    前記第２入力信号を遅延させる少なくとも１つの第２遅延器と、
    前記デジタル出力信号に応答して前記第２加算信号として、前記第２入力信号、または、前記第２遅延器の出力信号を選択的に出力する第２選択器と、
    を含むことを特徴とする請求項２３に記載のシグマ−デルタタイムデジタル変換器。
  25. 基準入力信号とフィードバック信号との間の第１時間差に相当するデジタル時間差信号を生成する位相検出器と、
    前記デジタル時間差信号をフィルタリングしてデジタル制御信号を生成するデジタルループフィルタと、
    前記デジタル制御信号に応答して出力信号を生成するデジタル制御発振器と、
    前記出力信号を分周して前記フィードバック信号を生成する分周器と、
    を含み、
    前記位相検出器は、
    前記基準入力信号と前記フィードバック信号との間の前記第１時間差から第１内部フィードバック信号と第２内部フィードバック信号との間の第２時間差を減算し得られた第３時間差を有する第１加算信号及び第２加算信号を生成する時間差加算器と、
    前記第１加算信号と前記第２加算信号との間の前記第３時間差を累算して第１累算信号及び第２累算信号を生成する時間差累算器と、
    前記第１累算信号と前記第２累算信号との間の時間差を前記デジタル時間差信号に変換する時間ドメイン量子化器と、
    前記デジタル時間差信号を前記第１内部フィードバック信号及び前記第２内部フィードバック信号に変換するデジタルタイム変換器と、
    を含むことを特徴とするデジタル位相ロックループ。
  26. 基準入力信号とフィードバック信号との間の時間差に相当するデジタル時間差信号を生成する位相検出器と、
    前記デジタル時間差信号をフィルタリングして、デジタル制御信号を生成するデジタルループフィルタと、
    前記デジタル制御信号に応答して出力信号を生成するデジタル制御発振器と、
    前記出力信号を分周して前記フィードバック信号を生成する分周器と、
    を含み、
    前記位相検出器は、
    前記デジタル時間差信号に基づいて前記基準入力信号、または、前記フィードバック信号を前記デジタル時間差信号に相当する遅延時間程度遅延させることによって第１加算信号及び第２加算信号を生成する時間差調節部と、
    前記第１加算信号と前記第２加算信号との間の時間差を累算して第１累算信号及び第２累算信号を生成する時間差累算器と、
    前記第１累算信号と前記第２累算信号との間の時間差を前記デジタル時間差信号に変換する時間ドメイン量子化器と、
    を含むことを特徴とするデジタル位相ロックループ。
  27. 温度を感知し感知した温度に相当する第１時間差を有する第１入力信号及び第２入力信号を生成するセンシング部と、
    前記第１入力信号と前記第２入力信号との間の前記第１時間差に相当するデジタル出力信号を生成するシグマ−デルタタイムデジタル変換器と、
    を含み、
    前記シグマ−デルタタイムデジタル変換器は、
    前記第１入力信号と前記第２入力信号との間の前記第１時間差から第１フィードバック信号と第２フィードバック信号との間の第２時間差を減算し得られた第３時間差を有する第１加算信号及び第２加算信号を生成する時間差加算器と、
    前記第１加算信号と前記第２加算信号との間の前記第３時間差を累算して第１累算信号及び第２累算信号を生成する時間差累算器と、
    前記第１累算信号と前記第２累算信号との間の時間差を前記デジタル出力信号に変換する時間ドメイン量子化器と、
    前記デジタル出力信号を前記第１フィードバック信号及び前記第２フィードバック信号に変換するデジタルタイム変換器と、
    を含むことを特徴とする温度センサ。
  28. 前記センシング部は、
    パルスを生成するパルス生成器と、
    前記パルスを実質的に一定の第１遅延時間程度遅延させて前記第１入力信号として出力する温度鈍感遅延ラインと、
    前記パルスを温度により変更される第２遅延時間程度遅延させて前記第２入力信号として出力する温度敏感遅延ラインと、
    を含むことを特徴とする請求項２７に記載の温度センサ。
  29. 温度を感知して前記温度に相当する時間差を有する第１入力信号及び第２入力信号を生成するセンシング部と、
    前記第１入力信号と前記第２入力信号との間の前記時間差に相当するデジタル出力信号を生成するシグマ−デルタタイムデジタル変換器と、
    を含み、
    前記シグマ−デルタタイムデジタル変換器は、
    前記デジタル出力信号に基づいて前記第１入力信号、または、前記第２入力信号を前記デジタル出力信号に相当する遅延時間程度遅延させることによって第１加算信号及び第２加算信号を生成する時間差調節部と、
    前記第１加算信号と前記第２加算信号との間の時間差を累算して第１累算信号及び第２累算信号を生成する時間差累算器と、
    前記第１累算信号と前記第２累算信号との間の時間差を前記デジタル出力信号に変換する時間ドメイン量子化器と、
    を含むことを特徴とする温度センサ。
  30. 複数の入力信号に基づいて第１出力信号及び第２出力信号を生成する時間差加算器を含み、
    前記第１出力信号は前記複数の入力信号のうち第１時間差を有する第１入力信号カップルに基づいてトリガ信号に応答して生成され、
    前記第２出力信号は前記複数の入力信号のうち第２時間差を有する第２入力信号カップルに基づいて前記トリガ信号に応答して生成され、
    前記第１出力信号及び前記第２出力信号は、前記第１時間差及び前記第２時間差に基づいて決定される第３時間差を有することを特徴とするシステムオンチップ。
  31. 前記時間差加算器は、
    前記第１入力信号カップルに基づいて前記トリガ信号に応答して前記第１出力信号を生成する第１レジスタ部と、
    前記第２入力信号カップルに基づいて前記トリガ信号に応答して前記第２出力信号を生成する第２レジスタ部と、
    を含むことを特徴とする請求項３０に記載のシステムオンチップ。
  32. 前記第１入力信号カップルは第１入力信号及び第２入力信号を含み、
    前記第１レジスタ部は、
    前記第２入力信号をオフセット時間程度遅延させて第１ホールド信号を生成する第１オフセット遅延器と、
    前記第１入力信号を受信する第１入力端子、前記第１ホールド信号を受信する第１ホールド端子、前記トリガ信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタと、
    を含むことを特徴とする請求項３１に記載のシステムオンチップ。
  33. 前記第２入力信号カップルは第３入力信号及び第４入力信号を含み、
    前記第２レジスタ部は、
    前記第３入力信号を前記オフセット時間程度遅延させて第２ホールド信号を生成する第２オフセット遅延器と、
    前記第４入力信号を受信する第２入力端子、前記第２ホールド信号を受信する第２ホールド端子、前記トリガ信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタと、
    を含むことを特徴とする請求項３２に記載のシステムオンチップ。
  34. 前記第１入力信号カップルは第１入力信号及び第２入力信号を含み、前記第１レジスタ部は、
    前記第１入力信号を受信する第１入力端子、前記第２入力信号を受信する第１ホールド端子、前記トリガ信号を受信する第１アウェイク端子、及び前記第１出力信号を出力する第１出力端子を有する第１時間レジスタを含むことを特徴とする請求項３１に記載のシステムオンチップ。
  35. 前記第２入力信号カップルは第３入力信号及び第４入力信号を含み、前記第２レジスタ部は、
    前記第４入力信号を受信する第２入力端子、前記第３入力信号を受信する第２ホールド端子、前記トリガ信号を受信する第２アウェイク端子、及び前記第２出力信号を出力する第２出力端子を有する第２時間レジスタを含むことを特徴とする請求項３４に記載のシステムオンチップ。
JP2012117722A 2011-05-30 2012-05-23 時間差加算器を含むシステムオンチップ、時間差累算器を含むシステムオンチップ、シグマ−デルタタイムデジタル変換器、デジタル位相ロックループ、温度センサ、及びシステムオンチップ Active JP5912856B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0051105 2011-05-30
KR1020110051105A KR101749583B1 (ko) 2011-05-30 2011-05-30 시간차 가산기, 시간차 누산기, 시그마-델타 타임 디지털 변환기, 디지털 위상 고정 루프 및 온도 센서

Publications (3)

Publication Number Publication Date
JP2012249286A true JP2012249286A (ja) 2012-12-13
JP2012249286A5 JP2012249286A5 (ja) 2015-07-09
JP5912856B2 JP5912856B2 (ja) 2016-04-27

Family

ID=46087441

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012117722A Active JP5912856B2 (ja) 2011-05-30 2012-05-23 時間差加算器を含むシステムオンチップ、時間差累算器を含むシステムオンチップ、シグマ−デルタタイムデジタル変換器、デジタル位相ロックループ、温度センサ、及びシステムオンチップ

Country Status (6)

Country Link
US (2) US8674244B2 (ja)
EP (1) EP2541345A3 (ja)
JP (1) JP5912856B2 (ja)
KR (1) KR101749583B1 (ja)
CN (1) CN102811049B (ja)
TW (1) TWI594581B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013198052A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 伝送システム、復号装置、メモリコントローラおよびメモリシステム

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101710669B1 (ko) * 2010-09-15 2017-02-27 삼성전자주식회사 클록 지연 회로, 지연 동기 회로, 및 그것을 포함하는 반도체 메모리 장치
KR101749583B1 (ko) * 2011-05-30 2017-06-21 삼성전자주식회사 시간차 가산기, 시간차 누산기, 시그마-델타 타임 디지털 변환기, 디지털 위상 고정 루프 및 온도 센서
US9143120B2 (en) * 2011-12-22 2015-09-22 Intel Corporation Mechanisms for clock gating
US8692597B1 (en) * 2013-03-13 2014-04-08 Pmc-Sierra Us, Inc. Phase-locked loop based clock generator and method for operating same
US9071304B2 (en) * 2013-08-16 2015-06-30 Intel IP Corporation Digital-to-time converter and methods for generating phase-modulated signals
WO2015048686A1 (en) 2013-09-27 2015-04-02 Brightedge Technologies, Inc. Secured search
WO2015160344A1 (en) * 2014-04-16 2015-10-22 Washington State University Signal delay cells
CN104064155B (zh) * 2014-06-09 2016-10-05 京东方科技集团股份有限公司 一种显示面板的驱动装置及显示装置
US9571107B2 (en) * 2014-06-27 2017-02-14 Intel IP Corporation High-order sigma delta for a divider-less digital phase-locked loop
US9830289B2 (en) 2014-09-16 2017-11-28 Apple Inc. Methods and apparatus for aggregating packet transfer over a virtual bus interface
CN104199275B (zh) * 2014-09-19 2016-08-31 中国人民解放军国防科学技术大学 一种tdc时间间隔测量温度补偿方法
US10078361B2 (en) 2014-10-08 2018-09-18 Apple Inc. Methods and apparatus for running and booting an inter-processor communication link between independently operable processors
DE102014115394B4 (de) * 2014-10-22 2016-10-27 Infineon Technologies Ag Bestimmen einer Temperatur
CN107077099B (zh) * 2015-02-03 2019-08-16 华为技术有限公司 时间-数字转换器
CN107209481B (zh) * 2015-02-03 2019-12-06 华为技术有限公司 时间寄存器
US20160239268A1 (en) * 2015-02-12 2016-08-18 Korea Advanced Institute Of Science And Technology Adding apparatus using time information and a method thereof
DE102015105704B4 (de) * 2015-04-14 2017-12-21 Infineon Technologies Ag Analog-Digital-Umsetzung
US10042794B2 (en) 2015-06-12 2018-08-07 Apple Inc. Methods and apparatus for synchronizing uplink and downlink transactions on an inter-device communication link
US9473163B1 (en) * 2015-07-29 2016-10-18 Mediatek Inc. Preamplifier circuit and SAR ADC using the same
KR101722860B1 (ko) * 2015-12-09 2017-04-03 한양대학교 산학협력단 신호의 상승 에지와 하강 에지를 이용하여 높은 대역폭을 가지는 디지털 위상 동기 루프
US10085214B2 (en) 2016-01-27 2018-09-25 Apple Inc. Apparatus and methods for wake-limiting with an inter-device communication link
US10558580B2 (en) 2016-02-29 2020-02-11 Apple Inc. Methods and apparatus for loading firmware on demand
EP3433796B1 (en) * 2016-03-22 2021-06-16 Koninklijke Philips N.V. Wearable device and system
US10198364B2 (en) 2016-03-31 2019-02-05 Apple Inc. Memory access protection apparatus and methods for memory mapped access between independently operable processors
CN106055500B (zh) * 2016-05-25 2019-04-05 山东大学 一种基于tdc-gpx的时间数字转换装置及其工作方法
CN106209088B (zh) * 2016-06-30 2018-11-02 中国科学技术大学 一种高能效高精度正交二分频器
US9746832B1 (en) * 2016-09-09 2017-08-29 Samsung Electronics Co., Ltd System and method for time-to-digital converter fine-conversion using analog-to-digital converter (ADC)
US10454483B2 (en) * 2016-10-24 2019-10-22 Analog Devices, Inc. Open loop oscillator time-to-digital conversion
US10591976B2 (en) 2016-11-10 2020-03-17 Apple Inc. Methods and apparatus for providing peripheral sub-system stability
US10775871B2 (en) 2016-11-10 2020-09-15 Apple Inc. Methods and apparatus for providing individualized power control for peripheral sub-systems
US10050612B1 (en) * 2017-04-06 2018-08-14 Texas Instruments Incorporated Resistor-capacitor (RC) delay circuit with a precharge mode
IT201700045616A1 (it) * 2017-04-27 2018-10-27 St Microelectronics Srl Circuito per il trattamento di segnali, dispositivo sensore ed apparecchiatura corrispondenti
US10262723B2 (en) 2017-05-25 2019-04-16 Samsung Electronics Co., Ltd. System and method for improving scan hold-time violation and low voltage operation in sequential circuit
CN107505058A (zh) * 2017-07-12 2017-12-22 电子科技大学 时域下数字化温度传感器
US10346226B2 (en) * 2017-08-07 2019-07-09 Time Warner Cable Enterprises Llc Methods and apparatus for transmitting time sensitive data over a tunneled bus interface
CN107968649B (zh) * 2017-11-13 2021-01-12 东南大学 一种高精度数字时间转换器及其控制方法
US10996634B2 (en) * 2018-01-05 2021-05-04 Samsung Electronics Co., Ltd. System and method for fast-converging digital-to-time converter (DTC) gain calibration for DTC-based analog fractional-N phase lock loop (PLL)
US10331612B1 (en) 2018-01-09 2019-06-25 Apple Inc. Methods and apparatus for reduced-latency data transmission with an inter-processor communication link between independently operable processors
TWI649971B (zh) * 2018-01-26 2019-02-01 茂達電子股份有限公司 相位調整裝置及系統
US11381514B2 (en) 2018-05-07 2022-07-05 Apple Inc. Methods and apparatus for early delivery of data link layer packets
US10430352B1 (en) 2018-05-18 2019-10-01 Apple Inc. Methods and apparatus for reduced overhead data transfer with a shared ring buffer
US10585699B2 (en) 2018-07-30 2020-03-10 Apple Inc. Methods and apparatus for verifying completion of groups of data transactions between processors
KR102480629B1 (ko) 2018-08-02 2022-12-26 삼성전자주식회사 디스플레이 드라이버 및 출력 버퍼
US10719376B2 (en) 2018-08-24 2020-07-21 Apple Inc. Methods and apparatus for multiplexing data flows via a single data structure
CN109274376B (zh) * 2018-09-05 2022-03-11 东南大学 一种可压缩最大转换耗时的游标环型时间数字转换器
CN109274375A (zh) * 2018-09-05 2019-01-25 东南大学 一种压控延时单元以及高精度时间数字转换器
US10789110B2 (en) 2018-09-28 2020-09-29 Apple Inc. Methods and apparatus for correcting out-of-order data transactions between processors
US10838450B2 (en) 2018-09-28 2020-11-17 Apple Inc. Methods and apparatus for synchronization of time between independently operable processors
CN109883561A (zh) * 2018-12-20 2019-06-14 佛山臻智微芯科技有限公司 一种低功耗的易于集成的数字温度传感器电路结构
US10680633B1 (en) * 2018-12-21 2020-06-09 Analog Devices International Unlimited Compnay Data acquisition system-in-package
CN112563842B (zh) * 2019-01-31 2022-07-26 上海微小卫星工程中心 一种导电滑环数据传输的模拟方法
JP7155082B2 (ja) * 2019-09-09 2022-10-18 株式会社東芝 電子回路
US11304137B2 (en) * 2020-01-31 2022-04-12 Trakpoint Solutions, Inc. Method for waking from energy-efficient hibernation
US12326494B2 (en) 2020-01-31 2025-06-10 Trakpoint Solutions, Inc. Energy-efficient localization of wireless devices in contained environments
US10841894B1 (en) * 2020-01-31 2020-11-17 Trakpoint Solutions, Inc. Method for waking from energy-efficient hibernation
US11063651B1 (en) * 2020-01-31 2021-07-13 Trakpoint Solutions, Inc. Method for waking from energy-efficient hibernation
US10979208B1 (en) * 2020-05-25 2021-04-13 John W. Bogdan Digital time processing
US11456750B2 (en) 2020-11-12 2022-09-27 Mediatek Inc. Phase-locked loop circuit having linear voltage-domain time-to-digital converter with output subrange
CN112345094B (zh) * 2021-01-07 2021-06-04 南京低功耗芯片技术研究院有限公司 一种基于延迟单元的温度传感器
CN113917831B (zh) * 2021-10-19 2022-06-10 南京航空航天大学 一种低功耗高分辨率的时间数字转换器
US11942185B2 (en) * 2021-11-22 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method
KR102624192B1 (ko) * 2021-11-30 2024-01-11 한국과학기술원 프리차지 방법 및 이를 이용하는 프리차지 회로
CN114189249B (zh) * 2022-02-14 2022-05-17 微龛(广州)半导体有限公司 开环小数分频器及时钟系统
KR102873843B1 (ko) 2022-04-15 2025-10-22 삼성전자주식회사 스큐 제어 기능을 갖는 팬-아웃 버퍼, 작동 방법, 및 이를 포함하는 프로브 카드

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62201389A (ja) * 1986-02-28 1987-09-05 Sony Corp パルス幅誤差計測装置
JPH01246920A (ja) * 1988-03-29 1989-10-02 Matsushita Electric Ind Co Ltd Ｐｌｌ変動補償装置
JP2002094373A (ja) * 2000-08-07 2002-03-29 Samsung Electronics Co Ltd 位相同期回路および位相同期化方法
JP2003046379A (ja) * 2001-07-30 2003-02-14 Nec Corp 半導体集積回路

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0084592B1 (de) * 1982-01-26 1986-04-30 WILLI STUDER AG Fabrik für elektronische Apparate Verfahren und Schaltungsanordnung zur Messung der Zeitdifferenz zwischen Abtastzeitpunkten zweier abgetasteter Signale, insbesondere EIn- und Ausgangssignale eines Abtastratenumsetzers
JP4562300B2 (ja) * 2000-11-14 2010-10-13 ルネサスエレクトロニクス株式会社 クロック制御方法及び回路
US7519135B2 (en) * 2001-08-15 2009-04-14 Texas Instruments Incorporated Direct radio frequency (RF) sampling with recursive filtering method
EP1811670B1 (en) * 2003-04-02 2010-03-10 Christopher Julian Travis Number controlled oscillator and a method of establishing an event clock
KR100604823B1 (ko) 2003-07-11 2006-07-26 삼성전자주식회사 Ｇｓｍ과 ｇｐｒｓ 송신기의 전력 램핑 제어기 및 그 제어방법
KR100532285B1 (ko) 2003-09-24 2005-11-29 삼성전자주식회사 시분할 다중 통신방식 수신기의 ｄｃ 옵셋 제거 장치
US7702292B2 (en) * 2004-11-26 2010-04-20 St-Ericsson Sa Jitter reduction circuit and frequency synthesizer
JP4989169B2 (ja) * 2006-09-19 2012-08-01 キヤノン株式会社 画像形成装置、及び制御方法
KR100845133B1 (ko) 2006-11-15 2008-07-10 삼성전자주식회사 고해상도 타임투디지털컨버터
JP4443616B2 (ja) 2008-03-07 2010-03-31 株式会社半導体理工学研究センター 時間デジタル変換回路
US8219343B2 (en) * 2008-04-24 2012-07-10 Realtek Semiconductor Corp. Method and apparatus for calibrating a delay chain
ATE505012T1 (de) * 2008-05-09 2011-04-15 Ericsson Telefon Ab L M Funkempfängerschaltung
JP2011525737A (ja) * 2008-06-20 2011-09-22 ヴェリジー（シンガポール） プライベート リミテッド 時間差に関するデータを評価する装置及び方法、並びにディレイラインを較正する装置及び方法
KR20100018934A (ko) 2008-08-08 2010-02-18 주식회사 하이닉스반도체 위상 검출기 및 이를 이용하는 타임투디지털컨버터
US7999707B2 (en) 2008-12-02 2011-08-16 Electronics And Telecommunications Research Institute Apparatus for compensating for error of time-to-digital converter
KR101292669B1 (ko) 2008-12-02 2013-08-02 한국전자통신연구원 타임투디지털컨버터의 오차 보정 장치
US8953581B1 (en) * 2009-05-13 2015-02-10 Dust Networks, Inc. Timing synchronization for wireless networks
US7932847B1 (en) * 2009-12-04 2011-04-26 Realtek Semiconductor Corp. Hybrid coarse-fine time-to-digital converter
US8228221B2 (en) * 2010-09-28 2012-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for calibrating sigma-delta modulator
US8363703B2 (en) * 2010-09-30 2013-01-29 Fujitsu Semiconductor Limited System and method for phase detection
US8689018B2 (en) 2010-12-21 2014-04-01 Intel Corporation Apparatus, method, and system for predictive power delivery noise reduction
US8624760B2 (en) 2011-02-07 2014-01-07 Rf Micro Devices, Inc. Apparatuses and methods for rate conversion and fractional delay calculation using a coefficient look up table
US8290113B2 (en) * 2011-03-18 2012-10-16 Texas Instruments Incorporated Frequency synthesizer prescaler scrambling
KR101749583B1 (ko) * 2011-05-30 2017-06-21 삼성전자주식회사 시간차 가산기, 시간차 누산기, 시그마-델타 타임 디지털 변환기, 디지털 위상 고정 루프 및 온도 센서
US8451159B1 (en) * 2011-11-14 2013-05-28 Texas Instruments Incorporated Pipelined ADC with a VCO-based stage
US8836391B2 (en) * 2012-10-02 2014-09-16 Xilinx, Inc. Plesiochronous clock generation for parallel wireline transceivers
US8970414B2 (en) * 2013-06-24 2015-03-03 Broadcom Corporation Tri-level digital-to-analog converter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62201389A (ja) * 1986-02-28 1987-09-05 Sony Corp パルス幅誤差計測装置
JPH01246920A (ja) * 1988-03-29 1989-10-02 Matsushita Electric Ind Co Ltd Ｐｌｌ変動補償装置
JP2002094373A (ja) * 2000-08-07 2002-03-29 Samsung Electronics Co Ltd 位相同期回路および位相同期化方法
JP2003046379A (ja) * 2001-07-30 2003-02-14 Nec Corp 半導体集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013198052A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 伝送システム、復号装置、メモリコントローラおよびメモリシステム

Also Published As

Publication number Publication date
US9450594B2 (en) 2016-09-20
CN102811049B (zh) 2017-05-10
TWI594581B (zh) 2017-08-01
EP2541345A3 (en) 2016-08-03
KR101749583B1 (ko) 2017-06-21
US8674244B2 (en) 2014-03-18
US20120306553A1 (en) 2012-12-06
KR20120132772A (ko) 2012-12-10
CN102811049A (zh) 2012-12-05
EP2541345A2 (en) 2013-01-02
TW201249112A (en) 2012-12-01
US20140086275A1 (en) 2014-03-27
JP5912856B2 (ja) 2016-04-27

Similar Documents

Publication Publication Date Title
JP5912856B2 (ja) 時間差加算器を含むシステムオンチップ、時間差累算器を含むシステムオンチップ、シグマ−デルタタイムデジタル変換器、デジタル位相ロックループ、温度センサ、及びシステムオンチップ
KR101795438B1 (ko) 주파수 분주기 및 이를 포함하는 위상 고정 루프
US9537503B2 (en) Method and system for asynchronous successive approximation analog-to-digital convertor (ADC) architecture
CN102142831B (zh) 片上自校准延迟监控电路
US9288019B2 (en) Apparatuses, methods, and systems for jitter equalization and phase error detection
TWI493887B (zh) 使用超計時的低功率資料回復
US8207770B1 (en) Digital phase lock loop
KR20190013768A (ko) 공급 전압 드룹들을 감소시키고 전력 소비를 최소화시키도록 공급 전압을 조정하기 위한 적응적 전압 변조 회로들
US10778239B2 (en) Electronic circuit for implementing modulator configured to perform noise shaping in digital domain
US10038451B2 (en) All digital phase locked loop
US10168994B2 (en) Random number generator including entropy source
US20160211968A1 (en) Data receiver circuit with offset edge samplers
US11196438B1 (en) High resolution analog to digital converter with factoring and background clock calibration
US10069658B2 (en) Pulsed decision feedback equalization circuit
US20170126188A1 (en) Amplifier circuit, pipeline adc, and wireless communication device
Chen et al. Design and built-in characterization of digital-to-time converters for ultra-low power ADPLLs
US12431881B1 (en) Self-calibration of delay circuits in asynchronous loops
US10439617B2 (en) Bidirectional gray code counter
US20170338830A1 (en) Amplifier calibration
Anand Toward realizing power scalable and energy proportional high-speed wireline links

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150521

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150521

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160401

R150 Certificate of patent or registration of utility model

Ref document number: 5912856

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250