JPH01246920A - Ｐｌｌ変動補償装置 - Google Patents
Ｐｌｌ変動補償装置Info
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- JPH01246920A JPH01246920A JP63075431A JP7543188A JPH01246920A JP H01246920 A JPH01246920 A JP H01246920A JP 63075431 A JP63075431 A JP 63075431A JP 7543188 A JP7543188 A JP 7543188A JP H01246920 A JPH01246920 A JP H01246920A
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- Japan
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- pll
- circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、周波数を変換するシンセサイザー、位相をシ
フトする位相器、モータの位相制御等に広く用いられて
いる、Ｐ Ｌ Ｌ （Ｐｈａｓｅ ＬｏｃｋｅｄＬｏ
ｏｐ）回路を高精度化するＰＬＬ変動補償装置に関する
ものである。
フトする位相器、モータの位相制御等に広く用いられて
いる、Ｐ Ｌ Ｌ （Ｐｈａｓｅ ＬｏｃｋｅｄＬｏ
ｏｐ）回路を高精度化するＰＬＬ変動補償装置に関する
ものである。
従来の技術
近年、ＰＬＬは、比較的古り力；ら利用されている電子
楽器やトランシーバ−等におけるシンセサイザーや、モ
ータの位相制御の他にも、情報化に伴って、ＣＤ（コン
パクトディスク）で代表されるような、ディジタル信号
記録のデータの抜き取シクロツク発生回路や、映像処理
分野においても、アナログ−ディジタ／Ｌ／または、デ
ィジタル−アナログ変換する場合のクロック発生回路等
として広く用いられ始めている。
楽器やトランシーバ−等におけるシンセサイザーや、モ
ータの位相制御の他にも、情報化に伴って、ＣＤ（コン
パクトディスク）で代表されるような、ディジタル信号
記録のデータの抜き取シクロツク発生回路や、映像処理
分野においても、アナログ−ディジタ／Ｌ／または、デ
ィジタル−アナログ変換する場合のクロック発生回路等
として広く用いられ始めている。
以下、図面を参照しながら、上述した従来のＰＬＬの一
例について説明子る。
例について説明子る。
第６図は従来のＰＬＬ回路の一般的な構成例を示すもの
である。第６図において、１は電圧制御発振器（以下Ｖ
ＣＯという）であシ、ａ点に入力された制御電圧によっ
て発振周波数が制御され、これに比例した周波数の発振
出力をｂ点に出力する。
である。第６図において、１は電圧制御発振器（以下Ｖ
ＣＯという）であシ、ａ点に入力された制御電圧によっ
て発振周波数が制御され、これに比例した周波数の発振
出力をｂ点に出力する。
Ｃ（コンデンサ）、Ｒ（抵抗）や、Ｌ（インダクタンス
）を用いた発振回路のバイアスを変化する形式のものが
一般的であるが、特に精度が要求される装置においては
、可変幅は少なくなるが水晶振動子や類似の性能を有す
る振動子を用いる場合もある。また、モータの位相制御
系においては、モータ軸に取シ付けられた周波数発生器
（ＦＣｉ）や一回転に一回パルスを発生させるパルス発
生器（ＰＧ）等がＶＣＯに相当する。
）を用いた発振回路のバイアスを変化する形式のものが
一般的であるが、特に精度が要求される装置においては
、可変幅は少なくなるが水晶振動子や類似の性能を有す
る振動子を用いる場合もある。また、モータの位相制御
系においては、モータ軸に取シ付けられた周波数発生器
（ＦＣｉ）や一回転に一回パルスを発生させるパルス発
生器（ＰＧ）等がＶＣＯに相当する。
２は分周器であシ、ｖＣＱｌの出力を必要に応じて１／
Ｎの周波数に分周するものである。
Ｎの周波数に分周するものである。
３はパルス化回路で、三角波発生回路４のリセット幅等
を決めるものであシ、分周器２の出力を直接三角波発生
回路４に入力する場合もある。三角波発生回路４は、Ｃ
，Ｒを用いた時定数充放電回路や定電流充放電回路等が
一般的に用いられる。
を決めるものであシ、分周器２の出力を直接三角波発生
回路４に入力する場合もある。三角波発生回路４は、Ｃ
，Ｒを用いた時定数充放電回路や定電流充放電回路等が
一般的に用いられる。
６は、Ｆｉに入力される基準入力をパルス化するサンプ
ルパルス発生回路であり、サンプルホールド（以下、Ｓ
Ｈと略す）回路６に供給され、三角波発生回路４の出力
の三角波をサンプルホールドすることにより、分周器２
の出力と基準人力Ｆｉを位相比較した出力信号を０点に
得る。
ルパルス発生回路であり、サンプルホールド（以下、Ｓ
Ｈと略す）回路６に供給され、三角波発生回路４の出力
の三角波をサンプルホールドすることにより、分周器２
の出力と基準人力Ｆｉを位相比較した出力信号を０点に
得る。
７は本例のＰＬＬに要求される応答性や、ノイズの抑圧
量などを決定するループフィルターであり、その出力が
加算器８の加算点に入力される。
量などを決定するループフィルターであり、その出力が
加算器８の加算点に入力される。
９はバイアス回路であシ、基準人力Ｆｉ とＶＣＯｌの
出力Ｆ１や、分周器２の出力Ｆ２との位相を調整する必
要がある場合などに用いられる。１０はアンプであり、
前述のフィルター７と共にＰＬＬの応答特性を決める。
出力Ｆ１や、分周器２の出力Ｆ２との位相を調整する必
要がある場合などに用いられる。１０はアンプであり、
前述のフィルター７と共にＰＬＬの応答特性を決める。
また、モータを駆動する場合には、電力増幅回路として
の役割を果たす。
の役割を果たす。
つぎに、前述の位相比較部分の具体例を第７図、その波
形例を第８図を用いて簡単に説明する。
形例を第８図を用いて簡単に説明する。
Ａ１はオペアンプであシ、定電流源及び積分器としての
役割を果たし、スイッチＳＷ１がパルス化回路３の出力
によジオンにされることにより、充電されたコンデンサ
ー０１の電荷がリセットさ ゛れる。スイッチＳＷ
１がオフにされると、Ａ１の出力ＶｔはＡ１の非反転入
力の電位Ｖｒ 、反転入力の抵抗Ｒ１、前述の０１よシ
決定される次式で現わされる、時間に比例した出力を発
生する。
役割を果たし、スイッチＳＷ１がパルス化回路３の出力
によジオンにされることにより、充電されたコンデンサ
ー０１の電荷がリセットさ ゛れる。スイッチＳＷ
１がオフにされると、Ａ１の出力ＶｔはＡ１の非反転入
力の電位Ｖｒ 、反転入力の抵抗Ｒ１、前述の０１よシ
決定される次式で現わされる、時間に比例した出力を発
生する。
Ｖｔ＝Ｖｒ＋（Ｖｒ／（ＲＩＸＣｌ））ｘｔｔ：ｃ１リ
セット後の時間 このＶｔは、第８図に示すように鋸歯状波（三角波）と
なり、時間または位相を電圧に変換する基準波形となる
。
セット後の時間 このＶｔは、第８図に示すように鋸歯状波（三角波）と
なり、時間または位相を電圧に変換する基準波形となる
。
またスイッチＳＷ２はサンプリング用のスイッチであシ
、入力基準信号をパルス化したサンプルパルス発生回路
６の出力でコントロールされ、ホールド用コンデンサＣ
２にＶＣＯまたは、分周器と入力基準信号の位相に応じ
た電圧をホールド用アンプＡ２の出力Ｖｏに出力する。
、入力基準信号をパルス化したサンプルパルス発生回路
６の出力でコントロールされ、ホールド用コンデンサＣ
２にＶＣＯまたは、分周器と入力基準信号の位相に応じ
た電圧をホールド用アンプＡ２の出力Ｖｏに出力する。
位相が変化した時の様子を、第８図にサンプルパルスＳ
ｐ、出力電圧Ｖｏとして示す。
ｐ、出力電圧Ｖｏとして示す。
ここでは、位相比較器として、ノイズに強く、検出の周
波数特性が良好なサンプルホールド回路型のもので説明
したが、ＥＸ−ＯＲ回路やチャージポンプ等の他方式の
位相比較器が使用できる。
波数特性が良好なサンプルホールド回路型のもので説明
したが、ＥＸ−ＯＲ回路やチャージポンプ等の他方式の
位相比較器が使用できる。
ＰＬＬ動作及び位相比較器以外の構成は同様のものであ
るためここでは説明を省略する。
るためここでは説明を省略する。
このように構成されたＰＬＬによって、基準入力Ｆｉの
Ｎ倍の周波数をＶＣＯ１の出力Ｆ１に、またＦｉに同期
した出力で、位相を任意量シフトさせた出力を分周器２
の出力Ｆ２に得ることができる。これらＦｌ、Ｆ２の出
力を前述のディジタルデータ抜き取りのためのクロック
として用いることにより、記録媒体（ディスク等）の速
度に影響されにくい安定なデータの読み取りを実現する
ことができている。
Ｎ倍の周波数をＶＣＯ１の出力Ｆ１に、またＦｉに同期
した出力で、位相を任意量シフトさせた出力を分周器２
の出力Ｆ２に得ることができる。これらＦｌ、Ｆ２の出
力を前述のディジタルデータ抜き取りのためのクロック
として用いることにより、記録媒体（ディスク等）の速
度に影響されにくい安定なデータの読み取りを実現する
ことができている。
また、モータ位相制御の場合には、速度変動の極めて少
ない回転制御や、ビデオ機器などでは必要に応じて一回
転中の位相を、基準人力Ｆｉ と−定の位相関係に保ち
入力の映像と出力の映像を同期させることを可能にして
いる。
ない回転制御や、ビデオ機器などでは必要に応じて一回
転中の位相を、基準人力Ｆｉ と−定の位相関係に保ち
入力の映像と出力の映像を同期させることを可能にして
いる。
発明が解決しようとする課題
しかしながら、上記のような構成では、ＶＣＯｌに高精
度の水晶振動子を用いた場合でも、位相検出段の三角波
発生回路に用いられるＣ、Ｈの温度や、湿度による定数
変動、定電流源やアンプの温度ドリフト、電源電圧やア
ースポイントのリップル変動等の影響により、前述のｖ
Ｃｏｌ及び分周器２の出力Ｆ１．Ｆ２の周波数変動（ジ
ッター）や、位相シフト量の変動を発生し、前述の各種
の利用分野における動作安定性や、精度が下がるという
課題を有していた。
度の水晶振動子を用いた場合でも、位相検出段の三角波
発生回路に用いられるＣ、Ｈの温度や、湿度による定数
変動、定電流源やアンプの温度ドリフト、電源電圧やア
ースポイントのリップル変動等の影響により、前述のｖ
Ｃｏｌ及び分周器２の出力Ｆ１．Ｆ２の周波数変動（ジ
ッター）や、位相シフト量の変動を発生し、前述の各種
の利用分野における動作安定性や、精度が下がるという
課題を有していた。
本発明は、上記課題に鑑み、温度、湿度等による回路素
子の環境による特性変動や、電源変動等、回路内の条件
変動が発生した場合にも、極めて安定な出力周波数特性
、位相シフト特性を有するＰＬＬ変動補償装置を提供す
ることを目的とするものである。
子の環境による特性変動や、電源変動等、回路内の条件
変動が発生した場合にも、極めて安定な出力周波数特性
、位相シフト特性を有するＰＬＬ変動補償装置を提供す
ることを目的とするものである。
課題を解決するための手段
上記課題を解決するために、本発明においては、基準入
力と位相比較されるＶＣＯの出力と常に一定の位相関係
をもった信号をｖＣＯの出力から得（例えば逆相の信号
や、適当な分周段の出力信号等）、これとＶＣＯの出力
との位相比較で得た補正信号を本来の位相比較出力と合
成し差の信号により、ＶＣＯを制御するという構成を備
えたものである。
力と位相比較されるＶＣＯの出力と常に一定の位相関係
をもった信号をｖＣＯの出力から得（例えば逆相の信号
や、適当な分周段の出力信号等）、これとＶＣＯの出力
との位相比較で得た補正信号を本来の位相比較出力と合
成し差の信号により、ＶＣＯを制御するという構成を備
えたものである。
さらに、前記補正信号により、前述の三角波発生回路の
特性変動を、補償する方式についても提案するものであ
る。
特性変動を、補償する方式についても提案するものであ
る。
作 用
本発明は、上記した構成によって、前述の位相比較段に
おける検出の変動を補償することにより、非常に簡単な
方法で極めて安定なＰＬＬ回路の出力を得ることができ
るものである。また、位相比較という検出段階における
精度を本発明により飛躍的に向上することにより、−船
釣に用いられている、Ｃ，Ｒ，Ｌ等の発振回路を用いた
ＶＣＯによるＰＬＬ回路の場合においても、ループゲイ
ンの適切な設定により、安定なＰＬＬ特性を得ることが
できるものである。
おける検出の変動を補償することにより、非常に簡単な
方法で極めて安定なＰＬＬ回路の出力を得ることができ
るものである。また、位相比較という検出段階における
精度を本発明により飛躍的に向上することにより、−船
釣に用いられている、Ｃ，Ｒ，Ｌ等の発振回路を用いた
ＶＣＯによるＰＬＬ回路の場合においても、ループゲイ
ンの適切な設定により、安定なＰＬＬ特性を得ることが
できるものである。
実施例
以下、本発明の一実施例のＰＬＬ変動補償装置について
、図面を参照しながら説明する。
、図面を参照しながら説明する。
第１図は本発明の第１の実施例における、ＰＬＬ変動補
償装置の構成を示すものである。第１図中、従来例の第
６図中と同一機能のブロックには、同一番号を付しここ
では説明を省略する。
償装置の構成を示すものである。第１図中、従来例の第
６図中と同一機能のブロックには、同一番号を付しここ
では説明を省略する。
１はＶＣＯであり、その出力は第１の位相比較器１２と
インバータ１１に入力される。１３は第２の位相比較器
であり、本来位相比較されるＶＣＯｌの出力のと逆相の
信号を第１の位相比較器１２と同一特性の第２の位相比
較器１３に供給し、比較器１４において両位相比較器１
２．１３の出力の差信号を取り、位相比較段における環
境変動要素を除去した信号を前述のループフィルタ７に
供給する。これにより、温度や湿度、電源変動等に関す
る検出段の変動要因を補償した位相比較出力を、加３￥
、器８、アンプ１ｏを経てＶＣＣＭに供給することがで
きる。
インバータ１１に入力される。１３は第２の位相比較器
であり、本来位相比較されるＶＣＯｌの出力のと逆相の
信号を第１の位相比較器１２と同一特性の第２の位相比
較器１３に供給し、比較器１４において両位相比較器１
２．１３の出力の差信号を取り、位相比較段における環
境変動要素を除去した信号を前述のループフィルタ７に
供給する。これにより、温度や湿度、電源変動等に関す
る検出段の変動要因を補償した位相比較出力を、加３￥
、器８、アンプ１ｏを経てＶＣＣＭに供給することがで
きる。
このように、位相比較段そのものの変動を補償するサブ
ループを設けたことにより、位相比較段における変動の
影響が極めて少ないＰＬＬ回路を実現することができる
。
ループを設けたことにより、位相比較段における変動の
影響が極めて少ないＰＬＬ回路を実現することができる
。
また、位相シフトの実現量によっては、第２の位相比較
器１３と比較器１４との間に、アッテネターを挿入する
ことも有効な手段である。ここでは−位相比較器として
サンプルホールド型のものに限定するものではなく、Ｅ
Ｘ−ＯＲ回路やチャージポンプ等の他の方式の回路のも
の士も有効である。
器１３と比較器１４との間に、アッテネターを挿入する
ことも有効な手段である。ここでは−位相比較器として
サンプルホールド型のものに限定するものではなく、Ｅ
Ｘ−ＯＲ回路やチャージポンプ等の他の方式の回路のも
の士も有効である。
次に、第２図を用いて、本発明の第２の実施例を説明す
る。１６は分周器２と同様の分局器であるが、本来の出
力Ｆ２と位相の異なる出力Ｆ３を発生する位相シフター
の役割も果たしている。１６はパルス化回路であシ、パ
ルス化回路３と全く同特性のものが望ましい。１７は第
２のサンプルホールド回路であり、これもサンプルホー
ルド回路６と同特性のものが望ましい。この両サンプル
ホールド回路１６．１７に供給される三角波は、全く同
一のものであり、この第２のサンプルホールド１７の出
力と第１のサンプルホールド６の出方の差信号を比較器
１４でとることにより、位相比較器の変動要素を極めて
少なくした信号を扱え、非常に安定なＰＬＬ回路を、極
めて簡単な手段で実現することができる。
る。１６は分周器２と同様の分局器であるが、本来の出
力Ｆ２と位相の異なる出力Ｆ３を発生する位相シフター
の役割も果たしている。１６はパルス化回路であシ、パ
ルス化回路３と全く同特性のものが望ましい。１７は第
２のサンプルホールド回路であり、これもサンプルホー
ルド回路６と同特性のものが望ましい。この両サンプル
ホールド回路１６．１７に供給される三角波は、全く同
一のものであり、この第２のサンプルホールド１７の出
力と第１のサンプルホールド６の出方の差信号を比較器
１４でとることにより、位相比較器の変動要素を極めて
少なくした信号を扱え、非常に安定なＰＬＬ回路を、極
めて簡単な手段で実現することができる。
第３図は第３の実施例である。第２図のものと殆ど同一
構成であるが、第２のサンプルホールド回路１７の出力
により、三角波発生回路４の特性を補正するようにした
ものであシ、検出段そのものの補正に重点をおいたもの
である。
構成であるが、第２のサンプルホールド回路１７の出力
により、三角波発生回路４の特性を補正するようにした
ものであシ、検出段そのものの補正に重点をおいたもの
である。
補正の具体的な方法としては、第７図における抵抗Ｒ１
の代わりにＦＥＴを用いてそのゲート電圧として第２の
サンプルホールド回路１７の出力を増幅した信号を用い
る方法や、Ｒ１とアンプＡ１の入力端子に接続した抵抗
を第２のサンプルホールド回路１７の出力を増幅した信
号の端子に接続しＣ１に供給される電流値を可変する等
の方法がある。その他、第８図におけるＶｒ、ＣＩなど
を制御することも可能である。
の代わりにＦＥＴを用いてそのゲート電圧として第２の
サンプルホールド回路１７の出力を増幅した信号を用い
る方法や、Ｒ１とアンプＡ１の入力端子に接続した抵抗
を第２のサンプルホールド回路１７の出力を増幅した信
号の端子に接続しＣ１に供給される電流値を可変する等
の方法がある。その他、第８図におけるＶｒ、ＣＩなど
を制御することも可能である。
第４図のものは、第２図と同一構成要素で、入力基準信
号と、ｖＣＯの関係を逆転した第４の実施例を示すもの
であシ、位相シフト回路１８と、パルス化回路１９が基
準入力側に挿入されているほかは、第２図のものと構成
、動作共に同じである。位相シフト回路１８としては遅
延素子で温度等に安定なメモリーや遅延線等が望ましい
が、温度補償を行ったモノマルチバイブレータ等も可能
である。
号と、ｖＣＯの関係を逆転した第４の実施例を示すもの
であシ、位相シフト回路１８と、パルス化回路１９が基
準入力側に挿入されているほかは、第２図のものと構成
、動作共に同じである。位相シフト回路１８としては遅
延素子で温度等に安定なメモリーや遅延線等が望ましい
が、温度補償を行ったモノマルチバイブレータ等も可能
である。
第５図は第６の実施例を示す。第２図、第４図中と同じ
様なものであるが、位相シフトしたサンプルホールドの
代わりに、三角波発生回路４の出力のピークを検出する
ピークホールド回路２０を備え、第１の位相比較出力で
あるサンプルホールド回路６の出力と比較器１４で差信
号をとることにより、同様に検出段の変動による位相比
較誤差の極めて少ない位相比較出力を得て、安定なＰＬ
Ｌループを構成している。
様なものであるが、位相シフトしたサンプルホールドの
代わりに、三角波発生回路４の出力のピークを検出する
ピークホールド回路２０を備え、第１の位相比較出力で
あるサンプルホールド回路６の出力と比較器１４で差信
号をとることにより、同様に検出段の変動による位相比
較誤差の極めて少ない位相比較出力を得て、安定なＰＬ
Ｌループを構成している。
なお、以上ではそれぞれの単独の動作により説明したが
、第１から第５までの実施例のうち２組以上の組み合わ
せも可能であシ、−層の精度向上を可能にすることがで
きる。
、第１から第５までの実施例のうち２組以上の組み合わ
せも可能であシ、−層の精度向上を可能にすることがで
きる。
発明の効果
以上のように、本発明によれば、本来位相比較される信
号とは別に、常に同位相を保った信号を回路内で発生さ
せ、本来位相比較されるものと同様に位相比較し、本来
の位相比較出力との差をとった信号でＶＣＯを制御する
か、本来の位相比較器の特性を補正するサブループを備
えるという極めて簡単な手段により、ＰＬＬでもっとも
重要な位相比較段の種々の変動要因の影響を極めて少な
くすることができ、非常に安定なＰＬＬ出力周波数や、
位相を実現することができるものである。
号とは別に、常に同位相を保った信号を回路内で発生さ
せ、本来位相比較されるものと同様に位相比較し、本来
の位相比較出力との差をとった信号でＶＣＯを制御する
か、本来の位相比較器の特性を補正するサブループを備
えるという極めて簡単な手段により、ＰＬＬでもっとも
重要な位相比較段の種々の変動要因の影響を極めて少な
くすることができ、非常に安定なＰＬＬ出力周波数や、
位相を実現することができるものである。
第１図〜第５図はそれぞれ本発明の実施例のＰＬＬ変動
補償装置の構成ブロック図、第６図は従来例のＰＬＬ装
置の構成ブロック図、第７図は位相比較段の具体回路例
の回路図、第８図は第７図の主要部の動作波形図である
。 １・・・・・・ＶＣｏ、２・・・・・・分周器、３，５
，１６゜１９・・・・・・パルス化回路、４・・・・・
・三角波発生回路、６．１７・・・・・・サンプルホー
ルド回路、７・・・・・・フィルター、８・・・・・・
加算器、９・・・・・・バイアス回路、１０・・・・・
・アンプ、１１・・・・・・反転回路、１２．１３・・
・・・・位相比較器、１４・・・・・・比較器、１５・
・・・・・位相シフト回路を備えた分周器、１８・・・
・・・位相シフト回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名−ｋ
＋へ ンＸ ■ にＬ
１ 云 に 第７図 第８図
補償装置の構成ブロック図、第６図は従来例のＰＬＬ装
置の構成ブロック図、第７図は位相比較段の具体回路例
の回路図、第８図は第７図の主要部の動作波形図である
。 １・・・・・・ＶＣｏ、２・・・・・・分周器、３，５
，１６゜１９・・・・・・パルス化回路、４・・・・・
・三角波発生回路、６．１７・・・・・・サンプルホー
ルド回路、７・・・・・・フィルター、８・・・・・・
加算器、９・・・・・・バイアス回路、１０・・・・・
・アンプ、１１・・・・・・反転回路、１２．１３・・
・・・・位相比較器、１４・・・・・・比較器、１５・
・・・・・位相シフト回路を備えた分周器、１８・・・
・・・位相シフト回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名−ｋ
＋へ ンＸ ■ にＬ
１ 云 に 第７図 第８図
Claims (5)
- （１）印加される制御電圧によって発振周波数が変化さ
れる電圧制御発振器と、前記電圧制御発振器の出力また
はその分周出力と外部から入力される外部基準信号とを
位相比較する第１の位相比較器と、前記電圧制御発振器
の出力と一定の位相関係を保った信号をその出力から得
る位相シフト回路と、前記電圧制御発振器の出力または
その分周出力と前記位相シフト回路の出力信号とを位相
比較する第２の位相比較器とを備え、前記第１と第２の
位相比較器の出力の差信号により前記電圧制御発振器を
制御するようにしたことを特徴とするＰＬＬ変動補償装
置。 - （２）第１、第２の位相比較器として、電圧制御発振器
の出力またはその分周出力により三角波または台形波を
発生させる信号発生器と、外部基準信号をパルス化した
第１のパルスと位相シフト回路の出力をパルス化した第
２のパルスとによりそれぞれ前記信号発生器の出力をサ
ンプルホールドする回路とで構成し、そのサンプルホー
ルドする回路から第１の位相比較出力と第２の位相比較
出力とを得るようにしたことを特徴とする請求項１記載
のＰＬＬ変動補償装置。 - （３）第２の位相比較出力により信号発生器の三角波ま
たは台形波の傾斜を制御するようにしたことを特徴とす
る請求項２記載のＰＬＬ変動補償装置。 - （４）第１、第２の位相比較器として、外部基準信号に
より三角波または台形波を発生する信号発生器と、電圧
制御発振器の出力またはその分周出力をパルス化した第
１のパルスと前記外部基準信号を一定量位相シフトさせ
た信号をパルス化した第２のパルスとによりそれぞれ前
記信号発生器の出力をサンプルホールドする回路とで構
成し、そのサンプルホールドする回路から第１の位相比
較出力と第２の位相比較出力とを得るようにしたことを
特徴とする請求項１記載のＰＬＬ変動補償装置。 - （５）信号発生器の出力の最大値または最小値を検出す
るピークホールド回路を備え、そのピークホールド回路
の出力を前記第２の位相比較出力の代わりに使用するこ
とを特徴とする請求項（２）、（３）または（４）記載
のＰＬＬ変動補償装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075431A JPH01246920A (ja) | 1988-03-29 | 1988-03-29 | Ｐｌｌ変動補償装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075431A JPH01246920A (ja) | 1988-03-29 | 1988-03-29 | Ｐｌｌ変動補償装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01246920A true JPH01246920A (ja) | 1989-10-02 |
| JPH0581090B2 JPH0581090B2 (ja) | 1993-11-11 |
Family
ID=13576028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63075431A Granted JPH01246920A (ja) | 1988-03-29 | 1988-03-29 | Ｐｌｌ変動補償装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01246920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05183923A (ja) * | 1991-12-26 | 1993-07-23 | Victor Co Of Japan Ltd | 位相比較回路、ｐｌｌ回路及びバースト信号置換回路 |
| JP2012249286A (ja) * | 2011-05-30 | 2012-12-13 | Samsung Electronics Co Ltd | 時間差加算器を含むシステムオンチップ、時間差累算器を含むシステムオンチップ、シグマ−デルタタイムデジタル変換器、デジタル位相ロックループ、温度センサ、及びシステムオンチップ |
-
1988
- 1988-03-29 JP JP63075431A patent/JPH01246920A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05183923A (ja) * | 1991-12-26 | 1993-07-23 | Victor Co Of Japan Ltd | 位相比較回路、ｐｌｌ回路及びバースト信号置換回路 |
| JP2012249286A (ja) * | 2011-05-30 | 2012-12-13 | Samsung Electronics Co Ltd | 時間差加算器を含むシステムオンチップ、時間差累算器を含むシステムオンチップ、シグマ−デルタタイムデジタル変換器、デジタル位相ロックループ、温度センサ、及びシステムオンチップ |
| US9450594B2 (en) | 2011-05-30 | 2016-09-20 | Samsung Electronics Co., Ltd. | Time difference adders, time difference accumulators, sigma-delta time-to-digital converters, digital phase locked loops and temperature sensors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0581090B2 (ja) | 1993-11-11 |
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