JP2012253276A - 半導体装置、半導体装置の製造方法、電子装置、及び車両 - Google Patents

半導体装置、半導体装置の製造方法、電子装置、及び車両 Download PDF

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Abstract

【課題】縦型バイポーラトランジスタのＳＯＡ（安全動作領域）が狭くなることを抑制する。
【解決手段】ｐ型ベース層１５０は、厚さ方向の不純物プロファイルにおいて、第１のピーク、第２のピーク、及び第３のピークを有している。第１のピークは、最も半導体基板１００の表面側に位置している。第２のピークは、第１のピークよりも半導体基板１００の裏面側に位置しており、第１のピークよりも高い。第３のピークは、第１のピークと第２のピークの間に位置している。
【選択図】図１

Description

本発明は、縦型のトランジスタを有する半導体装置、半導体装置の製造方法、電子装置、及び車両に関する。
半導体装置の一つに、縦型のトランジスタを有するものがある。縦型のトランジスタは、例えば大電流を制御する素子に用いられている。縦型のトランジスタには、トレンチゲート構造を有するものがある。このようなトレンチゲート構造を有するトランジスタは、例えば特許文献１，２に示すように、ドレインとなるｎ層の上に、チャネル層となるｐ層を形成し、さらにｐ層の表層に、ソースとなるｎ層を形成した構造を有している。トレンチ構造のゲート電極は、ｐ層からｎ層に向けて延伸している。そしてゲート電極の下端は、ｎ層に入り込んでいる。特許文献１，２では、チャネル層となるｐ層の深さ方向における濃度プロファイルは、２つのピークを有している。
特開２００７−２９４７５９号公報 特開２００７−１７３８７８号公報
縦型のトランジスタの性能の指標の一つに、Ｖｄ−Ｉｄ特性を示すグラフにおいてＳＯＡ（Safe Operating Area：安全動作領域）（図１８参照）が広いことがある。すなわち、縦型のトランジスタにおいてＳＯＡが狭くなることを抑制する必要がある。
本発明によれば、半導体基板と、
前記半導体基板に形成され、前記半導体基板の裏面側に位置するｎ型ドレイン層と、
前記半導体基板に形成され、前記ｎ型ドレイン層上に位置するｐ型ベース層と、
前記ｐ型ベース層に形成され、下端が前記ｐ型ベース層よりも下に位置している凹部と、
前記凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれたゲート電極と、
前記ｐ型ベース層に、前記ｐ型ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するｎ型ソース層と、
を備え、
前記ｐ型ベース層は、厚さ方向の不純物プロファイルにおいて、第１のピーク、前記第１のピークよりも前記半導体基板の裏面側に位置していて前記第１のピークよりも高い第２のピーク、及び、前記第１のピークと前記第２のピークの間に位置する第３のピークを有している半導体装置が提供される。
本発明者が鋭意検討を行った結果、ＳＯＡが狭くなる要因の一つに、ｎ型ドレイン層、ｐ型ベース層、及びｎ型ソース層からなる寄生バイポーラトランジスタの動作があることが分かった。詳細には、縦型のトランジスタが動作している間、ｎ型ドレイン層からｐ型ベース層を経由してｎ型ソース層に電流が流れる。ｐ型ベース層内に急峻な濃度勾配がある場合、この電流に起因して、急峻な濃度勾配部分において大きな電位勾配が生じる。この電位勾配が寄生バイポーラトランジスタのベース電圧となり、寄生バイポーラトランジスタが動作する。
これに対して本発明では、ｐ型ベース層の厚さ方向の不純物プロファイルは、第１のピークと第２のピークの間に、第３のピークを有している。このため、ｐ型ベース層内に急峻な濃度勾配が生じることを抑制できる。従って、ｎ型ドレイン層、ｐ型ベース層、及びｎ型ソース層からなる寄生バイポーラトランジスタが動作することを抑制できる。この結果、縦型バイポーラトランジスタのＳＯＡが狭くなることを抑制できる。
本発明によれば、ｎ型の半導体基板の表面に凹部を形成する工程と、
前記凹部の内壁及び底面にゲート絶縁膜を形成する工程と、
前記凹部にゲート電極を埋め込む工程と、
前記半導体基板の表層に、ｐ型ベース層を前記凹部よりも浅く形成する工程と、
前記ｐ型ベース層に、ｎ型ソース層を前記ｐ型ベース層よりも浅く形成する工程と、
を備え、
前記ｐ型ベース層を形成する工程において、互いに異なるイオン注入エネルギーで不純物イオンを３回以上注入することにより、前記ｐ型ベース層の厚さ方向の不純物プロファイルに、第１のピーク、前記第１のピークよりも前記半導体基板の裏面側に位置していて前記第１のピークよりも高い第２のピーク、及び、前記第１のピークと前記第２のピークの間に位置する第３のピークを持たせる半導体装置の製造方法が提供される。
本発明によれば、電源から供給される電力によって駆動する負荷と、
前記電源から前記負荷への電源供給を制御する半導体装置と、
を備え、
前記半導体装置は、
半導体基板と、
前記半導体基板に形成され、前記半導体基板の裏面側に位置するｎ型ドレイン層と、
前記半導体基板に形成され、前記ｎ型ドレイン層上に位置するｐ型ベース層と、
前記ｐ型ベース層に形成され、下端が前記ｐ型ベース層よりも下に位置している凹部と、
前記凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれたゲート電極と、
前記ｐ型ベース層に、前記ｐ型ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するｎ型ソース層と、
を備え、
前記ｐ型ベース層は、厚さ方向の不純物プロファイルにおいて、第１のピーク、前記第１のピークよりも前記半導体基板の裏面側に位置していて前記第１のピークよりも高い第２のピーク、及び、前記第１のピークと前記第２のピークの間に位置する第３のピークを有している電子装置が提供される。
本発明によれば、バッテリーと、
前記バッテリーから供給される電力によって駆動するランプと、
前記バッテリーから前記ランプへの電源供給を制御する半導体装置と、
を備え、
前記半導体装置は、
半導体基板と、
前記半導体基板に形成され、前記半導体基板の裏面側に位置するｎ型ドレイン層と、
前記半導体基板に形成され、前記ｎ型ドレイン層上に位置するｐ型ベース層と、
前記ｐ型ベース層に形成され、下端が前記ｐ型ベース層よりも下に位置している凹部と、
前記凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれたゲート電極と、
前記ｐ型ベース層に、前記ｐ型ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するｎ型ソース層と、
を備え、
前記ｐ型ベース層は、厚さ方向の不純物プロファイルにおいて、第１のピーク、前記第１のピークよりも前記半導体基板の裏面側に位置していて前記第１のピークよりも高い第２のピーク、及び、第１のピークと第２のピークの間に位置する第３のピークを有している車両が提供される。
本発明によれば、縦型バイポーラトランジスタのＳＯＡが狭くなることを抑制できる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 図１のＡ線における不純物の深さ方向の濃度プロファイルを示す図である。 図１に示した半導体装置の製造方法を示す断面図である。 図１に示した半導体装置の製造方法を示す断面図である。 図１に示した半導体装置の製造方法を示す断面図である。 図１に示した縦型ＭＯＳトランジスタのダンプサージ耐量を、比較例とともに示す表である。 第２の実施形態に係る半導体装置の構成を示す斜視断面図である。 図７に示した半導体装置における配線の接続構造を説明するための図である。 第３の実施形態に係る半導体装置の不純物濃度プロファイルを、比較例とともに示す図である。 第４の実施形態に係る電子装置の回路構成を示す図である。 図１０に示した電子装置を含む車両の図である。 図１０に示した半導体装置の平面図である。 図１０に示した半導体装置の構成を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 第６の実施形態に係る半導体装置の構成を示す断面図である。 図７に示した半導体装置の配線構造の第１例を示す断面図である。 図７に示した半導体装置の配線構造の第２例を示す断面図である。 ＳＯＡ（Safe Operating Area：安全動作領域）を説明するための図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１０の構成を示す断面図である。この半導体装置１０は、縦型ＭＯＳトランジスタ２０を有している。縦型ＭＯＳトランジスタ２０は、半導体基板１００を用いて形成されており、ｎ型ドレイン層１３０、ｐ型ベース層１５０、ゲート絶縁膜１１０、ゲート電極１２０、及びｎ型ソース層１４０を有している。ｎ型ドレイン層１３０は、半導体基板１００に形成されており、半導体基板１００の裏面側に位置している。ｐ型ベース層１５０は、半導体基板１００に形成されており、ｎ型ドレイン層１３０よりも上に位置している。また、半導体基板１００には凹部１０８が形成されている。凹部１０８は、ｐ型ベース層１５０に形成されており、下端がｐ型ベース層１５０よりも下に位置している。ゲート絶縁膜１１０は、凹部１０８の内壁及び底面に形成されている。ゲート電極１２０は、凹部１０８に埋め込まれている。ｎ型ソース層１４０は、ｐ型ベース層１５０に、ｐ型ベース層１５０よりも浅く形成されている。ｎ型ソース層１４０は、平面視で凹部１０８の隣に位置している。
ｐ型ベース層１５０は、厚さ方向の不純物プロファイルにおいて、第１のピーク、第２のピーク、及び第３のピークを有している。第１のピークは、最も半導体基板１００の表面側に位置している。第２のピークは、第１のピークよりも半導体基板１００の裏面側に位置しており、第１のピークよりも高い。第３のピークは、第１のピークと第２のピークの間に位置している。以下、詳細に説明する。
半導体基板１００は、半導体基板１０２の上にエピタキシャル層１０４を形成したものである。半導体基板１０２は、例えばｎ＋型のシリコン基板であり、エピタキシャル層１０４は、例えばｎ−型のシリコン層である。半導体基板１０２はｎ型ドレイン層１３０として機能する。半導体基板１０２の裏面には、ドレイン電極２０２が形成されている。ｐ型ベース層１５０は、エピタキシャル層１０４にｐ型の不純物を注入することにより、形成されている。そしてエピタキシャル層１０４のうちｐ型ベース層１５０が形成されていない層は、ｎ−層１３２として、ｎ型ドレイン層１３０とｐ型ベース層１５０の間に位置している。
ｐ型ベース層１５０は、エピタキシャル層１０４の表層に形成されている。ｐ型ベース層１５０は、エピタキシャル層１０４の表面側から、第１領域１５６、第３領域１５４、及び第２領域１５２をこの順に有している。厚さ方向の不純物の濃度プロファイルで見た場合、第１領域１５６は第１のピークを有しており、第３領域１５４は第３のピークを有しており、第２領域１５２は第２のピークを有している。
ｐ型ベース層１５０の下端から、ｎ型ソース層１４０の下端までの距離Ｌは、１．４μｍ以上である。縦型トランジスタにおいて、ドレインからソースに流れる電流Ｉｄｓは、以下の式で示される。
Ｉｄｓ＝μＣｇ×Ｗ（Ｖｄｓ−Ｖｔｈ）２／（２×ｌ）・・・（１）
ここで、μ：移動度、Ｃｇ：ゲート容量、Ｗ：チャネル幅、ｌ：チャネル長、Ｖｄｓ：ドレイン−ソース間の電圧、Ｖｔｈ：閾値電圧である。
（１）式から、チャネル長ｌを長くすることにより、ＩｄｓのＶｄｓ依存性が低くなることが分かる。これは、図１６に示したＳＯＡの右上の傾斜部分の傾斜が緩やかになることを示している。従って、チャネル長ｌを長くすること、すなわちｐ型ベース層１５０の下端からｎ型ソース層１４０の下端までの距離Ｌを長くすることにより、ＳＯＡが広がる。
なお、上記した距離Ｌを長くすることは、ソース−ドレイン間の抵抗を上昇させることに繋がるため、通常の縦型ＭＯＳトランジスタの設計思想からは外れるものである。しかし、縦型ＭＯＳトランジスタ２０を有する半導体装置が、ＳＯＡが広いことを重要視する用途（例えば車載）に用いられる場合、距離Ｌをある程度長くすること（例えば１．４μｍ以上）は、有効である。なお、この場合においても、距離Ｌは、ソース−ドレイン間の抵抗を抑制するために、２．５μｍ以下であるのが好ましい。
エピタキシャル層１０４の表面には、素子分離膜１０６が形成されている。素子分離膜１０６は、例えばＬＯＣＯＳ法により形成されている。平面視において、素子分離膜１０６の内側には、凹部１０８及びｎ型ソース層１４０が形成されている。凹部１０８は溝状に形成されており、この溝の両脇に、ｎ型ソース層１４０が位置している。なお、凹部１０８の下端は、ｎ−層１３２に位置しており、ｎ型ドレイン層１３０には達していない。
図２は、図１のＡ線における不純物の深さ方向の濃度プロファイルを示している。上記したように、ｐ型ベース層１５０は、ｎ−型のエピタキシャル層１０４にｐ型の不純物（例えばボロン）を注入することにより形成されている。そして、ｐ型ベース層１５０にｎ型の不純物（例えばリン）を注入することにより、ｎ型ソース層１４０が形成されている。
ｎ型ソース層１４０の不純物濃度は、ｐ型ベース層１５０の不純物濃度よりも高い。そして、ｐ型ベース層１５０のうち、第１領域１５６には第１のピークｐ１が形成されており、第３領域１５４には第２のピークｐ３が形成されており、第２領域１５２には第２のピークｐ２が形成されている。
ＳＯＡを狭くする要因の一つには、ｎ型ドレイン層１３０、ｐ型ベース層１５０、及びｎ型ソース層１４０からなる寄生バイポーラトランジスタの動作がある。縦型ＭＯＳトランジスタ２０が動作している間、ｎ型ドレイン層１３０からｐ型ベース層１５０を経由してｎ型ソース層１４０に電流Ｉｄｓが流れる。ｐ型ベース層１５０内に急峻な濃度勾配がある場合、この電流Ｉｄｓに起因して、急峻な濃度勾配部分において大きな電位勾配が生じる。この電位勾配が寄生バイポーラトランジスタのベース電圧となり、寄生バイポーラトランジスタが動作する。
これに対して本実施形態では、ｐ型ベース層１５０の深さ方向の濃度プロファイルは、第１のピークｐ１と第２のピークｐ２の間に、第３のピークｐ３を有している。このため、第３のピークｐ３を設けない場合と比較して、ｎ型ドレイン層１３０、ｐ型ベース層１５０、及びｎ型ソース層１４０からなる寄生バイポーラトランジスタは動作しにくくなる。また第３のピークｐ３を設けることにより、ｐ型ベース層１５０の中で高抵抗の部分が少なくなる。その結果、縦型ＭＯＳトランジスタ２０のオン抵抗が低くなる。
また本実施形態では、第２のピークｐ２の高さは、第１のピークｐ１の高さの３倍以下である。第２のピークｐ２の高さがこれよりも高くなると、上記した寄生バイポーラトランジスタが動作しやすくなってしまう。
また本実施形態では、ｐ型ベース層１５０の下端から第２のピークｐ２までの距離は、ｐ型ベース層１５０の厚さの１／３以下である。すなわち、第２のピークｐ２は、ｐ型ベース層１５０の下端に近い。このようにすると、ｎ型ドレイン層１３０に高電圧が加わった場合、ｎ型ドレイン層１３０からｐ型ベース層１５０の内部に向けて空乏層が伸びることを抑制できる。このため、ｎ型ドレイン層１３０に異常な高電圧が加わったときに縦型ＭＯＳトランジスタ２０が壊れることを抑制できる。
また本実施形態では、第１のピークｐ１が最も低く、第２のピークｐ２が最も高い。縦型ＭＯＳトランジスタ２０の閾値電圧を決める要因の一つに、ｐ型ベース層１５０の不純物濃度のピーク高さがある。このピーク高さがばらつくと、縦型ＭＯＳトランジスタ２０の閾値電圧もばらついてしまう。第１のピークｐ１はｎ型ソース層１４０に最も近いため、ｎ型ソース層１４０を形成するときのイオン注入のばらつきに起因して、第１のピークｐ１の高さもばらついてしまう。このため、第１のピークｐ１が最も高いと、縦型ＭＯＳトランジスタ２０の閾値電圧もばらついてしまう。一方、本実施形態のように、最も下層に位置する第２のピークｐ２を最も高くすると、ｎ型ソース層１４０を形成するときのイオン注入のばらつきに起因して縦型ＭＯＳトランジスタ２０の閾値電圧がばらつくことを抑制できる。
また、第３のピークｐ３は、第１のピークｐ１と第２のピークｐ２の間の高さを有している。このようにすると、第３のピークｐ３が第１のピークｐ１よりも低い場合と比較して、第３のピークｐ３と第１のピークｐ１の間における不純物濃度の傾きがさらに緩やかになる。この場合、ｎ型ドレイン層１３０、ｐ型ベース層１５０、及びｎ型ソース層１４０からなる寄生バイポーラトランジスタがさらに動作しにくくなる。
図３〜図５は、図１に示した半導体装置の製造方法を示す断面図である。まず、図３に示すように、ｎ＋型の半導体基板１０２を準備する。次いで、半導体基板１０２上に、ｎ−型のエピタキシャル層１０４を形成する。次いで、エピタキシャル層１０４の表層に、素子分離膜１０６を形成する。次いで、半導体基板１００に凹部１０８を形成する。
次いで図４に示すように、半導体基板１００を熱酸化する。これにより、凹部１０８の内側壁及び底面に、ゲート絶縁膜１１０が形成される。なお、半導体基板１００の表面のうち素子分離膜１０６で覆われていない領域にも、熱酸化膜が形成される。次いで、凹部１０８の内部及び半導体基板１００上に、ポリシリコン膜を、例えばＣＶＤ法を用いて形成する。次いで、半導体基板１００上に位置するポリシリコン膜を、例えばエッチバックにより除去する。これにより、凹部１０８の内部にゲート電極１２０が埋め込まれる。
次いで図５に示すように、半導体基板１００のエピタキシャル層１０４に、ｐ型の不純物をイオン注入する。これにより、ｐ型ベース層１５０が、凹部１０８よりも浅く形成される。詳細には、このイオン注入は、互いに異なるエネルギーで、３回に分けて行われる。これにより、ｐ型ベース層１５０は、第２領域１５２、第３領域１５４、及び第１領域１５６が積み重なった構造として形成される。なお、第２領域１５２、第３領域１５４、及び第１領域１５６は、この順に形成されるのが好ましい。なお、ｐ型ベース層１５０を形成するためのイオンを活性化するための熱処理は、例えば８００℃〜９００℃の間の温度で行われる。
その後、ｐ型ベース層１５０にｎ型の不純物をイオン注入する。これにより、ｎ型ソース層１４０が形成される。さらにドレイン電極２０２を形成する。このようにして、図１に示す半導体装置が形成される。
図６は、図１に示した縦型ＭＯＳトランジスタ２０（実施例）のダンプサージ耐量（すなわち異常な高電圧に対する耐性）を、比較例とともに示す表である。この表に示す試料において、実施例では、ｐ型ベース層１５０の第１のピークｐ１を形成するときのイオン注入エネルギーは、２００ｋｅＶであった。また、ｐ型ベース層１５０の第２のピークｐ２を形成するときのイオン注入エネルギーは、６００ｋｅＶであった。また、ｐ型ベース層１５０の第３のピークｐ３を形成するときのイオン注入エネルギーは、４００ｋｅＶであった。そして、第１のピークｐ１、第２のピークｐ２、及び第３のピークｐ３の大小関係は、図２のようにした。
一方、比較例としては、第３のピークｐ３を設けないもの（比較例１）、及び、第１のピークｐ１を設けないもの（比較例２）を用意した。
実施例に係る試料は、複数のサンプルの全てにおいて、ドレイン電極２０２に６０Ｖの電圧が加わっても、縦型ＭＯＳトランジスタ２０は壊れなかった。なお、試験装置の関係上、ドレイン電極２０２に６０Ｖ以上の電圧を加えることはできなかった。
これに対し、比較例１に係る試料は、全てのサンプルにおいて、ドレイン電極２０２に６０Ｖ以下のある程度の電圧が加わると、縦型ＭＯＳトランジスタ２０が壊れた。具体的には、この破壊が生じたときの電圧は、平均で５７Ｖであった。
また、比較例２にかかる試料も、全てのサンプルにおいて、ドレイン電極２０２に５０Ｖ以下のある程度の電圧が加わると、縦型ＭＯＳトランジスタ２０が壊れた。具体的には、この破壊が生じたときの電圧は、平均で４６Ｖであった。
このことから、図１に示した縦型ＭＯＳトランジスタ２０は、ＳＯＡが広がった結果、異常電圧に対する耐量が高くなっていることが分かる。
また、縦型ＭＯＳトランジスタ２０のｈｆｅ（電流増幅率）は、実施例１を１とした場合、比較例１は１．０９となり、比較例２は１．２２となった。例えば縦型ＭＯＳトランジスタ２０の異常電圧に対する耐性が５０Ｖ以上であることを求められる場合、縦型ＭＯＳトランジスタ２０のｈｆｅは実施例１の１．１倍以下であることが好ましい、といえる。
以上、本実施形態によれば、縦型ＭＯＳトランジスタ２０を有する半導体装置において、縦型ＭＯＳトランジスタ２０のＳＯＡを広くすることができる。
（第２の実施形態）
図７は、第２の実施形態に係る半導体装置の構成を示す斜視断面図である。図８は、図７に示した半導体装置における配線の接続構造を説明するための図である。この半導体装置は、ｐ型層１５１を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
ｐ型層１５１は、ｐ型ベース層１５０に基準電圧を与えるために設けられており、下端がｐ型ベース層１５０に繋がっている。具体的には、ｐ型層１５１は、ｐ型ベース層１５０の表層のうちｎ型ソース層１４０が形成されていない領域に形成されている。ｐ型層１５１の不純物濃度は、ｐ型ベース層１５０の不純物濃度よりも高い。ｐ型層１５１は、図８に示すように、コンタクト３０２を介して第１ソース配線３１２に接続している。すなわち第１ソース配線３１２は、コンタクト３０２及びｐ型層１５１を介して、ｐ型ベース層１５０に基準電圧を印加している。なお、第１ソース配線３１２は、コンタクト３０１を介してｎ型ソース層１４０にも接続している。コンタクト３０１はタングステンプラグであり、第１ソース配線３１２は、Ａｌ配線である。ただし、第１ソース配線３１２は、ダマシン構造を有するＣｕ配線であってもよい。
図７に示すように、ゲート電極１２０は溝状の凹部１０８に埋め込まれている。そしてｎ型ソース層１４０及びｐ型層１５１は、ゲート電極１２０の延伸方向に沿って交互に形成されている。
図１６は、半導体装置１０の配線層の構成の第１例を示す図である。半導体基板１００の上には、層間絶縁膜３００が形成されている。層間絶縁膜３００は、例えばＢＰＳＧなど、ＳｉＯ２を主成分とした絶縁膜である。層間絶縁膜３００上には、第１ソース配線３１２及び配線３１４が形成されている。第１ソース配線３１２及び配線３１４は、金属配線、例えばＡｌ配線である。
層間絶縁膜３００には、コンタクト３０１，３０２及びコンタクト３０３が埋め込まれている。コンタクト３０１は、縦型ＭＯＳトランジスタ２０のｎ型ソース層１４０と第１ソース配線３１２とを接続している。コンタクト３０２は、ｐ型層１５１と第１ソース配線３１２とを接続している。コンタクト３０３は、ゲート電極１２０と配線３１４とを接続している。すなわちゲート電極１２０には、配線３１４を介して信号が入力される。コンタクト３０１，３０２，３０３は、第１ソース配線３１２とは別工程で形成されている。
層間絶縁膜３００上、第１ソース配線３１２上、及び配線３１４上には、層間絶縁膜３１０が形成されている。層間絶縁膜３１０は、例えばＢＰＳＧなど、ＳｉＯ２を主成分とした絶縁膜である。層間絶縁膜３１０上には、第２ソース配線３２２が形成されている。第２ソース配線３２２の膜厚は、第１ソース配線３１２及び配線３１４の膜厚よりも厚い。
第２ソース配線３２２は、平面視で縦型ＭＯＳトランジスタ２０と重なっている。また、層間絶縁膜３１０には、ビア３１８が埋め込まれている。第２ソース配線３２２は、ビア３１８を介して第１ソース配線３１２に接続している。ビア３１８は、例えばＷにより形成されている。
図１７は、半導体装置１０の配線層の構成の第２例を示す図である。本図に示す例は、以下の点を除いて、図１６に示した構成と同様である。
まず、ゲート電極１２０にはポリシリコン配線１２２が接続している。ポリシリコン配線１２２は半導体基板１００上に形成されており、ゲート電極１２０と同一工程で形成されている。ポリシリコン配線１２２は、平面視で縦型ＭＯＳトランジスタ２０の外部まで延伸している。そしてポリシリコン配線１２２は、縦型ＭＯＳトランジスタ２０の外部で、コンタクト３０３を介して配線３１４に接続している。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
第３の実施形態に係る半導体装置の構成及びその製造方法は、第１の実施形態と概略同様である。ただし、ｐ型ベース層１５０を形成する前に、ｎ−層１３２となる領域の表層に、ｎ型の不純物イオン、例えばリンイオンを打ち込んでいる。このときのイオン注入エネルギーは、ｐ型ベース層１５０を形成するときのイオン注入エネルギーよりも大きい。これにより、ｎ−層１３２が半導体基板１００の表面側に向けて厚くなる。ｎ−層１３２が厚くなると、ｎ型ドレイン層１３０からｐ型ベース層１５０に向けて空乏層が伸びたとしても、この空乏層がｐ型ベース層１５０内に入り込む可能性が低くなる。これにより、ドレイン電極２０２に高電圧が印加しても、縦型ＭＯＳトランジスタ２０が壊れる可能性がさらに低くなる。
図９は、ｐ型ベース層１５０の第１のピークｐ１、第２のピークｐ２、及び第３のピークｐ３を形成するときのイオン注入エネルギーを、それぞれ２００ｋｅＶ、６００ｋｅＶ、４００ｋｅＶとして、さらに上記したｎ型の不純物イオンを８００ｋｅＶで注入したときの、不純物の濃度プロファイルのシミュレーション結果を示している。なお、比較例として、８００ｋｅＶのｎ型の不純物イオンを注入しなかった場合の不純物の濃度プロファイルのシミュレーション結果を示す。このシミュレーション結果からも、ｎ型の不純物イオンを、ｐ型ベース層１５０を形成するときのエネルギーよりも大きいエネルギーで注入すると、ｎ−層１３２が厚くなることが分かる。
（第４の実施形態）
図１０は、第４の実施形態に係る電子装置の回路構成を示す図である。この電子装置は、例えば車両に用いられており、電子装置２、電源４、及び負荷６を有している。電源４は例えば車両に搭載されているバッテリーである。負荷６は、例えば車両に搭載されている電子部品、例えばヘッドランプである。そして電子装置２は、電源４から負荷６に供給する電力を制御している。
電子装置２は、回路基板（例えばプリント配線基板）上に半導体装置１０，１２を搭載したものである。半導体装置１０は、ＩＰＤ（Intelligent Power Device）であり、縦型ＭＯＳトランジスタ２０と制御回路（ロジック回路）３０を同一の半導体基板に形成したものである。半導体装置１２は、マイコンであり、回路基板の配線を介して半導体装置１０に接続している。半導体装置１２は、半導体装置１０を制御している。詳細には、半導体装置１２は、制御回路３０に制御信号を入力する。そして制御回路３０は、半導体装置１２から入力された制御信号に従って、縦型ＭＯＳトランジスタ２０のゲート電極１２０に信号を入力する。すなわち制御回路３０は、縦型ＭＯＳトランジスタ２０を制御する。縦型ＭＯＳトランジスタ２０が制御されることにより、電源４からの電力が、適宜負荷６に供給される。
図１１は、図１０に示した電子装置２を有する車両の構成を示す図である。この車両は、例えば図１１（ａ）に示すように自動車であってもよいし、図１１（ｂ）に示すようにバイクであってもよい。いずれの車両も、電源４としてのバッテリー、電子装置２、及び負荷６としてのヘッドランプ４００を有している。ヘッドランプ４００は使用中に切れることがある。ヘッドランプ４００が切れる瞬間、縦型ＭＯＳトランジスタ２０には高電圧が加わりやすい。本実施形態に係る縦型ＭＯＳトランジスタ２０は、上記したように、寄生バイポーラトランジスタが動作しにくくなっている。従って、ヘッドランプ４００が切れる瞬間、縦型ＭＯＳトランジスタ２０に高電圧が加わっても、縦型ＭＯＳトランジスタ２０は壊れにくい。
図１２は、図１０に示した半導体装置１０の平面図である。本図に示すように、半導体装置１０は、縦型ＭＯＳトランジスタ２０が形成されている領域と、制御回路３０が形成されている領域とを有している。そして半導体装置１０の表面には、制御回路３０に接続する電極パッド４０が複数形成されている。なお、４０の少なくとも一つは、縦型ＭＯＳトランジスタ２０が形成されている領域を介して、制御回路３０が形成されている領域とは反対側に位置していても良い。
図１３は、図１０に示した半導体装置１０の構成を示す断面図である。上記したように、半導体装置１０は、一つの半導体基板１００に縦型ＭＯＳトランジスタ２０及び制御回路３０を形成したものである。制御回路３０は、プレーナ型のＭＯＳトランジスタ３１を有している。ＭＯＳトランジスタ３１は、ｎ型である場合、エピタキシャル層１０４に形成されたｐ型のチャネル領域３２に形成されており、ゲート絶縁膜３４、ゲート電極３６、並びにソース及びドレインとなる不純物領域３８を有している。なお、ＭＯＳトランジスタ３１がｐ型である場合、ｎ型のエピタキシャル層１０４をそのままウェルとして使用しても良い。また不純物領域３８は、エクステンション領域を有していても良い。この場合、ゲート電極３６の側壁には、サイドウォールが形成される。
本実施形態において、例えば負荷６が壊れた場合、負荷６が壊れる瞬間に、半導体装置１０の縦型ＭＯＳトランジスタ２０に異常な電圧が加わる可能性がある。このような場合でも、本実施形態に係る縦型ＭＯＳトランジスタ２０は、ＳＯＡが広いため、壊れる可能性が低い。特に負荷６がヘッドランプである場合、ヘッドランプが切れることは十分にあり得る。このため、車載用の半導体装置１０において、本実施形態に係る技術を採用することは非常に有効である。
（第５の実施形態）
図１４は、第５の実施形態に係る半導体装置１０の構成を示す断面図である。本実施形態に係る半導体装置１０は、ｐ型ベース層１５０が複数の第３領域１５４を有している点を除いて、第１〜第４の実施形態のいずれかと同様である。厚さ方向の不純物濃度のプロファイルにおいて、複数の第３領域１５４は、それぞれ第３のピークｐ３を有している。これら第３のピークｐ３は、第２領域１５２に近づくにつれて大きくなっているのが好ましい。なお、図１４では、ｐ型ベース層１５０は２つの第３領域１５４を有しているが、３つ以上の第３領域１５４を有していてもよい。
本実施形態によっても、第１〜第４の実施形態と同様の効果を得ることができる。また、ｐ型ベース層１５０は複数の第３領域１５４を有しているため、ｐ型ベース層１５０において、厚さ方向で見た場合に不純物濃度が急激に変化する部分は、さらに少なくなる。このため、ｎ型ドレイン層１３０、ｐ型ベース層１５０、及びｎ型ソース層１４０からなる寄生バイポーラトランジスタは、さらに動作しにくくなる。
（第６の実施形態）
図１５は、第６の実施形態に係る半導体装置１０の構成を示す断面図である。本実施形態に係る半導体装置１０は、縦型ＭＯＳトランジスタ２０の代わりにＩＧＢＴ（Insulated Gate Bipolar Transistor）２２を有している点を除いて、第１〜第５の実施形態のいずれかと同様である。ＩＧＢＴ２２は、縦型ＭＯＳトランジスタ２０において、ｎ型ドレイン層１３０とドレイン電極２０２の間に、ｐ型コレクタ層１３４を追加した構成を有している。
本実施形態では、半導体基板１０２はｐ型のシリコン基板であり、ｐ型コレクタ層１３４として機能する。また、ｎ型ドレイン層１３０及びｎ−層１３２は、半導体基板１０２上に、エピタキシャル成長法により形成されている。
本実施形態に係る半導体装置１０の製造方法は、半導体基板１０２としてｐ型のシリコン基板を用いる点、及び半導体基板１０２の上に、ｎ型ドレイン層１３０及びｎ−層１３２をこの順にエピタキシャル成長させる点を除いて、第１の実施形態に係る半導体装置１０の製造方法と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
２ 電子装置
４ 電源
６ 負荷
１０ 半導体装置
１２ 半導体装置
２０ 縦型ＭＯＳトランジスタ
２２ ＩＧＢＴ
３０ 制御回路
３１ ＭＯＳトランジスタ
３２ チャネル領域
３４ ゲート絶縁膜
３６ ゲート電極
３８ 不純物領域
４０ 電極パッド
１００ 半導体基板
１０２ 半導体基板
１０４ エピタキシャル層
１０６ 素子分離膜
１０８ 凹部
１１０ ゲート絶縁膜
１２０ ゲート電極
１２２ ポリシリコン配線
１３０ ｎ型ドレイン層
１３２ ｎ−層
１３４ ｐ型コレクタ層
１４０ ｎ型ソース層
１５０ ｐ型ベース層
１５１ ｐ型層
１５２ 第２領域
１５４ 第３領域
１５６ 第１領域
２０２ ドレイン電極
３００ 層間絶縁膜
３０１ コンタクト
３０２ コンタクト
３０３ コンタクト
３１０ 層間絶縁膜
３１２ 第１ソース配線
３１４ 配線
３１８ ビア
３２２ 第２ソース配線
４００ ヘッドランプ

Claims (14)

  1. 半導体基板と、
    前記半導体基板に形成され、前記半導体基板の裏面側に位置するｎ型ドレイン層と、
    前記半導体基板に形成され、前記ｎ型ドレイン層上に位置するｐ型ベース層と、
    前記ｐ型ベース層に形成され、下端が前記ｐ型ベース層よりも下に位置している凹部と、
    前記凹部の内壁に形成されたゲート絶縁膜と、
    前記凹部に埋め込まれたゲート電極と、
    前記ｐ型ベース層に、前記ｐ型ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するｎ型ソース層と、
    を備え、
    前記ｐ型ベース層は、厚さ方向の不純物プロファイルにおいて、第１のピーク、前記第１のピークよりも前記半導体基板の裏面側に位置していて前記第１のピークよりも高い第２のピーク、及び、前記第１のピークと前記第２のピークの間に位置する第３のピークを有している半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第３のピークは、前記第１のピークよりも高く、前記第２のピークよりも低い半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記ｐ型ベース層の下端から前記第２のピークまでの距離は、前記ｐ型ベース層の厚さの１／３以下である半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記第２のピークの高さは、前記第１のピークの高さの３倍以下である半導体装置。
  5. 請求項１〜４のいずれか一項に記載の半導体装置において、
    前記第２のピークは複数ある半導体装置。
  6. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記半導体基板に形成され、前記ゲート電極へ入力される信号を生成する制御回路を有する半導体装置。
  7. 請求項１〜６のいずれか一項に記載の半導体装置において、
    前記ｐ型ベース層の下端から、前記ｎ型ソース層の下端までの距離は、１．４μｍ以上である半導体装置。
  8. 請求項７に記載の半導体装置において、前記ｐ型ベース層の下端から、前記ｎ型ソース層の下端までの距離は、２．５μｍ以下である半導体装置。
  9. ｎ型の半導体基板の表面に凹部を形成する工程と、
    前記凹部の内壁及び底面にゲート絶縁膜を形成する工程と、
    前記凹部にゲート電極を埋め込む工程と、
    前記半導体基板の表層に、ｐ型ベース層を前記凹部よりも浅く形成する工程と、
    前記ｐ型ベース層に、ｎ型ソース層を前記ｐ型ベース層よりも浅く形成する工程と、
    を備え、
    前記ｐ型ベース層を形成する工程において、互いに異なるイオン注入エネルギーで不純物イオンを３回以上注入することにより、前記ｐ型ベース層の厚さ方向の不純物プロファイルに、第１のピーク、前記第１のピークよりも前記半導体基板の裏面側に位置していて前記第１のピークよりも高い第２のピーク、及び、前記第１のピークと前記第２のピークの間に位置する第３のピークを持たせる半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記第３のピークは、前記第１のピークよりも高く、前記第２のピークよりも低い半導体装置の製造方法。
  11. 請求項９又は１０に記載の半導体装置の製造方法において、
    前記ｐ型ベース層の下端から前記第２のピークまでの距離は、前記ｐ型ベース層の厚さの１／３以下である半導体装置の製造方法。
  12. 請求項９〜１１のいずれか一項に記載の半導体装置の製造方法において、
    前記第２のピークの高さは、前記第１のピークの高さの３倍以下である半導体装置の製造方法。
  13. 電源から供給される電力によって駆動する負荷と、
    前記電源から前記負荷への電源供給を制御する半導体装置と、
    を備え、
    前記半導体装置は、
    半導体基板と、
    前記半導体基板に形成され、前記半導体基板の裏面側に位置するｎ型ドレイン層と、
    前記半導体基板に形成され、前記ｎ型ドレイン層上に位置するｐ型ベース層と、
    前記ｐ型ベース層に形成され、下端が前記ｐ型ベース層よりも下に位置している凹部と、
    前記凹部の内壁に形成されたゲート絶縁膜と、
    前記凹部に埋め込まれたゲート電極と、
    前記ｐ型ベース層に、前記ｐ型ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するｎ型ソース層と、
    を備え、
    前記ｐ型ベース層は、厚さ方向の不純物プロファイルにおいて、第１のピーク、前記第１のピークよりも前記半導体基板の裏面側に位置していて前記第１のピークよりも高い第２のピーク、及び、前記第１のピークと前記第２のピークの間に位置する第３のピークを有している電子装置。
  14. バッテリーと、
    前記バッテリーから供給される電力によって駆動するランプと、
    前記バッテリーから前記ランプへの電源供給を制御する半導体装置と、
    を備え、
    前記半導体装置は、
    半導体基板と、
    前記半導体基板に形成され、前記半導体基板の裏面側に位置するｎ型ドレイン層と、
    前記半導体基板に形成され、前記ｎ型ドレイン層上に位置するｐ型ベース層と、
    前記ｐ型ベース層に形成され、下端が前記ｐ型ベース層よりも下に位置している凹部と、
    前記凹部の内壁に形成されたゲート絶縁膜と、
    前記凹部に埋め込まれたゲート電極と、
    前記ｐ型ベース層に、前記ｐ型ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するｎ型ソース層と、
    を備え、
    前記ｐ型ベース層は、厚さ方向の不純物プロファイルにおいて、第１のピーク、前記第１のピークよりも前記半導体基板の裏面側に位置していて前記第１のピークよりも高い第２のピーク、及び、前記第１のピークと前記第２のピークの間に位置する第３のピークを有している車両。
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