JPH09129868A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09129868A JPH09129868A JP7281355A JP28135595A JPH09129868A JP H09129868 A JPH09129868 A JP H09129868A JP 7281355 A JP7281355 A JP 7281355A JP 28135595 A JP28135595 A JP 28135595A JP H09129868 A JPH09129868 A JP H09129868A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 二重拡散ＭＯＳ型トランジスタの形成に対
し、高温での熱処理を工程の前半に集中できる構造をと
ることにより、微細なＣＭＯＳとの集積を可能にする。 【解決手段】 半導体基板の表面にトレンチ８を利用
し、ゲート電極１１形成前にボディ領域５が形成された
二重拡散ＭＯＳ型トランジスタを用いた出力素子１と、
ボディ領域５形成後且つゲート電極１１形成前にチャネ
ル９の不純物濃度プロファイルを定めたＭＯＳ型トラン
ジスタを用いた制御回路２とを集積した半導体装置。
し、高温での熱処理を工程の前半に集中できる構造をと
ることにより、微細なＣＭＯＳとの集積を可能にする。 【解決手段】 半導体基板の表面にトレンチ８を利用
し、ゲート電極１１形成前にボディ領域５が形成された
二重拡散ＭＯＳ型トランジスタを用いた出力素子１と、
ボディ領域５形成後且つゲート電極１１形成前にチャネ
ル９の不純物濃度プロファイルを定めたＭＯＳ型トラン
ジスタを用いた制御回路２とを集積した半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に出力素子が比較的高電圧かつ大電流を制御する半導
体装置に関する。
特に出力素子が比較的高電圧かつ大電流を制御する半導
体装置に関する。
【０００２】
【従来の技術】従来この種のＭＯＳＦＥＴ半導体装置
は、出力素子として例えば図３に示したような２重拡散
によるＭＯＳ型トランジスタ（ＤＭＯＳトランジスタ）
が用いられており、この出力素子１は、ｎ+ 型基板３上
にｎ- ドレインドリフト領域４を備え、そのｎ- ドレイ
ンドリフト領域４の表面にｐ型ボディ領域５と、ｐ+ バ
ックゲート領域６と、ｎ+ ソース領域７とを備え、ｐ型
ボディ領域５をチャネルとする形でｎ- ドレインドリフ
ト領域４の上にまたがるゲート絶縁膜１０を備え、この
ゲート絶縁膜１０を介してゲート電極１１を備えてい
る。上述のｐ型ボディ領域５は、ゲート電極１１を形成
した後にゲート電極１１をマスクとしたイオン注入し、
１１４０℃程度の高温の熱処理によって形成されてい
た。一方、制御回路２中のＭＯＳ型トランジスタは、図
２に示したようにｎ+ 型基板３上にｎ- ドレインドリフ
ト領域４を備え、そのｎ- ドレインドリフト領域４の表
面にゲート絶縁膜１０を介してゲート電極１１を備え、
ｎ- ドレインドリフト領域４の表面からゲート電極１１
をマスクとしてイオン注入したソース・ドレイン領域１
５を備えている。ゲート絶縁膜１０の直下のシリコン表
面はチャネル領域９である。制御回路２中のＭＯＳ型ト
ランジスタは、ゲート電極１１の形成前にボロン等の不
純物のイオン注入により、チャネル領域９中の不純物濃
度を制御し、ＭＯＳ型トランジスタのしきい値電圧のコ
ントロールを行っていた。
は、出力素子として例えば図３に示したような２重拡散
によるＭＯＳ型トランジスタ（ＤＭＯＳトランジスタ）
が用いられており、この出力素子１は、ｎ+ 型基板３上
にｎ- ドレインドリフト領域４を備え、そのｎ- ドレイ
ンドリフト領域４の表面にｐ型ボディ領域５と、ｐ+ バ
ックゲート領域６と、ｎ+ ソース領域７とを備え、ｐ型
ボディ領域５をチャネルとする形でｎ- ドレインドリフ
ト領域４の上にまたがるゲート絶縁膜１０を備え、この
ゲート絶縁膜１０を介してゲート電極１１を備えてい
る。上述のｐ型ボディ領域５は、ゲート電極１１を形成
した後にゲート電極１１をマスクとしたイオン注入し、
１１４０℃程度の高温の熱処理によって形成されてい
た。一方、制御回路２中のＭＯＳ型トランジスタは、図
２に示したようにｎ+ 型基板３上にｎ- ドレインドリフ
ト領域４を備え、そのｎ- ドレインドリフト領域４の表
面にゲート絶縁膜１０を介してゲート電極１１を備え、
ｎ- ドレインドリフト領域４の表面からゲート電極１１
をマスクとしてイオン注入したソース・ドレイン領域１
５を備えている。ゲート絶縁膜１０の直下のシリコン表
面はチャネル領域９である。制御回路２中のＭＯＳ型ト
ランジスタは、ゲート電極１１の形成前にボロン等の不
純物のイオン注入により、チャネル領域９中の不純物濃
度を制御し、ＭＯＳ型トランジスタのしきい値電圧のコ
ントロールを行っていた。
【０００３】
【発明が解決しようとする課題】この従来技術では、ゲ
ート電極１１の形成前にボロン等の不純物のイオン注入
により、チャネル領域９中の不純物濃度を制御するが、
図４（ａ）〜（ｃ）に示すように、出力素子としてＤＭ
ＯＳトランジスタを用いると、ｐ型ボディ領域５を形成
するために、ゲート電極１１を形成した後にこのゲート
電極１１をマスクとしたイオン注入と１１４０℃程度の
高温の熱処理を行う必要がある。そのため、ｐ型ボディ
領域５形成時の高温の熱処理の工程において、制御回路
２中のＭＯＳ型トランジスタのチャネル領域９中に注入
された不純物が拡散し、チャネル領域９中の不純物濃度
プロファイルが変動してしまう。そのため制御回路中の
ＭＯＳ型トランジスタのしきい値が安定しないという欠
点があった。ＤＭＯＳトランジスタ、特にドレイン電極
を基板裏面に設け、電流を縦型に流すＶＤＭＯＳ（Ｖｅ
ｒｔｉｃａｌＤＭＯＳ）トランジスタとしてはゲート電
極によるセルフアラインプロセスの製法が広く知られて
いるが、近年では特開平４−２２９６６２号公報、特開
平５−３３５５８２号公報などに示されているようにシ
リコン基板の異方性エッチングによるトレンチを用いた
ものが注目されている。トレンチを用いたＶＤＭＯＳの
利点として、隣り合うｐ型ボディ領域からｎ- ドレイン
ドリフト領域へ広がる空乏層により電流経路が狭められ
て生じるオン時の抵抗（ＲＪＦＥＴ）が論理的に０とな
り、それに伴い各セルの微細化が可能である。
ート電極１１の形成前にボロン等の不純物のイオン注入
により、チャネル領域９中の不純物濃度を制御するが、
図４（ａ）〜（ｃ）に示すように、出力素子としてＤＭ
ＯＳトランジスタを用いると、ｐ型ボディ領域５を形成
するために、ゲート電極１１を形成した後にこのゲート
電極１１をマスクとしたイオン注入と１１４０℃程度の
高温の熱処理を行う必要がある。そのため、ｐ型ボディ
領域５形成時の高温の熱処理の工程において、制御回路
２中のＭＯＳ型トランジスタのチャネル領域９中に注入
された不純物が拡散し、チャネル領域９中の不純物濃度
プロファイルが変動してしまう。そのため制御回路中の
ＭＯＳ型トランジスタのしきい値が安定しないという欠
点があった。ＤＭＯＳトランジスタ、特にドレイン電極
を基板裏面に設け、電流を縦型に流すＶＤＭＯＳ（Ｖｅ
ｒｔｉｃａｌＤＭＯＳ）トランジスタとしてはゲート電
極によるセルフアラインプロセスの製法が広く知られて
いるが、近年では特開平４−２２９６６２号公報、特開
平５−３３５５８２号公報などに示されているようにシ
リコン基板の異方性エッチングによるトレンチを用いた
ものが注目されている。トレンチを用いたＶＤＭＯＳの
利点として、隣り合うｐ型ボディ領域からｎ- ドレイン
ドリフト領域へ広がる空乏層により電流経路が狭められ
て生じるオン時の抵抗（ＲＪＦＥＴ）が論理的に０とな
り、それに伴い各セルの微細化が可能である。
【０００４】本発明の課題は、出力素子として２重拡散
によるＭＯＳ型トランジスタ（ＤＭＯＳトランジスタ）
を用いた半導体装置において、制御回路中のＭＯＳ型ト
ランジスタのしきい値が安定した半導体装置を提供する
ことにある。
によるＭＯＳ型トランジスタ（ＤＭＯＳトランジスタ）
を用いた半導体装置において、制御回路中のＭＯＳ型ト
ランジスタのしきい値が安定した半導体装置を提供する
ことにある。
【０００５】
【課題を解決するための手段】請求項１記載の発明によ
れば、出力用のパワー素子と制御回路をモノリシックに
集積した半導体装置において、ｎ型基板上にｎ- ドレイ
ンドリフト領域を備え、該ｎ- ドレインドリフト領域の
表面にｐ型ボディ領域と、該ｐ型ボディ領域の表面から
前記ｎ- ドレインドリフト領域に達する溝と、該溝の側
壁に沿い、前記ｐ型ボディ領域の表面に前記ｎ- ドレイ
ンドリフト領域に達しない深さに形成されたｎ+ ソース
領域と、該ｎ+ ソース領域以外のｐ型ボディ領域の表面
上に形成されたｐ+ バックゲート領域と、前記溝の内側
面に絶縁膜を介して設けられたゲート電極とを具備した
縦型のＭＯＳ型トランジスタを前記パワー素子とし、前
記ｎ- ドレインドリフト領域の表面にゲート絶縁膜を介
して設けられたゲート電極と、ソース・ドレイン拡散領
域とを具備し、更に前記ゲート絶縁膜直下のチャネル領
域にＭＯＳ型トランジスタのしきい値をコントロールす
るための拡散領域を具備した横型のＭＯＳ型トランジス
タを前記制御回路のトランジスタとしたことを特徴とす
る半導体装置が得られる。
れば、出力用のパワー素子と制御回路をモノリシックに
集積した半導体装置において、ｎ型基板上にｎ- ドレイ
ンドリフト領域を備え、該ｎ- ドレインドリフト領域の
表面にｐ型ボディ領域と、該ｐ型ボディ領域の表面から
前記ｎ- ドレインドリフト領域に達する溝と、該溝の側
壁に沿い、前記ｐ型ボディ領域の表面に前記ｎ- ドレイ
ンドリフト領域に達しない深さに形成されたｎ+ ソース
領域と、該ｎ+ ソース領域以外のｐ型ボディ領域の表面
上に形成されたｐ+ バックゲート領域と、前記溝の内側
面に絶縁膜を介して設けられたゲート電極とを具備した
縦型のＭＯＳ型トランジスタを前記パワー素子とし、前
記ｎ- ドレインドリフト領域の表面にゲート絶縁膜を介
して設けられたゲート電極と、ソース・ドレイン拡散領
域とを具備し、更に前記ゲート絶縁膜直下のチャネル領
域にＭＯＳ型トランジスタのしきい値をコントロールす
るための拡散領域を具備した横型のＭＯＳ型トランジス
タを前記制御回路のトランジスタとしたことを特徴とす
る半導体装置が得られる。
【０００６】請求項２記載の発明によれば、請求項１の
半導体装置において、前記各領域の導電型を逆にしたこ
とを特徴とする半導体装置が得られる。
半導体装置において、前記各領域の導電型を逆にしたこ
とを特徴とする半導体装置が得られる。
【０００７】請求項３記載の発明によれば、請求項１又
は請求項２記載の半導体装置を製造する方法において、
前記パワー素子の前記ｐ型ボディ領域を形成した後に、
前記制御回路の横型ＭＯＳトランジスタのしきい値電圧
をコントロールするための不純物のイオン注入すること
を特徴とする半導体装置の製造方法が得られる。
は請求項２記載の半導体装置を製造する方法において、
前記パワー素子の前記ｐ型ボディ領域を形成した後に、
前記制御回路の横型ＭＯＳトランジスタのしきい値電圧
をコントロールするための不純物のイオン注入すること
を特徴とする半導体装置の製造方法が得られる。
【０００８】
【作用】本発明の半導体装置は、出力用パワー素子はｎ
+ 型基板上にｎ- ドレインドリフト領域を備え、ｎ- ド
レインドリフト領域の表面にｐ型ボディ領域を形成した
後に、ｐ型ボディ領域の表面からｎ- ドレインドリフト
領域に達する溝と、その溝の側壁に沿い、ｐ型ボディ領
域の表面にｎ- ドレインドリフト領域に達しない深さま
でのｎ+ ソース領域と、ｎ+ ソース領域以外のｐ型ボデ
ィ領域表面上のｐ+ バックゲート領域と、前記溝の内側
面にゲート絶縁膜を介在させたゲート電極とを設けたＶ
ＤＭＯＳと、ゲート電極の形成前にイオン注入等により
ボロン等の拡散領域を持つＭＯＳ型トランジスタを用い
た制御回路とを集積したものである。そのためｐ型ボデ
ィ領域を形成した後にゲート絶縁膜及びゲート電極の形
成が可能であり、制御回路中のＭＯＳ型トランジスタの
しきい値電圧のコントロールのためボロン等の不純物の
イオン注入はパワー素子のｐ型ボディ領域形成の後で、
かつゲート電極の形成前に行うことが可能である。制御
回路中のＭＯＳ型トランジスタのしきい値電圧のコント
ロールのためボロン等の不純物のイオン注入の後の工程
には深い拡散層を形成するための高温熱処理は必要では
ないので、熱処理による不純物の拡散が無くなり、制御
回路中のＭＯＳ型トランジスタのしきい値電圧は安定す
る。
+ 型基板上にｎ- ドレインドリフト領域を備え、ｎ- ド
レインドリフト領域の表面にｐ型ボディ領域を形成した
後に、ｐ型ボディ領域の表面からｎ- ドレインドリフト
領域に達する溝と、その溝の側壁に沿い、ｐ型ボディ領
域の表面にｎ- ドレインドリフト領域に達しない深さま
でのｎ+ ソース領域と、ｎ+ ソース領域以外のｐ型ボデ
ィ領域表面上のｐ+ バックゲート領域と、前記溝の内側
面にゲート絶縁膜を介在させたゲート電極とを設けたＶ
ＤＭＯＳと、ゲート電極の形成前にイオン注入等により
ボロン等の拡散領域を持つＭＯＳ型トランジスタを用い
た制御回路とを集積したものである。そのためｐ型ボデ
ィ領域を形成した後にゲート絶縁膜及びゲート電極の形
成が可能であり、制御回路中のＭＯＳ型トランジスタの
しきい値電圧のコントロールのためボロン等の不純物の
イオン注入はパワー素子のｐ型ボディ領域形成の後で、
かつゲート電極の形成前に行うことが可能である。制御
回路中のＭＯＳ型トランジスタのしきい値電圧のコント
ロールのためボロン等の不純物のイオン注入の後の工程
には深い拡散層を形成するための高温熱処理は必要では
ないので、熱処理による不純物の拡散が無くなり、制御
回路中のＭＯＳ型トランジスタのしきい値電圧は安定す
る。
【０００９】
【発明の実施の形態】次に本発明の実施形態について図
面を参照して説明する。図１は本発明の一実施形態を示
し、出力素子にｎ型二重拡散縦型ＭＯＳＦＥＴを用いた
パワーＩＣの断面図である。図１を参照して、このパワ
ーＩＣは、出力素子１（出力用パワー素子）と制御回路
２をモノリシックに集積した半導体装置である。
面を参照して説明する。図１は本発明の一実施形態を示
し、出力素子にｎ型二重拡散縦型ＭＯＳＦＥＴを用いた
パワーＩＣの断面図である。図１を参照して、このパワ
ーＩＣは、出力素子１（出力用パワー素子）と制御回路
２をモノリシックに集積した半導体装置である。
【００１０】出力素子１として、縦型のＭＯＳ型トラン
ジスタを用いている。この出力素子１は、ｎ+ 型基板３
上にｎ- ドレインドリフト領域４を備え、このｎ- ドレ
インドリフト領域４の表面にｐ型ボディ領域５と、この
ｐ型ボディ領域５の表面からｎ- ドレインドリフト領域
４に達するトレンチ（溝）８と、このトレンチ８の側壁
に沿い、ｐ型ボディ領域５の表面にｎ- ドレインドリフ
ト領域４に達しない深さに形成されたｎ+ ソース領域７
と、このｎ+ ソース領域７以外のｐ型ボディ領域５の表
面上に形成されたｐ+ バックゲート領域６と、トレンチ
８の内側面にゲート絶縁膜１０を介して設けられたゲー
ト電極１１とを具備している。
ジスタを用いている。この出力素子１は、ｎ+ 型基板３
上にｎ- ドレインドリフト領域４を備え、このｎ- ドレ
インドリフト領域４の表面にｐ型ボディ領域５と、この
ｐ型ボディ領域５の表面からｎ- ドレインドリフト領域
４に達するトレンチ（溝）８と、このトレンチ８の側壁
に沿い、ｐ型ボディ領域５の表面にｎ- ドレインドリフ
ト領域４に達しない深さに形成されたｎ+ ソース領域７
と、このｎ+ ソース領域７以外のｐ型ボディ領域５の表
面上に形成されたｐ+ バックゲート領域６と、トレンチ
８の内側面にゲート絶縁膜１０を介して設けられたゲー
ト電極１１とを具備している。
【００１１】一方、制御回路２のトランジスタとして、
横型のＭＯＳ型トランジスタを用いている。このＭＯＳ
型トランジスタは、ｎ- ドレインドリフト領域４の表面
にゲート絶縁膜１０を介して設けられたゲート電極１１
と、ソース・ドレイン拡散領域１５とを具備し、更にゲ
ート絶縁膜１０直下のチャネル領域９にＭＯＳ型トラン
ジスタのしきい値をコントロールするための拡散領域を
具備している。
横型のＭＯＳ型トランジスタを用いている。このＭＯＳ
型トランジスタは、ｎ- ドレインドリフト領域４の表面
にゲート絶縁膜１０を介して設けられたゲート電極１１
と、ソース・ドレイン拡散領域１５とを具備し、更にゲ
ート絶縁膜１０直下のチャネル領域９にＭＯＳ型トラン
ジスタのしきい値をコントロールするための拡散領域を
具備している。
【００１２】図２は図１に示すパワーＩＣの製造工程図
である。図２を参照して、このパワーＩＣは次の様に製
造される。先ず、抵抗率０．００１〜０．００６Ωｃｍ
のｎ+ 型基板３上に、ピーク濃度１．０Ｅ１６ｃｍ-3で
深さ７．５μｍのｎ- ドレインドリフト領域４をエピタ
キシャル成長により形成する（図２（ａ））。次にフォ
トレジストを塗布しフォトリソグラフィー技術により制
御回路部の表面に選択的に開口し、ボロンをドーズ量
１．３Ｅ１３、エネルギー１００ｋｅＶでイオン注入
し、１２００℃、１０時間の熱処理でｐウェル領域１２
を形成する（図３（ｂ））。次に窒化膜を１２００Ａの
厚さにＣＶＤ成長させ、フォトレジストを塗布しフォト
リソグラフィー技術により選択的に開口し、窒化膜マス
クによりボロンをドーズ量２．５Ｅ１３、エネルギー１
００ｋｅＶでイオン注入し、Ｈ２−０２雰囲気内の９８
０℃、４００分の熱酸化により、ｐウェル領域１２より
高濃度の素子分離拡散層領域１３と、ロコス酸化膜１４
を形成する（図３（ｂ））。次に出力素子の全面にボロ
ンをドーズ量２．５Ｅ１３、エネルギー７０ｋｅＶでイ
オン注入し、１１４０℃で１０分の熱処理により深さが
表面から１．５μｍ程度になるまで拡散しｐ型ボディ領
域５を形成する（図３（ｂ））。次にフォトレジストを
塗布しフォトリソグラフィー技術によりｐ型ボディ領域
５の表面から選択的にボロンをドーズ量４．０Ｅ１５、
エネルギー５０ｋｅＶでイオン注入し、１０００℃１５
０分の熱処理により約１．５μｍの深さのｐ+ バックゲ
ート領域６を形成する（図３（ｃ））。次にフォトレジ
ストを塗布しフォトリソグラフィー技術によりｐ型ボデ
ィ領域５の表面から選択的にヒ素をドーズ量１．０Ｅ１
６、エネルギー７０ｋｅＶでイオン注入し、１０００℃
３０分の熱処理により約０．３μｍの深さのｎ+ ソース
領域７を形成する（図３（ｃ））。次にフォトレジスト
を塗布しフォトリソグラフィー技術により制御回路のＭ
ＯＳトランジスタのしきい値をコントロールするための
ボロンをチャネルを形成する領域にイオン注入する（図
３ｃ）。次に酸化膜を３０００Ａの厚さにＣＶＤ成長さ
せ、フォトレジストを塗布しフォトリソグラフィー技術
によりｐ型ボディ領域５の表面から選択的に酸化膜をマ
スクにした異方性エッチングを行い、ｎ+ ソース領域７
を横方向に分離する形でシリコン表面より深さ２．０μ
ｍのトレンチ（溝）８を形成する（図３（ｄ））。次に
トレンチ８の側面及び底面にゲート絶縁膜１０をＨ２−
０２雰囲気内の９００℃１５分の熱酸化で約５００Ａの
厚さに形成し、更にトレンチ８内にゲート電極１１をポ
リシリコン等で形成する（図３（ｄ））。次に通常のＭ
ＯＳプロセスを使って制御回路２の横型ｎ型ＭＯＳトラ
ンジスタ、横型ｐ型ＭＯＳトランジスタを形成し、アル
ミ配線により制御回路を構成する（図３（ｅ））。
である。図２を参照して、このパワーＩＣは次の様に製
造される。先ず、抵抗率０．００１〜０．００６Ωｃｍ
のｎ+ 型基板３上に、ピーク濃度１．０Ｅ１６ｃｍ-3で
深さ７．５μｍのｎ- ドレインドリフト領域４をエピタ
キシャル成長により形成する（図２（ａ））。次にフォ
トレジストを塗布しフォトリソグラフィー技術により制
御回路部の表面に選択的に開口し、ボロンをドーズ量
１．３Ｅ１３、エネルギー１００ｋｅＶでイオン注入
し、１２００℃、１０時間の熱処理でｐウェル領域１２
を形成する（図３（ｂ））。次に窒化膜を１２００Ａの
厚さにＣＶＤ成長させ、フォトレジストを塗布しフォト
リソグラフィー技術により選択的に開口し、窒化膜マス
クによりボロンをドーズ量２．５Ｅ１３、エネルギー１
００ｋｅＶでイオン注入し、Ｈ２−０２雰囲気内の９８
０℃、４００分の熱酸化により、ｐウェル領域１２より
高濃度の素子分離拡散層領域１３と、ロコス酸化膜１４
を形成する（図３（ｂ））。次に出力素子の全面にボロ
ンをドーズ量２．５Ｅ１３、エネルギー７０ｋｅＶでイ
オン注入し、１１４０℃で１０分の熱処理により深さが
表面から１．５μｍ程度になるまで拡散しｐ型ボディ領
域５を形成する（図３（ｂ））。次にフォトレジストを
塗布しフォトリソグラフィー技術によりｐ型ボディ領域
５の表面から選択的にボロンをドーズ量４．０Ｅ１５、
エネルギー５０ｋｅＶでイオン注入し、１０００℃１５
０分の熱処理により約１．５μｍの深さのｐ+ バックゲ
ート領域６を形成する（図３（ｃ））。次にフォトレジ
ストを塗布しフォトリソグラフィー技術によりｐ型ボデ
ィ領域５の表面から選択的にヒ素をドーズ量１．０Ｅ１
６、エネルギー７０ｋｅＶでイオン注入し、１０００℃
３０分の熱処理により約０．３μｍの深さのｎ+ ソース
領域７を形成する（図３（ｃ））。次にフォトレジスト
を塗布しフォトリソグラフィー技術により制御回路のＭ
ＯＳトランジスタのしきい値をコントロールするための
ボロンをチャネルを形成する領域にイオン注入する（図
３ｃ）。次に酸化膜を３０００Ａの厚さにＣＶＤ成長さ
せ、フォトレジストを塗布しフォトリソグラフィー技術
によりｐ型ボディ領域５の表面から選択的に酸化膜をマ
スクにした異方性エッチングを行い、ｎ+ ソース領域７
を横方向に分離する形でシリコン表面より深さ２．０μ
ｍのトレンチ（溝）８を形成する（図３（ｄ））。次に
トレンチ８の側面及び底面にゲート絶縁膜１０をＨ２−
０２雰囲気内の９００℃１５分の熱酸化で約５００Ａの
厚さに形成し、更にトレンチ８内にゲート電極１１をポ
リシリコン等で形成する（図３（ｄ））。次に通常のＭ
ＯＳプロセスを使って制御回路２の横型ｎ型ＭＯＳトラ
ンジスタ、横型ｐ型ＭＯＳトランジスタを形成し、アル
ミ配線により制御回路を構成する（図３（ｅ））。
【００１３】
【発明の効果】以上説明したように本発明は、半導体装
置の出力素子の二重拡散ＭＯＳトランジスタにトレンチ
を用いたことにより、高温の熱処理を工程の前半に集中
させ、制御回路の横型ＭＯＳトランジスタを形成する拡
散層のプロファイルの不要な熱履歴を無くし、しきい値
電圧を安定させる事ができる、という効果を有する。
置の出力素子の二重拡散ＭＯＳトランジスタにトレンチ
を用いたことにより、高温の熱処理を工程の前半に集中
させ、制御回路の横型ＭＯＳトランジスタを形成する拡
散層のプロファイルの不要な熱履歴を無くし、しきい値
電圧を安定させる事ができる、という効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示し、出力素子にｎ型二
重拡散縦型ＭＯＳＦＥＴを用いたパワーＩＣの断面図で
ある。
重拡散縦型ＭＯＳＦＥＴを用いたパワーＩＣの断面図で
ある。
【図２】（ａ）〜（ｅ）は図１に示すパワーＩＣの製造
工程図である。
工程図である。
【図３】従来のプレーナー型ＤＭＯＳを出力素子とした
パワーＩＣの断面図である。
パワーＩＣの断面図である。
【図４】（ａ）〜（ｃ）は図３に示すパワーＩＣの製造
工程図である。
工程図である。
１ 出力素子 ２ 制御回路 ３ ｎ+ 型基板 ４ ｎ- ドレインドリフト領域 ５ ｐ型ボディ領域 ６ ｐ+ バックゲート領域 ７ ｎ+ ソース領域 ８ トレンチ ９ チャネル領域 １０ ゲート絶縁膜 １１ ゲート電極 １２ ｐウェル領域 １３ 素子分離拡散層領域 １４ ロコス酸化膜 １５ ソース・ドレイン領域
Claims (3)
- 【請求項１】 出力用のパワー素子と制御回路をモノリ
シックに集積した半導体装置において、 ｎ型基板上にｎ- ドレインドリフト領域を備え、該ｎ-
ドレインドリフト領域の表面にｐ型ボディ領域と、該ｐ
型ボディ領域の表面から前記ｎ- ドレインドリフト領域
に達する溝と、該溝の側壁に沿い、前記ｐ型ボディ領域
の表面に前記ｎ- ドレインドリフト領域に達しない深さ
に形成されたｎ+ ソース領域と、該ｎ+ソース領域以外
のｐ型ボディ領域の表面上に形成されたｐ+ バックゲー
ト領域と、前記溝の内側面に絶縁膜を介して設けられた
ゲート電極とを具備した縦型のＭＯＳ型トランジスタを
前記パワー素子とし、 前記ｎ- ドレインドリフト領域の表面にゲート絶縁膜を
介して設けられたゲート電極と、ソース・ドレイン拡散
領域とを具備し、更に前記ゲート絶縁膜直下のチャネル
領域にＭＯＳ型トランジスタのしきい値をコントロール
するための拡散領域を具備した横型のＭＯＳ型トランジ
スタを前記制御回路のトランジスタとしたことを特徴と
する半導体装置。 - 【請求項２】 請求項１の半導体装置において、前記各
領域の導電型を逆にしたことを特徴とする半導体装置。 - 【請求項３】 請求項１又は請求項２記載の半導体装置
を製造する方法において、前記パワー素子の前記ｐ型ボ
ディ領域を形成した後に、前記制御回路の横型ＭＯＳト
ランジスタのしきい値電圧をコントロールするための不
純物のイオン注入することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281355A JPH09129868A (ja) | 1995-10-30 | 1995-10-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281355A JPH09129868A (ja) | 1995-10-30 | 1995-10-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129868A true JPH09129868A (ja) | 1997-05-16 |
Family
ID=17637963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7281355A Pending JPH09129868A (ja) | 1995-10-30 | 1995-10-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129868A (ja) |
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- 1995-10-30 JP JP7281355A patent/JPH09129868A/ja active Pending
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Legal Events
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|---|---|---|---|
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