JP2012253992A - ディジタルリレー - Google Patents

Abstract

【課題】伝送方式をシングル方式から二重化方式に容易に変更可能なディジタルリレーを提供する。
【解決手段】電力系統４から電気量を取得して演算処理を行う計測回路９と、主ＣＰＵ基板２３に搭載され、計測回路９の演算結果を受けて伝送データを作成する主ＣＰＵ１１と、シングル系伝送基板１５に搭載され、主ＣＰＵ１１からの伝送データをインターフェース１２を介して伝送バス１４に送る伝送ＣＰＵ１０とをケース２１に収容して構成したディジタルリレーにおいて、該ディジタルリレーに、シングル系伝送基板１５に対して冗長系の機能を持つ冗長系伝送基板２４を増設するとき、冗長系伝送基板２４の増設を主ＣＰＵ１１が検知する検知手段２５を備え、主ＣＰＵ１１は、冗長系伝送基板２４の増設を認識することにより冗長系伝送ＣＰＵ１０を動作させる。
【選択図】図１

Description

この発明は、ディジタルリレー、特に伝送機能を変更または追加することのできるディジタルリレーに関するものである。

先ず、従来のディジタルリレーを図８により説明する。図８において、ディジタルリレー１３は電流入力コネクタ１８を通して電力系統の主回路電流母線二次側４の電流センサ５に接続されている。また、ディジタルリレー１３は、トランス３を介して主回路電流母線二次側４に接続された電源コネクタ１７を通して電源供給を受けている。主回路電流母線二次側４の一端は配線用遮断器２を通して主回路電流母線一次側１に接続され、他端は電磁接触器６を通して例えばモータ７に接続される。ディジタルリレー１３の保護指令出力は伝送コネクタ１９を通して伝送バス１４に供給される。

ディジタルリレー１３は、電流センサ５からの実電流を受けて演算を行なう計測回路９と、この計測回路９の演算結果を受けて伝送データを作成する主ＣＰＵ１１と、該主ＣＰＵ１１で生成した伝送データを受けてその伝送データを伝送インターフェース１２及び伝送コネクタ１９を通して伝送バス１４に送出する伝送ＣＰＵ１０とを備えている。さらに、トランス３及び電源コネクタ１７を通して主回路電流母線二次側４から電力を受け、主ＣＰＵ１１や伝送ＣＰＵ１０に電力を供給する電源入力部８を備えている。ディジタルリレー１３の前記各構成要素は後述するケース２１に収容されている。

主ＣＰＵ１１は主ＣＰＵ基板２３に、また、伝送ＣＰＵ１０及び伝送インターフェース１２はシングル系伝送基板１５にそれぞれ搭載されている。主ＣＰＵ基板２３とシングル系伝送基板１５とは、図１１（ａ）に示すように、面が対向するように配置されている。すなわち、ディジタルリレーのケース２１に基板交換用の開口２１ａが設けられ、この開口２１ａに対向してシングル系伝送基板１５が配置され、開口２１ａを着脱可能な伝送基板交換用ケース外蓋２２が塞いでいる。従って、シングル系伝送基板１５は伝送基板交換用ケース外蓋２２と主ＣＰＵ基板２３との狭い間隔ｄに収容されることになる。シングル系伝送基板１５を別仕様のシングル系伝送基板１５’と交換するときには、図１０及び図１１の（ａ）（ｂ）（ｃ）の手順により、伝送基板交換用ケース外蓋２２を外し、伝送基板を交換し、伝送基板交換用ケース外蓋２２で開口２１ａを塞ぐことで交換が完了する。

以上の構成を有するディジタルリレーの伝送方式には、シングル方式と二重化方式の二通りがある。図９は、伝送方式としてのシングル方式（ａ）と、二重化方式（ｂ）のシステム構成図である。（ａ）のシングル方式とは、ディジタルリレー１３が接続される伝送系統が１系統の伝送バス１４のみの方式を指す。（ｂ）の二重化方式とは、ディジタルリレー１３が接続される伝送系統が２系統の伝送バスからなる方式であり、伝送バス１４の他に、冗長系伝送バス１６を有している。シングル方式のディジタルリレーを二重化方式に変更したい場合には、図８のディジタルリレー１３に冗長系伝送基板を増設すればよいが、既設の伝送基板１５に冗長系伝送基板を単に接続するだけでは二重化方式として動作しない。二重化方式として動作させるためには、冗長系伝送基板が増設されたことを主ＣＰＵ１１に認識させなければならない。しかし、図８に示す従来のディジタルリレーは認識の手段を有していない。

また、図１０、図１１に示すように、従来のディジタルリレーにおいて、ディジタルリレーのケース２１には、シングル系伝送基板１５を交換するための開口２１ａが設けられ、それを伝送基板交換用ケース外蓋２２で塞いでおり、伝送基板交換用ケース外蓋２２を取り外すことによりシングル系伝送基板１５を別仕様のシングル系伝送基板１５’に交換することができるようになっているが、図１１に示すように、主ＣＰＵ基板２３と伝送基板交換用ケース外蓋２２との間隔ｄは、シングル系伝送基板１５から別仕様のシングル系伝送基板１５’への交換を想定して設計されているため、伝送方式を、２枚の基板を必要とする二重化方式に変更しようとした場合、基板を収容しきれない。

このため、従来のディジタルリレーをシングル系から二重化方式に変更することは難しく、二重化が必要なときには、ディジタルリレー全体を交換する必要があるだけでなく、ディジタルリレー１３の交換には、ディジタルリレー本体と外線、例えば、トランス３から取り込まれる電源線を接続する電源コネクタ１７、電流センサ５から実電流を入力するための電流入力線を接続する電流入力コネクタ１８、伝送バス１４に伝送用データを送出するための伝送線を接続する伝送コネクタ１９の脱着作業など、煩雑な作業を伴う。

一方、図１２には、元々伝送機能を持たない従来のディジタルリレー２０を示しているが、伝送機能のないディジタルリレー２０に、二重化方式の伝送機能を付加しようとした場合、主ＣＰＵ１１には、図８の例と同じく、付加された伝送基板が二重化方式に対応したものであるかどうかを認識する手段が設けられていないため、二重化方式として正常な動作を行なわせることができなかった。なお、図１２は図８と略同一の構成なので、図８の各要素に相当する箇所に同一符号を付すことにより説明は省略する。

また、図１３及び図１４に示すように、伝送機能のないディジタルリレーは、通常、シングル系伝送基板１枚のみの増設が可能なように設計されており、主ＣＰＵ基板２３とケース２１との間隔は、１枚の基板が挿入可能な間隔ｄに設定されている。ケース２１には開口２１ａが設けられ、この開口２１ａに、着脱可能な平板の伝送基板交換用ケース外蓋２２が設けられている。シングル系伝送基板１５の増設は、図１４の（ａ）（ｂ）（ｃ）に示すような手順で、行なうことが可能である。

しかし、伝送機能のないディジタルリレー２０を二重化方式の伝送機能を有するものに変更したい場合、伝送基板１５と冗長系伝送基板２４の２枚の基板を前記間隔ｄに納めなければならなくなり、図１４の構造では納まりきれないという問題があった。従って、二重化方式への変更が必要な場合には、ディジタルリレーそのものを二重化方式の伝送機能を有するディジタルリレーに交換する必要があった。この交換には、ディジタルリレー本体と外線、例えば、トランス３から取り込まれる電源線を接続する電源コネクタ１７、電流センサ５から実電流を入力するための電流入力線を接続する電流入力コネクタ１８、伝送バス１４に伝送用データを送出するための伝送線を接続する伝送コネクタ１９の脱着作業が必要であった。

なお、ディジタルリレーについては下記の先行技術文献に開示されている。

特開２００８−２１１８９１号公報 特開平１０−６６２４４号公報

前述のような従来のディジタルリレーでは、伝送方式をシングル方式から二重化方式に変更しようとした場合、あるいは伝送機能のない状態から二重化方式の伝送機能を付加しようとした場合、伝送基板を追加したとしても、それだけでは、主ＣＰＵ側で伝送基板が二重化方式であることを認識することができるハードウェア構成となっていなかったため、適切な動作が行なわれないという問題があった。

また、従来のディジタルリレーのケースは、伝送基板の設置位置に対向して、ディジタルリレーの伝送基板交換用ケース外蓋が設けられており、この伝送基板交換用ケース外蓋を外すことで、ディジタルリレーを分解することなく伝送基板の交換が可能となっているが、この伝送基板交換用ケース外蓋は、伝送方式がシングル方式の場合のみを想定した平板形状の外蓋であるため、シングル方式の伝送基板に限りディジタルリレーのケース内に伝送基板を収納することができるものである。そのため、主ＣＰＵ側で伝送基板が二重化方式であることを認識することができるハードウェア構成とすることができたとしても、シングル系伝送基板に冗長系伝送基板を組み込む二重化方式を採った場合には、ディジタルリレーの開口から伝送基板が突き出してしまう構造となるため、やはりディジタルリレー全体を交換しなければならないという問題があった。

この発明によるディジタルリレーは、電力系統から電気量を取得して演算処理を行う計測回路と、主ＣＰＵ基板に搭載され、前記計測回路の演算結果を受けて伝送データを作成する主ＣＰＵと、シングル系伝送基板に搭載され、前記主ＣＰＵからの伝送データをインターフェースを介して伝送バスに送る伝送ＣＰＵとをケースに収容して構成したディジタルリレーにおいて、該ディジタルリレーに、前記シングル系伝送基板に対して冗長系の機能を持つ伝送ＣＰＵ及び伝送インターフェースを搭載した冗長系伝送基板を増設するとき、前記冗長系伝送基板の増設を前記主ＣＰＵが検知する検知手段を備え、前記主ＣＰＵは、前記冗長系伝送基板の増設を認識することにより前記冗長系伝送ＣＰＵを動作させるものである。

また、この発明によるディジタルリレーは、電力系統から電気量を取得して演算処理を行う計測回路と、主ＣＰＵ基板に搭載され、前記計測回路の演算結果を受けて伝送データを作成する主ＣＰＵとをケースに収容して構成したディジタルリレーにおいて、該ディジタルリレーに、前記主ＣＰＵからの伝送データをインターフェースを介して伝送バスに送る伝送ＣＰＵを搭載したシングル系伝送基板と、前記シングル系伝送基板に対して冗長系の機能を持つ伝送ＣＰＵ及び伝送インターフェースを搭載した冗長系伝送基板とを増設するとき、前記シングル系伝送基板及び前記冗長系伝送基板の増設を前記主ＣＰＵが検知する検知手段を備え、前記主ＣＰＵは、前記シングル系伝送基板及び前記冗長系伝送基板を認識することにより前記シングル系伝送ＣＰＵ及び前記冗長系伝送ＣＰＵを動作させるものである。

この発明によれば、ディジタルリレーの伝送方式をシングル方式から二重化方式に変更する場合、または、伝送機能を持たないディジタルリレーに二重化方式の伝送機能を持たせる場合、ディジタルリレー本体の交換をすることなく、必要部品の追加だけで簡単に変更が可能となる。

この発明の実施の形態１に係るディジタルリレーを示すブロック図である。 この発明の実施の形態１における二重化方式への変更時の各基板を模式的に示す斜視図である。 この発明の実施の形態１における二重化方式への変更時のケース及びケース外蓋の関係を説明する図である。 この発明の実施の形態１におけるケース外蓋の断面図である。 この発明の実施の形態１におけるシングル方式から二重化方式への変更手順を説明する図である。 この発明の実施の形態２に係るディジタルリレーを示すブロック図である。 この発明の実施の形態２における伝送機能のないディジタルリレーを二重化方式への変更手順を説明する図である。 従来のディジタルリレーを示すブロック図である。 伝送方式としてのシングル方式と二重化方式の違いを説明する図である。 従来のシングル系伝送基板の交換時のケース及びケース外蓋の関係を説明する図である。 従来のシングル系伝送基板の交換手順を説明する図である。 従来の別のディジタルリレーを示すブロック図である。 従来の伝送機能のないディジタルリレーにシングル系伝送基板を追加する時のケース及びケース外蓋の関係を示す図である。 従来の伝送機能のないディジタルリレーにシングル系伝送基板を追加する手順を説明する図である。

実施の形態１．
図１において、この発明の実施の形態１に係るディジタルリレー１３は、電流入力コネクタ１８を通して電力系統の主回路電流母線二次側４の電流センサ５に接続されると共に、トランス３により主回路電流母線二次側４に接続された電源コネクタ１７を通して電源供給を受けている。ディジタルリレー１３の保護指令出力は伝送コネクタ１９を通して伝送バス１４に送出される。なお、前記主回路電流母線二次側４の一端は配線用遮断器２を介して主回路電流母線一次側１に接続され、他端は電磁接触器６を介して例えばモータ７に接続されている。

ディジタルリレー１３は、電流入力コネクタ１８を通して接続された電流センサ５で検出した実電流を受けて演算を行なう計測回路９と、この計測回路９の演算結果を受けて伝送データを作成する主ＣＰＵ１１と、主ＣＰＵ１１で生成した伝送データを受けてその伝送データを伝送インターフェース１２及び伝送コネクタ１９を通して伝送バス１４に送出する伝送ＣＰＵ１０と、トランス３を通して主回路電流母線二次側４から電力を受けて、主ＣＰＵ１１や伝送ＣＰＵ１０に電力を供給する電源入力部８を備えている。ディジタルリレー１３の前記各構成要素は図３、図５に示すケース２１に収容されている。

前記主ＣＰＵ１１は、図２に示す主ＣＰＵ基板２３に搭載され、一方、前記伝送ＣＰＵ１０及び伝送インターフェース１２はシングル系伝送基板１５に搭載されている。主ＣＰＵ１１とシングル系伝送基板１５間には、基板の接続を検出する検出手段であるハードウェア信号入力線２５が設けられている。ハードウェア信号入力線２５には、電源入力部８から供給される例えば５Ｖのプルアップ電源２６とプルアップ抵抗２７が接続されている。

以上の説明はシングル系伝送方式の構成であるが、これを二重系伝送方式に変更する場合には、図１に破線で示した冗長系伝送基板２４が付加される。冗長系伝送基板２４は、シングル系伝送基板１５と同様な伝送ＣＰＵ１０と伝送インターフェース１２を搭載しており、伝送インターフェース１２は冗長系用伝送コネクタ２９を介して冗長系伝送バス１６に接続される。また、この冗長系伝送基板２４は、シングル系伝送基板１５のハードウェア信号入力線２５と接続されるハードウェア信号入力線２５を備え、このハードウェア信号入力線２５は、接地点２８でアースされていて、後述するように、冗長系伝送基板２４の増設を検出する検出手段となる。

前記主ＣＰＵ基板２３、シングル系伝送基板１５、及び冗長系伝送基板２４の配置並びに接続態様を図２に示している。なお、図２では、基板に搭載される主ＣＰＵ１１や伝送ＣＰＵ１０や伝送インターフェース１２等は図示を省略している。図２において、主ＣＰＵを搭載している主ＣＰＵ基板２３は、シングル系伝送基板１５と接続するシングル系伝送基板接続用コネクタ３２を有している。伝送ＣＰＵ１０を搭載しているシングル系伝送基板１５は、その一面にシングル系伝送基板側コネクタ３３を、他面に冗長系伝送基板接続用コネクタ３０を備えている。また、伝送ＣＰＵ１０を搭載している冗長系伝送基板２４は、冗長系伝送基板側コネクタ３１を備えている。これら３枚の基板は、主ＣＰＵ基板２３、シングル系伝送基板１５、及び冗長系伝送基板２４の順に配置され、コネクタ３２とコネクタ３３が、コネクタ３０とコネクタ３１がそれぞれ接続されてＣＰＵ同士の電気的接続が行なわれる。このとき、コネクタを通して、ハードウェア信号入力線２５の接続も行なわれる。

冗長系伝送基板増設前の主ＣＰＵ基板２３とシングル系伝送基板１５とは、図５（ａ）に示すように配置されている。すなわち、ケース２１に設けられた開口２１ａに着脱可能に取り付けられた基板交換用ケース外蓋２２と主ＣＰＵ基板２３との間隔ｄにシングル系伝送基板１５が伝送基板交換用ケース外蓋２２に対向して設けられている。伝送基板交換用ケース外蓋２２は、図４（ａ）に断面を示す平板状であり、伝送基板交換用ケース外蓋２２と主ＣＰＵ基板２３との間隔ｄは、装置の小型化の観点から、シングル系伝送基板１５が１枚入るだけの間隔に設定されている。

伝送方式を二重化方式に変更する場合は、ディジタルリレー１３のケース２１内に冗長系伝送基板２４を増設しなければならないが、図５（ｂ）はその様子を示している。先ず、ケース２１から伝送基板交換用ケース外蓋２２を取り外す。その後、シングル系伝送基板１５の冗長系伝送基板接続用コネクタ３０に冗長系伝送基板２４の冗長系伝送基板側コネクタ３１を接続する。最後に、伝送基板交換用ケース外蓋で塞ぐが、このときはみ出した基板を納めるように、平板状の外蓋２２の代わりに、図４（ｂ）に断面を示す略枡形の伝送基板交換用ケース外蓋３４を用いる。二重化への変更完了状態を図５（ｃ）に示す。なお、図５では、コネクタ３２と３３は図示を省略している。

図３はケース２１と伝送基板交換用ケース外蓋２２及び３４の寸法関係を示している。伝送基板交換用ケース外蓋２２に対して、伝送基板交換用ケース外蓋３４は縦横同一寸法であり（上面視（ａ）参照）、厚さのみ厚くなる（側面視（ｂ）参照）いわゆる枡形で、その凹部が冗長系伝送基板２４を収容するスペースとなる。

上述のように、ディジタルリレー１３には、現在の伝送方式がシングル系伝送方式か二重化伝送方式かを区別する検出手段であるハードウェア信号入力線２５が設けられているため、主ＣＰＵ基板２３にシングル系伝送基板１５またはシングル系伝送基板１５と冗長系伝送基板２４の両方がコネクタ接続されると、ハードウェア信号入力線２５が接続される。このため、シングル系伝送基板１５のみをディジタルリレー１３の中に組み込むと、ハードウェア信号入力線２５はディジタルリレー用５Ｖ電源２６及びプルアップ抵抗２７によりプルアップされて電圧がハイ（High)レベルとなるため、主ＣＰＵ１１のソフトウ
ェアがこれを認識し、伝送方式はシングル方式と判断する。

一方、シングル系伝送基板１５に冗長系伝送基板２４がコネクタ接続されると、ハードウェア信号入力線２５は、シングル系伝送基板１５からコネクタを通して冗長系伝送基板２４にも接続される。ハードウェア信号入力線２５は冗長系伝送基板２４において接地点２８においてアースされているから、冗長系伝送基板２４をディジタルリレー１３の中に組み込むと、ハードウェア入力信号２５はロウ（Low）レベルとなるため、主ＣＰＵ１１
がこれを検出し、冗長系伝送基板２４が接続されていることを自動的に認識する。この場合、シングル系伝送基板１５と冗長系伝送基板２４の両方が接続されていることになるため、伝送方式は二重系と判断する。なお、本構成の代替として、XORゲートを用いた回路
構成で実現してもよく、HIGH/LOWのレベルの関係を逆にした構成としても構わない。

シングル系伝送基板１５には、冗長系伝送基板２４を接続することを想定し、接続インターフェースとしての冗長系伝送基板接続用コネクタ３０を予め設けておく。この冗長系伝送基板接続用コネクタ３０は、伝送方式がシングル方式と二重化方式の何れの場合においても、シングル系伝送基板１５に常時搭載されており、二重化方式の場合においてのみ、冗長系伝送基板２４に搭載された冗長系基板側コネクタ３１と接続される。また、伝送方式がシングル方式と二重化方式の何れの場合においても、シングル系伝送基板１５は、主ＣＰＵ基板２３上に設けられたシングル系伝送基板接続用コネクタ３２に、シングル系伝送基板側コネクタ３３を介して接続されている。

伝送方式を二重化方式としたい場合には、このコネクタによる接続方法により、シングル系伝送基板１５に冗長系伝送基板２４を付設することで、冗長系伝送基板２４を主ＣＰＵ１１に接続することができるため、伝送方式をハードウェア的に変更することができる。上記、ソフトウェアを用いた自動認識と、ハードウェア上の変更を併用することで、伝送機能を有するディジタルリレーの伝送方式を、シングル方式から二重化方式に変更することができる。

これと同時に、シングル方式から二重化方式への変更の際には、図３〜図５で説明したとおり、ケース２１の伝送基板交換用ケース外蓋２２の代わりに二重化方式用の伝送基板交換用ケース外蓋３４を使用する。伝送基板交換用ケース外蓋３４は、伝送基板交換用の平板状ケース外蓋２２とは高さ寸法のみが異なり、縦と横の外形寸法は同一である略枡形であるため、伝送基板交換用ケース外蓋２２を一旦外した後、伝送基板交換用ケース外蓋２２と同様に、二重化方式用の伝送基板交換用ケース外蓋３４をディジタルリレー１３のケース２１にはめ込み、ディジタルリレーのケース２１と一体化して使用することができる。

その手順を図５において説明する。先ず、伝送基板交換用ケース外蓋２２を開口２１ａから一旦取り外し、シングル系伝送基板１５を取り出す。次に、シングル系伝送基板１５に冗長系伝送基板２４をコネクタ３０、３１で接続してシングル系伝送基板１５を再び主ＣＰＵ基板２３に接続する。このとき、シングル系伝送基板１５と冗長系伝送基板２４を組み合わせたものは間隔ｄに納まらず、冗長系伝送基板２４がケース２１より外側にはみ出すので、伝送基板交換用ケース外蓋２２の代わりに伝送基板交換用ケース外蓋３４で開口２１ａを塞ぐことにより伝送方式の変更を完了する。ケース外蓋３４の凹部の寸法は、冗長系伝送基板２４のはみ出しを収容できるスペースにしておく。

これにより、伝送機能を有したディジタルリレーにおいて、伝送方式をシングル方式
から二重化方式に変更する場合に、基板追加と伝送基板交換用ケース外蓋の交換のみで、電気的にも物理的にも変更が可能であり、ディジタルリレー本体の交換が不要となる。また、ディジタルリレー本体の交換が不要となったことにより、 ディジタルリレー本体と
外線、例えば、トランスから取り込まれる電源線を接続する電源コネクタ、電流センサから実電流を入力するための電流入力線を接続する電流入力コネクタ、伝送バスに伝送用データを送出するための伝送線を接続する伝送コネクタの脱着作業が不要となる。

実施の形態２．
図６は、この発明の実施の形態２に係るディジタルリレーを示すもので、伝送機能のないディジタルリレーに二重化方式の伝送機能を付加した状態を示している。図６は図１と略同一の構成なので、図１の各要素に相当する部分に同一符号を付している。図６において、太破線で囲んだシングル系伝送基板１５及び冗長系伝送基板２４部分が、二重化方式のために、伝送機能のないディジタルリレー２０に追加された部分である。

図６に示す伝送機能のないディジタルリレー２０において、現在の伝送方式を区別する検出手段である、ハードウェア信号入力線２５が新たに設けられる。追加部分の内、シングル系伝送基板１５には、ハードウェア信号入力線２５が設けられており、予め、電源入力部８を介して供給されたディジタルリレー用５Ｖ電源２６にプルアップ抵抗２７を経由してプルアップ接続される回路構成としてある。その他の構成は図１と同様である。

次に、伝送基板の追加構造について図７により説明する。図７（ａ）に示すように、伝送機能をもたないディジタルリレー２０においても、通常はシングル系伝送基板を挿入できるだけのスペースｄが、主ＣＰＵ基板２３とケース２１との間に設けられ、ケースの開口２１ａには、平板からなる伝送基板交換用ケース外蓋２２が設けられている。二重化方式を実現するためには、図７（ｂ）に示すように、伝送基板交換用ケース外蓋２２を外し、シングル系伝送基板１５に、冗長系伝送基板２４を冗長形伝送基板接続用コネクタ３０及び冗長系伝送基板側コネクタ３１で接続したものを、伝送基板が全く実装されていない主ＣＰＵ基板２３に実装し、伝送基板交換用ケース外蓋２２の代替として、二重化方式用の伝送基板交換用ケース外蓋３４を使用する。なお、図７では、図２に示すシングル系基板接続用コネクタ３２及びシングル系伝送基板側コネクタ３３は図示を省略している。

二重化方式への変更は、ディジタルリレー２０にシングル系伝送基板１５と冗長系伝送基板２４を付設すればよく、その動作は実施の形態１で説明したとおりである。これにより、伝送機能のないディジタルリレーにおいて、伝送方式を有しかつ伝送方式を二重化方式に変更する場合に、基板追加とケース外蓋の交換のみで、二重化方式の伝送機能を付加することができるため、ディジタルリレー本体の交換が不要となる。また、ディジタルリレー本体の交換が不要となったことにより、 ディジタルリレー本体と外線、例えば、ト
ランスから取り込まれる電源線を接続する電源コネクタ、電流センサから実電流を入力するための電流入力線を接続する電流入力コネクタ、伝送バスに伝送用データを送出するための伝送線を接続する伝送コネクタの脱着作業が不要となる。

１ 主回路電流母線一次側、 ２ 配線用遮断器、
３ トランス、 ４ 主回路電流母線二次側、
５ 電流センサ、 ６ 電磁接触器、
７ モータ、 ８ 電源入力部、
９ 計測回路、 １０ 伝送ＣＰＵ、
１１ 主ＣＰＵ、 １２ 伝送インターフェース回路、
１３ ディジタルリレー、 １４ 伝送バス、
１５ シングル系伝送基板、 １５’ 別仕様のシングル系伝送基板、
１６ 冗長系伝送バス、 １７ 電源コネクタ、
１８ 電流入力コネクタ、 １９ 伝送コネクタ、
２０ ディジタルリレー、 ２１ ディジタルリレーのケース、
２１ａ ケースの開口、 ２２ 伝送基板交換用ケース外蓋、
２３ 主ＣＰＵ基板、 ２４ 冗長系伝送基板、
２５ ハードウェア信号入力線、 ２６ ディジタルリレー用５Ｖ電源、
２７ プルアップ抵抗、 ２８ 接地点、
２９ 冗長系用伝送コネクタ、 ３０ 冗長系伝送基板接続用コネクタ、
３１ 冗長系伝送基板側コネクタ、 ３２ シングル系伝送基板接続用コネクタ、
３３ シングル系伝送基板側コネクタ、 ３４ 二重化方式用ケース外蓋。

Claims (7)

1. 電力系統から電気量を取得して演算処理を行う計測回路と、主ＣＰＵ基板に搭載され、前記計測回路の演算結果を受けて伝送データを作成する主ＣＰＵと、シングル系伝送基板に搭載され、前記主ＣＰＵからの伝送データをインターフェースを介して伝送バスに送る伝送ＣＰＵとをケースに収容して構成したディジタルリレーにおいて、該ディジタルリレーに、前記シングル系伝送基板に対して冗長系の機能を持つ伝送ＣＰＵ及び伝送インターフェースを搭載した冗長系伝送基板を増設するとき、前記冗長系伝送基板の増設を前記主ＣＰＵが検知する検知手段を備え、前記主ＣＰＵは、前記冗長系伝送基板の増設を認識することにより前記冗長系伝送ＣＰＵを動作させることを特徴とするディジタルリレー。
2. 電力系統から電気量を取得して演算処理を行う計測回路と、主ＣＰＵ基板に搭載され、前記計測回路の演算結果を受けて伝送データを作成する主ＣＰＵとをケースに収容して構成したディジタルリレーにおいて、該ディジタルリレーに、前記主ＣＰＵからの伝送データをインターフェースを介して伝送バスに送る伝送ＣＰＵを搭載したシングル系伝送基板と、前記シングル系伝送基板に対して冗長系の機能を持つ伝送ＣＰＵ及び伝送インターフェースを搭載した冗長系伝送基板とを増設するとき、前記シングル系伝送基板及び前記冗長系伝送基板の増設を前記主ＣＰＵが検知する検知手段を備え、前記主ＣＰＵは、前記シングル系伝送基板及び前記冗長系伝送基板を認識することにより前記シングル系伝送ＣＰＵ及び前記冗長系伝送ＣＰＵを動作させることを特徴とするディジタルリレー。
3. 前記検知手段は、伝送基板増設時に、前記主ＣＰＵに状態変化を伝える、プルアップ電源に接続されたハードウエア信号入力線であることを特徴とする請求項１または請求項２に記載のディジタルリレー。
4. 前記主ＣＰＵ基板と、前記シングル系伝送基板と、前記冗長系伝送基板とはコネクタにより結合されることを特徴とする請求項１〜３のいずれか一項に記載のディジタルリレー。
5. 増設される前記冗長系伝送基板あるいは前記シングル系伝送基板及び冗長系伝送基板は、前記ケースの壁面に設けられた伝送基板交換用の開口部に配置されていることを特徴とする請求項１〜請求項４のいずれか一項に記載のディジタルリレー。
6. 前記ケースには、前記開口を塞ぐ着脱可能なケース外蓋が設けられていることを特徴とする請求項５に記載のディジタルリレー。
7. 前記ケース外蓋は、前記冗長系伝送基板の収容を許す凹部を有する略枡形であることを特徴とする請求項６に記載のディジタルリレー。

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