JP2012256630A - メモリセル - Google Patents

Abstract

【課題】拡散層等のバルクが固定であってメタル層、コンタクト層の少なくとも何れか１層を変更して複数の仕様に対応可能なメモリセルを提供すること。
【解決手段】メモリユニットが列方向に沿って鏡面対称に行方向に沿って並置されて、２行２列に配置されメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第１〜第４拡散層を備え一対の記憶ノードが構成される。第１および第２ワード線は第１〜第４拡散層の両端部外方に配置される。第１及び第２ワード線の間に行方向に沿って第１のメタル配線領域が確保され、第１メタル層が配線可能とされる。列方向に隣接配置されるメモリユニットの境界領域でありは第３、第４拡散層が配置される列方向の位置には列方向に沿って第２のメタル配線領域が確保され、第２メタル層が配線可能とされる。
【選択図】図１

Description

本願に開示の技術は、メモリセルに関するものである。特に、拡散層やポリシリコン層などのバルクに係る層が固定であって、メタル層およびコンタクト層の少なくとも何れか１層を変更して複数の回路仕様に対応可能なメモリセルに関する。

マスタスライス方式とは、半導体集積回路の形成に係る技術の１つである。予め、メタル配線以外の拡散層やポリシリコン層などの下位の層により所定のトランジスタの組合せで構成した基本セルを規則的に配置した下地（以下の説明では、バルクと称する）を準備する。回路構成に応じたメタル配線層を形成することにより、必要な回路構成を実現するものである。半導体プロセスの最終段階であるメタル配線層を形成するパターンマスクを差し替えることで種々の回路構成に対応した半導体集積回路を実現する。開発および製造期間の短縮に資する技術である。

マスタスライス方式の半導体集積回路については、種々の課題に対する提案がなされてきている。例えば、基本セルの１つのゲートを所望の電位にクリップする方法に関して提案がなされている（特許文献１など）。また、メモリ搭載ゲートアレイＬＳＩ装置において、複数の基本セルを有するロジックブロックに加えてメモリブロックを備えてメモリ回路実現のための専用領域として利用する提案がなされている（特許文献２など）。また、ゲートアレイＬＳＩに関して、内部ゲートにおける信号状態を読出し可能としたマトリックステスト方式の試験回路を備える提案がなされている（特許文献３など）。また、マスタスライス型ＬＳＩ用のゲート速度とメモリ密度との両立を図るために基本セルのトランジスタの構成に関する提案がなされている（特許文献４、６、７など）。また、基本セルでメモリセルを構成することで基本セルの利用率の向上を図る提案がなされている（特許文献５など）。

特公平８−２８４８２号公報 特公平６−９５５６９号公報 特開平５−６３０４６号公報 特開平６−６９４７５号公報 特開平６−８４３９０号公報 特開平６−３１０６８８号公報 特許第３２７７３３９号

背景技術は、種々、マスタスライス方式に関する課題を開示するものではある。しかしながら、マスタスライス方式により、メモリセルに関して、複数種類の回路構成に対応可能な基本セルについては開示されていない。ましてや、こうした対応が可能なメモリセル専用の基本セルについては実現することはできない。

この点、特許文献２などには、メモリブロックを備えることが開示されてはいる。しかしながら、この開示にあるメモリブロックとは、複数のメモリセルを備えるいわゆるメモリセルアレイである。マスタスライス方式により、複数種類のメモリセルに対応可能なメモリセル専用の基本セルに関する開示ではない。

また、特許文献４、６、７などでは、基本セルによりメモリセルを構成可能であるとの開示がなされてはいる。しかしながら、この開示では、基本セルは、メモリセルを高密度に配置すると共に高速な論理ゲートを構成するトランジスタを配置するための構成である。また、配置されるメモリセルは基本構成のメモリセルのみであり、複数種類のメモリセルをマスタスライス方式で対応可能とするといった技術に関するものではない。

本願に開示される技術は上記の課題に鑑み提案されたものであって、複数種類の回路構成を、拡散層やポリシリコン層などのバルクに係る層が固定であって、メタル層およびコンタクト層の少なくとも何れか１層の変更で対応可能なメモリセルを提供することを目的とする。

本願に開示される技術に係るメモリセルは、列方向に沿って鏡面対称に隣接して配置され行方向に沿って隣接して並置されて、２行２列に配置されるメモリユニットを備え、メモリユニットが並置される各行には、メモリユニットの各々に接続される第１および第２ワード線が第１メタル層で配線される。第２メタル層で列方向に電源線、接地線、ビット線が配線される。
メモリユニットは、行方向に沿って並置され列方向に伸長される第１および第２拡散層と、第１拡散層と第２拡散層との間にあって列方向に伸長されトランジスタに供される拡散層であって、第１拡散層に交差する一方側のゲート層から伸長されるゲート層が交差する第３拡散層と、第１拡散層と第２拡散層との間にあって列方向に伸長されトランジスタに供される拡散層であって、第２拡散層に交差する他方側のゲート層から伸長されるゲート層が交差する第４拡散層とを備えており、各拡散層により並列接続されるトランジスタが構成される。トランジスタのゲート層に挟まれる第１拡散層の領域と一方側のゲート層に対して第１拡散層の領域と同一側にある第３拡散層の領域との間、およびトランジスタのゲート層に挟まれる第２拡散層の領域と他方側のゲート層に対して第２拡散層の領域と同一側にある第４拡散層の領域との間を、各々第３メタル層により接続してなる１対の記憶ノードを構成する。第１ワード線と第２ワード線との間に、２つの第１のメタル配線領域が確保される。第１のメタル配線領域には、第１メタル層が配線可能である。２行２列に配置されるメモリユニットのうち列方向に隣接配置されるメモリユニットの境界領域であって、第３および第４拡散層が配置される列方向の位置に、列方向に沿って第２のメタル配線領域が確保される。また、第１拡散層と第２拡散層との間、および第２拡散層と第３拡散層との間には、列方向に沿って第２のメタル配線領域が確保される。第２のメタル配線領域には、第２メタル層が配線可能である。
また、本願に開示される技術に係るメモリセルは、メモリユニットが行方向と列方向とに２行２列に配置されて構成される。この場合、列方向および行方向の各々に沿って鏡面対称に隣接して配置される。
メモリユニットは、行方向に沿って並置され列方向に伸長される第１および第２拡散層と、第１拡散層と第２拡散層との間にあって列方向に伸長されトランジスタに供される拡散層であって、第１拡散層に交差する一方側のゲート層から伸長されるゲート層が交差する第３拡散層と、第１拡散層と第２拡散層との間にあって列方向に伸長されトランジスタに供される拡散層であって、第２拡散層に交差する他方側のゲート層から伸長されるゲート層が交差する第４拡散層とを備えており、各拡散層により並列接続されるトランジスタが構成される。トランジスタのゲート層に挟まれる第１拡散層の領域と一方側のゲート層に対して第１拡散層の領域と同一側にある第３拡散層の領域との間、およびトランジスタのゲート層に挟まれる第２拡散層の領域と他方側のゲート層に対して第２拡散層の領域と同一側にある第４拡散層の領域との間を、各々第３メタル層により接続してなる１対の記憶ノードを構成する。第１ワード線と第２ワード線との間に、行方向に沿って第１−１のメタル配線領域が確保される。第１−１のメタル配線領域には、第１メタル層が配線可能である。２行２列に配置されるメモリユニットのうち行方向に隣接配置されるメモリユニットの境界領域にあって、１対の記憶ノードの一方と隣接配置されるメモリユニットにおける１対の記憶ノードの一方との接続に供される第３メタル層が配線可能な第１−２のメタル配線領域と、２行２列に配置されるメモリユニットのうち列方向に隣接配置されるメモリユニットの境界領域にあって、第３拡散層が配置される列方向の位置に、列方向に沿って第３メタル層が配線可能な第２−１のメタル配線領域とが確保される。２行２列に配置されるメモリユニットのうち列方向に隣接配置されるメモリユニットの境界領域にあって行方向に隣接配置されるメモリユニットの近傍領域に、列方向に沿って第２−２のメタル配線領域が確保される。第２−２のメタル配線領域には、第２メタル層、または第３メタル層が配線可能である。

本願に開示される技術に係るメモリセルによれば、１つに記憶ノードを有するメモリユニットが行および列方向に２行２列に配置される。個々のメモリユニットには、行方向に沿って第１のメタル配線領域が確保され、列方向に沿って第２のメタル配線領域が確保される。第１のメタル配線領域には第１メタル層が配線可能であり、第２のメタル配線領域には第２メタル層が配線可能である。
また、本願に開示される技術に係るメモリセルによれば、１つに記憶ノードを有するメモリユニットが行および列方向に２行２列に配置される。個々のメモリユニットには、個々のメモリユニットには、行方向に沿って第１−１、および第１−２のメタル配線領域が確保され、列方向に沿って第２−１、および第２−２のメタル配線領域が確保される。第１−１のメタル配線領域には第１メタル層が配線可能であり、第１−２のメタル配線領域には第３メタル層が配線可能である。第２−１のメタル配線領域には第３メタル層が配線可能であり、第２−２のメタル配線領域には第２または第３メタル層が配線可能である。
これらにより、２行２列に配置される４つのメモリユニットのうちメモリセルとして使用されるユニットの選択、および個々のメモリユニットの各メタル配線領域への各メタル層の配線を有無に応じて、回路構成や駆動能力が異なる複数種類のメモリセルを実現することができる。

第１実施形態の基本メモリセルのレイアウト図である。 基本メモリセル（１ポートメモリセル）の回路図である。 第１実施形態の基本メモリセルを２ポートメモリセルにレイアウトした図である。 ２ポートメモリセルの回路図である。 第１実施形態の基本メモリセルを１ポートの高駆動能力メモリセルにレイアウトした図である。 １ポートの高駆動能力メモリセルの回路図である。 第１実施形態の基本メモリセルを２ポートの高駆動能力メモリセルにレイアウトした図である。 ２ポートの高駆動能力メモリセルの回路図である。 第１実施形態の基本メモリセルを１ポートの低電圧型メモリセルにレイアウトした図である。 １ポートの低電圧型メモリセルの回路図である。 第１実施形態の基本メモリセルを２ポートの低電圧型メモリセルにレイアウトした図である。 ２ポートの低電圧型メモリセルの回路図である。 第１実施形態の基本メモリセルを１ポートの高駆動能力メモリセルにレイアウトした図（別例）である。 １ポートの高駆動能力メモリセルの回路図（別例）である。 第２実施形態の基本メモリセルのレイアウト図である。 第２実施形態の基本メモリセルを２ポートメモリセルにレイアウトした図である。 第２実施形態の基本メモリセルを１ポートの高駆動能力メモリセルにレイアウトした図である。 第２実施形態の基本メモリセルを２ポートの高駆動能力メモリセルにレイアウトした図である。 第２実施形態の基本メモリセルを１ポートの低電圧型メモリセルにレイアウトした図である。 第２実施形態の基本メモリセルを２ポートの低電圧型メモリセルにレイアウトした図である。 第２実施形態の基本メモリセルを１ポートの高駆動能力メモリセルにレイアウトした図（別例）である。 基本メモリセル当たりの各種メモリセルの個数を示す図である。 各実施形態の基本メモリセルと専用メモリセルとの面積比を示す図である。

図１は第１実施形態の拡散層やポリシリコン層などのバルクに係る層が固定のモリセルを構成する基本メモリセル１ａである。メタル層およびコンタクト層の少なくとも何れか１層を変更して多様な回路仕様に対応可能なメモリセルのベースとなるレイアウトである。４つのメモリユニット１１Ａａ、１１Ｂａ、１２Ａａ、１２Ｂａが２行２列に配置されて構成されている。行方向（Ｘ１−Ｘ２）には、メモリユニット１１Ａａとメモリユニット１１Ｂａ、およびメモリユニット１２Ａａとメモリユニット１２Ｂａとが、各々、並置されて隣接配置されている。列方向（Ｙ１−Ｙ２）には、メモリユニット１１Ａａとメモリユニット１２Ａａ、およびメモリユニット１１Ｂａとメモリユニット１２Ｂａとが、鏡面対称に隣接配置されている。尚、図１に記載されている第３コンタクトとは、メタル配線間を接続する、いわゆるビアコンタクトである。

メモリユニットの構成について説明する。メモリユニット１１Ａａ、１１Ｂａ、１２Ａａ、１２Ｂａは何れも同一の構成である。以下では、メモリユニット１１Ａａを代表して説明する。第１拡散層２１ａ、第２拡散層２３ａ、第３拡散層２２−１ａ、第４拡散層２２−２ａは、列方向（Ｙ１−Ｙ２）に長尺の矩形形状を有し行方向（Ｘ１−Ｘ２）に並置されている。各々の第１拡散層２１ａ、第２拡散層２３ａには、行方向（Ｘ１−Ｘ２）に２本のゲート層が交差している。トランジスタが並列接続された構成である。第３拡散層２２−１ａには、第１拡散層２１ａを交差する列方向（Ｙ２）側のゲート層が直結されている。第４拡散層２２−２ａには、第２拡散層２３ａを交差する列方向（Ｙ１）側のゲート層が直結されている。第３拡散層２２−１ａ、第４拡散層２２−２ａの列方向（Ｙ１）側のメモリユニット１２Ａａへの領域限界は、第２のメタル配線領域２Ａ−１ａである。

列方向（Ｙ２）側および（Ｙ１）側の第１拡散層２１ａ、第２拡散層２３ａの外方には、行方向（Ｘ１−Ｘ２）に基本メモリセル１ａを貫いて、上層メタル層により第１ワード線ＷＬＡ１、および第２ワード線ＷＬＢ１が配線されている。第１ワード線ＷＬＡ１は第１拡散層２１ａの列方向（Ｙ１）側に交差しているゲート層、および第２拡散層２３ａの列方向（Ｙ２）側に交差しているゲート層に、第２コンタクト層を介して接続されている。第１ワード線ＷＬＡ１から第２コンタクト層までは中層メタル層で配線されている。尚、第２ワード線ＷＬＢ１は行方向（Ｘ２）側に隣接して並置されているメモリユニット１１Ｂａの対応ゲート層に中層メタル層および第２コンタクト層を介して接続されている。

第１拡散層２１ａ、第２拡散層２３ａは、各ゲート層から列方向（Ｙ１）側および（Ｙ２）側の外方領域、およびゲート層に挟まれた領域の各々に、上層メタル層、中層メタル層、下層メタル層の何れかと接続される第１コンタクト層を備えている。

第１拡散層２１ａに交差するゲート層に挟まれた領域にある第１コンタクト層、第３拡散層２２−１ａに交差するゲート層から列方向（Ｙ１）側の外方領域にある第１コンタクト層、および第４拡散層２２−２ａと第２拡散層２３ａとを貫くゲート層にある第１コンタクト層は、下層メタル層で接続されて記憶ノードＮ１を構成する。また、第２拡散層２３ａに交差するゲート層に挟まれた領域にある第１コンタクト層、第４拡散層２２−２ａに交差するゲート層から列方向（Ｙ２）側の外方領域にある第１コンタクト層、および第１拡散層２１ａと第３拡散層２２−１ａとを貫くゲート層にある第１コンタクト層は、下層メタル層で接続されて相補記憶ノード／Ｎ１を構成する。これらの下層メタル層により１対の記憶ノードを構成している。

第１拡散層２１ａのメモリユニット１１Ａａとメモリユニット１２Ａａとの境界にある第１コンタクト層（Ｂ）には列方向（Ｙ１−Ｙ２）に中層メタル層で配線されるビット線ＢＬＡが接続される。第１拡散層２１ａに交差するゲート層から列方向（Ｙ２）側の外方領域のメモリユニット１１Ａａの境界にある第１コンタクト層（Ｇ）には列方向（Ｙ１−Ｙ２）に中層メタル層で配線される接地線ＧＮＤが接続される。

第３拡散層２２−１ａに交差するゲート層から列方向（Ｙ２）側の外方領域のメモリユニット１１Ａａの境界にある第１コンタクト層（Ｖ）、および第４拡散層２２−２ａのメモリユニット１１Ａａとメモリユニット１２Ａａとの境界にある第１コンタクト層（Ｖ）には列方向（Ｙ１−Ｙ２）に中層メタル層で配線される電源線ＶＤＤが接続される。

第２拡散層２３ａのメモリユニット１１Ａａとメモリユニット１２Ａａとの境界にある第１コンタクト層（Ｇ）には列方向（Ｙ１−Ｙ２）に中層メタル層で配線される接地線ＧＮＤが接続される。第２拡散層２３ａに交差するゲート層から列方向（Ｙ２）側の外方領域のメモリユニット１１Ａａの境界にある第１コンタクト層（Ｂ）には列方向（Ｙ１−Ｙ２）に中層メタル層で配線される相補ビット線／ＢＬＡが接続される。

以上の接続から、メモリユニット１１Ａａは図２に示す構成となる。すなわち、第１拡散層２１ａと第３拡散層２２−１ａとを貫くゲート層で構成されるトランジスタ（Ｔ２）、（Ｔ３）によりインバータゲートＩ２が構成される。第２拡散層２３ａと第４拡散層２２−２ａとを貫くゲート層で構成されるトランジスタ（Ｔ４）、（Ｔ５）によりインバータゲートＩ１が構成される。インバータゲートＩ１、Ｉ２により１ビットを記憶するメモリコアが構成される。また、第１拡散層２１ａに交差するゲート層のうち列方向（Ｙ１）側のゲート層により構成されるトランジスタ（Ｔ１）は、メモリコアの記憶ノードＮ１とビット線ＢＬＡとの間に介在するトランスファゲートを構成し、第２拡散層２３ａに交差するゲート層のうち列方向（Ｙ２）側のゲート層により構成されるトランジスタ（Ｔ６）は、メモリコアの相補記憶ノード／Ｎ１と相補ビット線／ＢＬＡとの間に介在するトランスファゲートを構成する。

ここで、ビット線ＢＬＡ、相補ビット線／ＢＬＡ、接地線ＧＮＤ、および電源線ＶＤＤは、中層メタル層により列方向（Ｙ１−Ｙ２）に、メモリユニット１１Ａａ、１２Ａａを貫いて、配線される。

基本メモリセル１ａには、行方向（Ｘ１−Ｘ２）に並置されるメモリユニットを貫く、第１のメタル配線領域１１−１ａ、１１−２ａ、１２−１ａ、１２−２ａが確保される。第１のメタル配線領域１１−１ａ、１１−２ａ、および１２−１ａ、１２−２ａは、各々、第１ワード線ＷＬＡ１、第２ワード線ＷＬＢ１間、および第１ワード線ＷＬＡ２、第２ワード線ＷＬＢ２間とに確保される。第１のメタル配線領域１１−１ａ、１１−２ａは、第１ワード線ＷＬＡ１、および第２ワード線ＷＬＢ１間に等間隔に２本分配置され、メモリユニット１１Ａａ、１１Ｂａを貫いて確保されている。第１のメタル配線領域１２−１ａ、１２−２ａは、第１ワード線ＷＬＡ２、および第２ワード線ＷＬＢ２間に等間隔に２本分配置され、メモリユニット１２Ａａ、１２Ｂａを貫いて確保されている。第１のメタル配線領域１１−１ａ、１１−２ａ、１２−１ａ、１２−２ａには、メモリセルの種別に応じて上層メタル層が配線される。これにより、第１ワード線ＷＬＡ１、第２ワード線ＷＬＢ１、第１のメタル配線領域１１−１ａ、および１１−２ａ間の配線ピッチは、上層メタル層の最小ピッチにすることができる。

また、基本メモリセル１ａには、列方向（Ｙ１−Ｙ２）に鏡面対称に配置されるメモリユニットを貫く、第２のメタル配線領域２Ａ−１ａ、２Ａ−２ａ、２Ｂ−１ａ、２Ｂ−２ａが確保される。第２のメタル配線領域２Ａ−１ａ、２Ａ−２ａは、メモリユニット１１Ａａ、１２Ａａを貫いて確保されており、第２のメタル配線領域２Ｂ−１ａ、２Ｂ−２ａは、メモリユニット１１Ｂａ、１２Ｂａを貫いて確保されている。各第２のメタル配線領域２Ａ−１ａ、２Ａ−２ａ、２Ｂ−１ａ、２Ｂ−２ａは、第２のメタル配線領域２Ａ−１ａでは、ビット線ＢＬＡと電源線ＶＤＤとの間に配置される。第２のメタル配線領域２Ａ−２ａでは、電源線ＶＤＤと相補ビット線／ＢＬＡとの間に配置される。同様に、第２のメタル配線領域２Ｂ−１ａでは、ビット線ＢＬＢと電源線ＶＤＤとの間に配置される。第２のメタル配線領域２Ｂ−２ａでは、電源線ＶＤＤと相補ビット線／ＢＬＢとの間に配置される。第２のメタル配線領域２Ａ−１ａ、２Ａ−２ａ、２Ｂ−１ａ、２Ｂ−２ａには、中層メタル層が配線される。メモリユニット１１Ａａ、１２Ａａ、１１Ｂａ、１２Ｂａの各々を貫く中層メタル層は、接地線ＧＮＤ、ビット線ＢＬＡ又はＢＬＢ、電源線ＶＤＤ、相補ビット線／ＢＬＡまたは／ＢＬＢ、接地線ＧＮＤ、および第２のメタル配線領域２Ａ−１ａ、２Ａ−２ａ、または２Ｂ−１ａ、２Ｂ−２ａの計７本である。

また、行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１２Ａａ、１２Ｂａには、第１拡散層２１ａ、第２拡散層２３ａ、第３拡散層２２−１ａ、第４拡散層２２−２ａの外方に、行方向（Ｘ１−Ｘ２）に基本メモリセル１ａを貫いて、上層メタル層により第１ワード線ＷＬＡ２および第２ワード線ＷＬＢ２が配線されている。第１ワード線ＷＬＡ２は行方向（Ｘ１）側に配置されているメモリユニット１２Ａａに、第２コンタクト層を介して接続されている。第１ワード線ＷＬＡ２から第２コンタクト層までは中層メタル層で配線されている。第２ワード線ＷＬＢ２は行方向（Ｘ２）側に配置されているメモリユニット１２Ｂａに、第２コンタクト層を介して接続されている。第２ワード線ＷＬＢ２から第２コンタクト層までは中層メタル層で配線されている。

図２は、基本メモリセル１の回路図である。拡散層やポリシリコン層などのバルクに係る層が固定されたベースとなるレイアウト（図１）で実現される回路図である。メモリユニット１１Ａａ、１１Ｂａ、１２Ａａ、１２Ｂａは、各々、１ビットメモリコアを備えている。各メモリユニット１１Ａａ、１１Ｂａ、１２Ａａ、１２Ｂａは、各々、ワード線ＷＬＡ１、ＷＬＢ１、ＷＬＡ２、ＷＬＢ２で選択制御される。この構成により、１ポートのメモリセルを構成する。

図３は、第１実施形態の基本メモリセル１ａに対して上層メタル層、中層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル１ａから２ポートのメモリセルを得るためのメタル結線である。第１のメタル配線領域１１−１ａ、１１−２ａ、１２−１ａ、１２−２ａに、上層メタル層２４ａ、２５ａ、２８ａ、２９ａを配線する。上層メタル層２４ａは、行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１１Ａａ、１１Ｂａの、対応する記憶ノードを接続する。上層メタル層２４ａ、第３コンタクト層、中層メタル層、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａａの記憶ノードＮ１をメモリユニット１１Ｂａの対応する記憶ノードに接続する。上層メタル層２５ａは、行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１１Ａａ、１１Ｂａの、対応する相補記憶ノードを接続する。上層メタル層２５ａ、第３コンタクト層、中層メタル層、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａａの相補記憶ノード／Ｎ１をメモリユニット１１Ｂａの対応する相補記憶ノードに接続する。上層メタル層２８ａ、２９ａも同様である。行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１２Ａａ、１２Ｂａの、対応する記憶ノードおよび相補記憶ノードを、各々を接続する。

更に、列方向に鏡面対称に配置されているメモリユニット１１Ｂａ、１２Ｂａについて、分岐コンタクト層２６ａ、２７ａ、３０ａ、３１ａを削除する。ここで、分岐コンタクト層とは、記憶ノードおよび相補記憶ノードを構成する下層メタル層と拡散層とを接続する第１コンタクト層の一部である。分岐コンタクト層２６ａ、３０ａは、メモリユニット１１Ｂａ、１２Ｂａの相補記憶ノードＮ１と、メモリユニット１１Ｂａ、１２Ｂａの第３拡散層２２−１ａとを接続するコンタクト層である。分岐コンタクト層２７ａ、３１ａは、メモリユニット１１Ｂａ、１２Ｂａの相補記憶ノード／Ｎ１と、メモリユニット１１Ｂａ、１２Ｂａの第４拡散層２２−２ａとを接続するコンタクト層である。メモリコアを構成する１対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線ＶＤＤとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。

図４は、２ポートメモリセルとする場合の回路図である。基本メモリセル１ａ（図１）に対して上層メタル層、およびコンタクト層を形成するガラスマスクを変更したレイアウト（図３）により得られるメモリセルの回路図である。

メモリユニット１１Ａａとメモリユニット１１Ｂａ、およびメモリユニット１２Ａａとメモリユニット１２Ｂａは、各々、１対の記憶ノードのうち互いに対応するノードが上層メタル層２４ａ、２５ａ、および２８ａ、２９ａで接続されている。また、メモリユニット１１Ｂａ、１２Ｂａは、メモリコアを構成するインバータゲートの電源線ＶＤＤからの信号経路が、分岐コンタクト層２６ａ、２７ａ、３０ａ、および３１ａを削除することにより分断されている。

これにより、メモリユニット１１Ａａのメモリコアは、第１ワード線ＷＬＡ１により選択されるポートと、第２ワード線ＷＬＢ１により選択されるポートとの２ポートでアクセスされる。また、メモリユニット１２Ａａのメモリコアは、第１ワード線ＷＬＡ２により選択されるポートと、第２ワード線ＷＬＢ２により選択されるポートとの２ポートでアクセスされる。

図５は、第１実施形態の基本メモリセル１ａに対して中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル１ａから１ポートの高駆動能力メモリセルを得るためのメタル結線である。第２のメタル配線領域２Ａ−１ａ、２Ａ−２ａ、２Ｂ−１ａ、２Ｂ−２ａに、中層メタル層３２ａ、３３ａ、３４ａ、３５ａを配線する。中層メタル層３２ａは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａａ、１２Ａａの、対応する記憶ノードを接続する。中層メタル層３２ａ、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａａの記憶ノードＮ１をメモリユニット１２Ａａの対応する記憶ノードに接続する。中層メタル層３３ａは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａａ、１２Ａａの、対応する相補記憶ノードを接続する。中層メタル層３３ａ、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａａの相補記憶ノード／Ｎ１をメモリユニット１２Ａａの対応する相補記憶ノードに接続する。中層メタル層３４ａ、３５ａも同様である。列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ｂａ、１２Ｂａの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。

メモリユニット１１Ａａ、１２Ａａ間の境界、およびメモリユニット１１Ｂａ、１２Ａａ間の境界にある第４拡散層２２−２ａの第１コンタクト層（Ｖ）と電源線ＶＤＤとの接続と、中層メタル層３３ａおよび３５ａとの干渉を防ぐため、電源線ＶＤＤを、図示しない下層メタル層を介して第４拡散層２２−２ａのコンタクト層（Ｖ）に接続する。

図６は、１ポートの高駆動能力メモリセルとする場合の回路図である。基本メモリセル１ａ（図１）に対して中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更したレイアウト（図５）により得られるメモリセルの回路図である。

メモリユニット１１Ａａとメモリユニット１２Ａａ、およびメモリユニット１１Ｂａとメモリユニット１２Ｂａは、各々、１対の記憶ノードのうち互いに対応するノードが中層メタル層３２ａ、３３ａ、および３４ａ、３５ａで接続されている。メモリコアへのアクセスに際しては、第１ワード線ＷＬＡ１、ＷＬＡ２、および第２ワード線ＷＬＢ１、ＷＬＢ２は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。

これにより、メモリユニット１１Ａａ、１２Ａａで１つのメモリコアを構成し、メモリユニット１１Ｂａ、１２Ｂａで１つのメモリコアを構成する。各々は、並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、２つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。

図７は、第１実施形態の基本メモリセル１ａに対して上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル１ａから２ポートの高駆動能力メモリセルを得るためのメタル結線である。第１のメタル配線領域１１−１ａ、１１−２ａ、１２−１ａ、１２−２ａに、上層メタル層２４ａ、２５ａ、２８ａ、２９ａを配線する。上層メタル層２４ａは、行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１１Ａａ、１１Ｂａの、対応する記憶ノードを接続する。上層メタル層２４ａ、第３コンタクト層、中層メタル層、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａａの記憶ノードＮ１をメモリユニット１１Ｂａの対応する記憶ノードに接続する。上層メタル層２５ａは、行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１１Ａａ、１１Ｂａの、対応する相補記憶ノードを接続する。上層メタル層２５ａ、第３コンタクト層、中層メタル層、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａａの相補記憶ノード／Ｎ１をメモリユニット１１Ｂａの対応する相補記憶ノードに接続する。上層メタル層２８ａ、２９ａも同様である。行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１２Ａａ、１２Ｂａの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。

また、列方向に鏡面対称に配置されているメモリユニット１１Ｂａ、１２Ｂａについて、分岐コンタクト層２６ａ、２７ａ、３０ａ、３１ａを削除する。分岐コンタクト層２６ａ、３０ａは、第１拡散層２１ａの第１コンタクト層に接続する下層メタル層と第３拡散層２２−１ａとを接続する。分岐コンタクト層２７ａ、３１ａは、第２拡散層２３ａの第１コンタクト層に接続する下層メタル層と第４拡散層２２−２ａとを接続する。メモリコアを構成する１対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線ＶＤＤとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。

以上のメタル配線は、２ポートのメモリセルを構成する際のレイアウト（図３）と同様である。

更に、第２のメタル配線領域２Ａ−１ａ、２Ａ−２ａに、中層メタル層３２ａ、３３ａを配線する。中層メタル層３２ａは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａａ、１２Ａａの、対応する記憶ノードを接続する。中層メタル層３２ａ、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａａの記憶ノードＮ１をメモリユニット１２Ａａの対応する記憶ノードに接続する。中層メタル層３３ａは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａａ、１２Ａａの、対応する相補記憶ノードを接続する。中層メタル層３３ａ、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａａの相補記憶ノード／Ｎ１をメモリユニット１２Ａａの対応する相補記憶ノードに接続する。

以上のメタル配線は、１ポートの高駆動能力メモリセルを構成する際のレイアウト（図５）のうち、中層メタル層３２ａ、３３ａと同様である。

メモリユニット１１Ａａ、１２Ａａ間の境界にある第４拡散層２２−２ａの第１コンタクト層（Ｖ）と電源線ＶＤＤとの接続と、中層メタル層３３ａとの干渉を防ぐため、電源線ＶＤＤを、図示しない下層メタル層を介して第３拡散層２２−１ａのコンタクト層（Ｖ）に接続する。

図８は、２ポートの高駆動能力メモリセルとする場合の回路図である。基本メモリセル１ａ（図１）に対して上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更したレイアウト（図７）により得られるメモリセルの回路図である。

図４に例示した２ポートのメモリセルの回路図に、メモリユニット１１Ａａとメモリユニット１２Ａａの各々の１対の記憶ノードのうち互いに対応するノードが中層メタル層３２ａ、３３ａで接続された構成である。メモリコアへのアクセスに際しては、第１ワード線ＷＬＡ１、ＷＬＡ２、および第２ワード線ＷＬＢ１、ＷＬＢ２は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。

これにより、メモリユニット１１Ａａ、１２Ａａ、１１Ｂａ、１２Ｂａで１つのメモリコアを構成する。ここで、メモリユニット１１Ｂａ、１２Ｂａにあるメモリコアは不使用とされている。メモリユニット１１Ａａ、１２Ａａのメモリコアが並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、２つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。また、アクセスは、第１ワード線ＷＬＡ１、ＷＬＡ２、あるいは第２ワード線ＷＬＢ１、ＷＬＢ２の各々から行われる２ポートの構成である。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる２ポートのメモリセルが構成される。

図９は、第１実施形態の基本メモリセル１ａに対して中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル１ａから１ポートの低電圧型メモリセルを得るためのメタル結線である。

図５に図示した１ポートの高駆動能力メモリセルのレイアウト図と同様に、第２のメタル配線領域２Ａ−１ａ、２Ａ−２ａ、２Ｂ−１ａ、２Ｂ−２ａに、中層メタル層３２ａ、３３ａ、３４ａ、３５ａを配線する。中層メタル層３２ａは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａａ、１２Ａａの、対応する記憶ノードを接続する。メモリユニット１１Ａａの記憶ノードＮ１をメモリユニット１２Ａａの対応する記憶ノードに接続する。中層メタル層３３ａは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａａ、１２Ａａの、対応する相補記憶ノードを接続する。メモリユニット１１Ａａの相補記憶ノード／Ｎ１をメモリユニット１２Ａａの対応する相補記憶ノードに接続する。中層メタル層３４ａ、３５ａも同様である。列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ｂａ、１２Ｂａの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。

また、行方向に並置されているメモリユニット１２Ａａ、１２Ｂａについて、分岐コンタクト層３９ａ、４０ａ、３０ａ、３１ａを削除する。分岐コンタクト層３９ａ、３０ａは、第１拡散層２１ａの第１コンタクト層に接続する下層メタル層と第３拡散層２２−１ａとを接続する。分岐コンタクト層４０ａ、３１ａは、第２拡散層２３ａの第１コンタクト層に接続する下層メタル層と第４拡散層２２−２ａとを接続する。メモリコアを構成する１対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線ＶＤＤとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。

また、メモリユニット１２Ａａ、１２Ｂａについて、分岐コンタクト層３８ａ、４１ａ、４２ａ、４３ａを削除する。分岐コンタクト層４１ａ、４３ａは、第１拡散層２１ａと第３拡散層２２−１ａとを貫くゲート層にある第１コンタクト層である。第２拡散層２３ａの第１コンタクト層に接続される下層メタル層、および第１拡散層２１ａと第３拡散層２２−１ａとを貫くゲート層を接続する。分岐コンタクト層３８ａ、４２ａは、第２拡散層２３ａと第４拡散層２２−２ａとを貫くゲート層にある第１コンタクト層である。第１拡散層２１ａの第１コンタクト層に接続される下層メタル層、および第２拡散層２３ａと第４拡散層２２−２ａとを貫くゲート層を接続する。

そして、第１拡散層２１ａと第３拡散層２２−１ａとを貫くゲート層は、列方向（Ｙ１−Ｙ２）に中層メタル層で配線される接地線ＧＮＤから、第１拡散層２１ａにおいてこの貫くゲート層から列方向（Ｙ１）側の外方領域にある第１コンタクト層（Ｇ）、下層メタル層、および第１コンタクト層を介して、接地線ＧＮＤに接続される。また、第２拡散層２３ａと第４拡散層２２−２ａとを貫くゲート層は、列方向（Ｙ１−Ｙ２）に中層メタル層で配線される接地線ＧＮＤから、第２拡散層２３ａにおいてこの貫くゲート層から列方向（Ｙ２）側の外方領域にある第１コンタクト層（Ｇ）、下層メタル層、および第１コンタクト層を介して、接地線ＧＮＤに接続される。メモリコアを構成する１対のインバータゲートにおいて、各インバータゲートの入力を接地線ＧＮＤとすることにより、出力ノードである記憶ノードあるいは相補記憶ノードと接地線ＧＮＤとの間に介在する信号経路を開路するものである。これらにより、メモリコアは動作しない状態とすることができる。

メモリユニット１１Ａａ、１２Ａａ間の境界およびメモリユニット１１Ｂａ、１２Ｂａ間の境界にある第４拡散層２２−２ａの第１コンタクト層（Ｖ）と電源線ＶＤＤとの接続と、中層メタル層３３ａおよび３５ａとの、干渉を防ぐため、電源線ＶＤＤを、図示しない下層メタル層を介して第４拡散層２２−２ａのコンタクト層（Ｖ）に接続する。

図１０は、１ポートの低電圧型メモリセルとする場合の回路図である。基本メモリセル１ａ（図１）に対して中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更したレイアウト（図９）により得られるメモリセルの回路図である。

図６に例示した１ポートの高駆動能力メモリセルの回路図とは次の２点において異なっている。第１点は以下の通りである。メモリユニット１２Ａａ、１２Ｂａにおいて、メモリコアを構成するインバータゲートの電源線ＶＤＤからの信号経路が、分岐コンタクト層３９ａ、４０ａ、３０ａ、３１ａを削除することにより分断された構成である。また、分岐コンタクト層３８ａ、４１ａ、４２ａ、４３ａを削除すること、第１拡散層２１ａと第３拡散層２２−１ａとを貫くゲート層にある第１コンタクト層を接地線ＧＮＤに、および第２拡散層２３ａと第４拡散層２２−２ａとを貫くゲート層にある第１コンタクト層を接地線ＧＮＤに接続することにより、メモリコアを構成するインバータゲートの接地線ＧＮＤからの信号経路が分断されている。

第２点は以下の通りである。図６の場合とは異なり第１ワード線ＷＬＡ２および第２ワード線ＷＬＢ２の導通方法が異なっている。メモリコアへのアクセスに際しては、第１ワード線ＷＬＡ２はアンド回路の出力信号が入力される。アンド回路には第１ワード線ＷＬＡ１とライトイネーブル信号ＷＥＡとが入力される。ライトイネーブル信号ＷＥＡは、ライトアクセス時には、ハイレベルとなる。同様に第２ワード線ＷＬＢ２はアンド回路の出力信号が入力される。アンド回路には第２ワード線ＷＬＢ１とライトイネーブル信号ＷＥＢとが入力される。ライトアクセス時には、ライトイネーブル信号ＷＥＡ、ＷＥＢは、ハイレベルであり、第１ワード線ＷＬＡ１、第２ワード線ＷＬＢ１の選択に応じて第１ワード線ＷＬＡ２、第２ワード線ＷＬＢ２もハイレベルとなる。メモリセルを構成する２組のトランスファゲートが共に（例えば、ビット線ＢＬＡ、／ＢＬＡに接続されるトランスファゲートＴ１、Ｔ６、Ｔ７、Ｔ１２）が導通する。これに対して、リードアクセス時には、ライトイネーブル信号ＷＥＡ、ＷＥＢは、ローレベルである。これにより、第１ワード線ＷＬＡ２、第２ワード線ＷＬＢ２はローレベルに維持される。第１ワード線ＷＬＡ１、第２ワード線ＷＬＢ１の選択に応じて、メモリセルを構成する２組のトランスファゲートのうち一方のトランスファゲート（例えば、ビット線ＢＬＡ、／ＢＬＡに接続されるトランスファゲートＴ１、Ｔ６）が導通する。

これにより、メモリユニット１１Ａａ、１２Ａａで１つのメモリコアを構成し、メモリユニット１１Ｂａ、１２Ｂａで１つのメモリコアを構成する。各々のメモリコアは２組のトランスファゲートを備えており、よって、ライトアクセス時に、基本メモリセル１ａと比較し、メモリコアとビット線との間の径路が低抵抗で接続され、トランスファゲートに流れる電流を増加させることができる。これに対して、リードアクセス時には、うち１組が導通する。よって、ライトアクセス時と比較し、トランスファゲートに流れる電流を低減することができる。近年の電源電圧の低電圧化に伴い、メモリセルは、データ保持特性を高めた低電圧型メモリセルに設計されている。図９、１０の構成とすることにより、ライトアクセス時に２組のトランスファゲートを共に導通して信号経路の抵抗を低減する。これにより、低電圧型メモリセルへの書込み能力を高めることができ、データ保持能力の高い低電圧型メモリセルに対してデータの書込みを行うことができる。一方、リードアクセス時には、一方のトランスファゲートを導通して信号経路上の抵抗値を確保する。トランスファゲートを挟んで低電圧型メモリセルの内外を電気的にある程度分離することができ、記憶されているデータが外部の影響により反転しない構成とすることができる。低電圧型メモリセルにおいて、ライト特性を改善したメモリセルとすることができる。

図１１は、第１実施形態の基本メモリセル１ａに対して下層メタル層、中層メタル層、上層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル１ａから２ポートの低電圧型メモリセルを得るためのメタル結線である。

図７に図示した２ポートの高駆動能力メモリセルのレイアウト図と同様に、第１のメタル配線領域１１−１ａ、１１−２ａ、１２−１ａ、１２−２ａに、上層メタル層２４ａ、２５ａ、２８ａ、２９ａを配線する。上層メタル層２４ａは、行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１１Ａａ、１１Ｂａの、対応する記憶ノードを接続する。上層メタル層２４ａ、第３コンタクト層、中層メタル層、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａａの記憶ノードＮ１をメモリユニット１１Ｂａの対応する記憶ノードに接続する。上層メタル層２５ａは、行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１１Ａａ、１１Ｂａの、対応する相補記憶ノードを接続する。上層メタル層２５ａ、第３コンタクト層、中層メタル層、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａａの相補記憶ノード／Ｎ１をメモリユニット１１Ｂａの対応する相補記憶ノードに接続する。上層メタル層２８ａ、２９ａも同様である。行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１２Ａａ、１２Ｂａの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。

また、列方向に鏡面対称に配置されているメモリユニット１１Ｂａ、１２Ｂａについて、分岐コンタクト層２６ａ、２７ａ、３０ａ、３１ａを削除する。分岐コンタクト層２６ａ、３０ａは、第１拡散層２１ａの第１コンタクト層に接続する下層メタル層と第３拡散層２２−１ａとを接続する。分岐コンタクト層２７ａ、３１ａは、第２拡散層２３ａの第１コンタクト層に接続する下層メタル層と第４拡散層２２−２ａとを接続する。メモリコアを構成する１対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線ＶＤＤとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。

更に、第２のメタル配線領域２Ａ−１ａ、２Ａ−２ａに、中層メタル層３２ａ、３３ａを配線する。中層メタル層３２ａは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａａ、１２Ａａの、対応する記憶ノードを接続する。中層メタル層３２ａ、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａａの記憶ノードＮ１をメモリユニット１２Ａａの対応する記憶ノードに接続する。中層メタル層３３ａは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａａ、１２Ａａの、対応する相補記憶ノードを接続する。中層メタル層３３ａ、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａａの相補記憶ノード／Ｎ１をメモリユニット１２Ａａの対応する相補記憶ノードに接続する。

また、メモリユニット１２Ａａについて、分岐コンタクト層３９ａ、４０ａを削除する。分岐コンタクト層３９ａは、第１拡散層２１ａの第１コンタクト層に接続する下層メタル層と第３拡散層２２−１ａとを接続する。分岐コンタクト層４０ａは、第２拡散層２３ａの第１コンタクト層に接続する下層メタル層と第４拡散層２２−２ａとを接続する。メモリコアを構成する１対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線ＶＤＤとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。

また、メモリユニット１２Ａａ、１２Ｂａについて、分岐コンタクト層３８ａ、４１ａ、４２ａ、４３ａを削除する。そして、第１拡散層２１ａと第３拡散層２２−１ａとを貫くゲート層は、列方向（Ｙ１−Ｙ２）に中層メタル層で配線される接地線ＧＮＤから、第１拡散層２１ａにおいてこの貫くゲート層から列方向（Ｙ１）側の外方領域にある第１コンタクト層（Ｇ）、下層メタル層、および第１コンタクト層を介して、接地線ＧＮＤに接続される。また、第２拡散層２３ａと第４拡散層２２−２ａとを貫くゲート層は、列方向（Ｙ１−Ｙ２）に中層メタル層で配線される接地線ＧＮＤから、第２拡散層２３ａにおいてこの貫くゲート層から列方向（Ｙ２）側の外方領域にある第１コンタクト層（Ｇ）、下層メタル層、および第１コンタクト層を介して、接地線ＧＮＤに接続される。メモリコアを構成する１対のインバータゲートにおいて、各インバータゲートの入力を接地線ＧＮＤとすることにより、出力ノードである記憶ノードあるいは相補記憶ノードと接地線ＧＮＤとの間に介在する信号経路を開路するものである。これらにより、メモリコアは動作しない状態とすることができる。

図１２は、第１実施形態の２ポートの低電圧型メモリセルとする場合の回路図である。基本メモリセル１ａ（図１）に対して上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更したレイアウト（図１１）により得られるメモリセルの回路図である。

図１２に例示した２ポートの低電圧型メモリセルの回路図は、図１０に例示の１ポートの場合とは以下の点で異なる。第１に、図１０においてメモリユニット１１Ｂａとメモリユニット１２Ｂａとを接続する中層メタル層３４ａ、３５ａは配線されない。第２に、図１０のメモリユニット１１Ｂａに配置される分岐コンタクト層２６ａ、２７ａは削除される。第３に、メモリユニット１１Ａａとメモリユニット１１Ｂａ、およびメモリユニット１２Ａａとメモリユニット１２Ｂａとは、各々、１対の記憶ノードのうち互いに対応するノードが上層メタル層２４ａ、２５ａ、および２８ａ、２９ａで接続される。メモリコアへアクセスする際のワード線の制御は、図１０の場合と同様である。

メモリユニット１１Ａａ、１２Ａａ、１１Ｂａ、１２Ｂａで１つのメモリコアを構成し、２組のトランスファゲートを備えている。ライトアクセス時には、２組のトランスファゲートが導通するのに対して、リードアクセス時には、２組のトランスファゲートのうち１組が導通する。リードアクセスに対してライトアクセスにおいてメモリコアとビット線との間の径路が低抵抗で接続される。よって、図９、１０に示した１ポートの低電圧型メモリセルと同様に、低電圧型メモリセルにおいて、ライト特性を改善したメモリセルとすることができる。また、リードアクセス時に、ビット線からの流入する電流によるメモリセルの反転を防ぐことができる２ポートの低電圧型メモリセルとすることができる２ポートのメモリセルが構成される。

図１３は、基本メモリセル１ａに対して、上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトであり図５の別例である。基本メモリセル１ａから１ポートの高駆動能力メモリセルを得るためのメタル結線の別例である。第１のメタル配線領域１１−１ａ、１１−２ａに、各々、上層メタル層４４ａ、４５ａを配線する。上層メタル層４４ａは、ビット線ＢＬＡから、第３コンタクト層、中層メタル層、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ｂａ、１２Ｂａに共通の第１拡散層２１ａにある第１コンタクト層（Ｂ）に接続される。上層メタル層４５ａは、相補ビット線／ＢＬＡから、第３コンタクト層、中層メタル層、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ｂａの第２拡散層２３ａにある第１コンタクト層（Ｂ）に接続される。尚、メモリユニット１２Ｂａの第２拡散層２３ａにある第１コンタクト層（Ｂ）には、列方向（Ｙ１−Ｙ２）のＹ１側に隣接する他の基本メモリセル１ａに配置される上層メタル層４５ａにより接続される。

図１４は、図１３のレイアウトにより実現される１ポートの高駆動能力メモリセルとする場合の図６の別例の回路図である。

メモリユニット１１Ａａ、１１Ｂａ、１２Ａａ、１２Ｂａの各々のメモリコアが、ビット線ＢＬＡおよび相補ビット線／ＢＬＡの間に並列に接続される。メモリコアへのアクセスに際しては、第１ワード線ＷＬＡ１と第２ワード線ＷＬＢ１、および第１ワード線ＷＬＡ２と第２ワード線ＷＬＢ２が、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作される。

これにより、メモリユニット１１Ａａ、１１Ｂａで１つのメモリコア、メモリユニット１２Ａａ、１２Ｂａで１つのメモリコアを構成する。メモリコアは、メモリユニット１１Ａａと１１Ｂａのメモリコア、およびメモリユニット１２Ａａと１２Ｂａのメモリコアが各々並列接続された構成である。アクセスは２本のワード線が同期して行われる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、２つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。

図１５は第２実施形態の拡散層やポリシリコン層などのバルクに係る層が固定のメモリセルを構成する基本メモリセル１ｂである。メタル層およびコンタクト層の少なくとも何れか１層を変更して複数の回路仕様に対応可能なメモリセルのベースとなるレイアウトである。４つのメモリユニット１１Ａｂ、１１Ｂｂ、１２Ａｂ、１２Ｂｂが２行２列に配置されて構成されている。行方向（Ｘ１−Ｘ２）には、メモリユニット１１Ａｂとメモリユニット１１Ｂｂ、およびメモリユニット１２Ａｂとメモリユニット１２Ｂｂとが、各々、鏡面対称に隣接配置されている。列方向（Ｙ１−Ｙ２）には、メモリユニット１１Ａｂとメモリユニット１２Ａｂ、およびメモリユニット１１Ｂｂとメモリユニット１２Ｂｂとが、鏡面対称に隣接配置されている。

メモリユニットの構成について説明する。メモリユニット１１Ａｂ、１１Ｂｂ、１２Ａｂ、１２Ｂｂは何れも同一の構成である。以下では、メモリユニット１１Ａｂを代表して説明する。第１拡散層２１ｂ、第２拡散層２３ｂ、第３拡散層２２−１ｂ、第４拡散層２２−２ｂは、列方向（Ｙ１−Ｙ２）に長尺の矩形形状を有し行方向（Ｘ１−Ｘ２）に並置されている。第１、第２拡散層２１ｂ、２３ｂには、行方向（Ｘ１−Ｘ２）に２本のゲート層が交差している。トランジスタが並列接続された構成である。第３拡散層２２−１ｂに交差するゲート層には、第１拡散層２１ｂを交差する列方向（Ｙ２）側のゲート層が直結されている。第４拡散層２２−２ｂに交差するゲート層には、第２拡散層２３ｂを交差する列方向（Ｙ１）側のゲート層が直結されている。第３拡散層２２−１ｂの列方向（Ｙ１）側のメモリユニット１２Ａｂへの領域限界は、第２のメタル配線領域２Ａ−１ｂである。

列方向（Ｙ２）側および（Ｙ１）側の第１拡散層２１ｂ、第２拡散層２３ｂの外方には、行方向（Ｘ１−Ｘ２）に基本メモリセル１ｂを貫いて、上層メタル層により第１ワード線ＷＬＡ１、および第２ワード線ＷＬＢ１が配線されている。第１ワード線ＷＬＡ１は第１拡散層２１ｂの列方向（Ｙ１）側に交差しているゲート層、および第２拡散層２３ｂの列方向（Ｙ２）側に交差しているゲート層に、第２コンタクト層を介して接続されている。第１ワード線ＷＬＡ１から第２コンタクト層までは第３コンタクト層を介して中層メタル層で配線されている。尚、第２ワード線ＷＬＢ１は行方向（Ｘ２）側に隣接して並置されているメモリユニット１１Ｂｂの対応ゲート層に第３コンタクト層、中層メタル層、および第２コンタクト層を介して接続されている。

第１拡散層２１ｂ、第２拡散層２３ｂは、各ゲート層から列方向（Ｙ１）側および（Ｙ２）側の外方領域、およびゲート層に挟まれた領域の各々に、上層メタル層、中層メタル層、下層メタル層の何れかと接続される第１コンタクト層を備えている。

第１拡散層２１ｂに交差するゲート層に挟まれた領域にある第１コンタクト層、第３拡散層２２−１ｂに交差するゲート層から列方向（Ｙ１）側の外方領域にある第１コンタクト層、および第４拡散層２２−２ｂと第２拡散層２３ｂとを貫くゲート層にある第１コンタクト層は、下層メタル層で接続されて記憶ノードＮ１を構成する。また、第２拡散層２３ｂに交差するゲート層に挟まれた領域にある第１コンタクト層、第４拡散層２２−２ｂに交差するゲート層から列方向（Ｙ２）側の外方領域にある第１コンタクト層、および第１拡散層２１ｂと第３拡散層２２−１ｂとを貫くゲート層にある第１コンタクト層は、下層メタル層で接続されて相補記憶ノード／Ｎ１を構成する。これらの下層メタル層により１対の記憶ノードを構成している。

第１拡散層２１ｂのメモリユニット１１Ａｂとメモリユニット１２Ａｂとの境界にある第１コンタクト層（Ｂ）には列方向（Ｙ１−Ｙ２）に中層メタル層で配線されるビット線ＢＬＡが接続される。第１拡散層２１ｂに交差するゲート層から列方向（Ｙ２）側の外方領域のメモリユニット１１Ａｂの境界にある第１コンタクト層（Ｇ）には列方向（Ｙ１−Ｙ２）に中層メタル層で配線される接地線ＧＮＤが接続される。

第３拡散層２２−１ｂに交差するゲート層から列方向（Ｙ２）側の外方領域のメモリユニット１１Ａｂの境界にある第１コンタクト層（Ｖ）、および第４拡散層２２−２ｂのメモリユニット１１Ａｂとメモリユニット１２Ａｂとの境界にある第１コンタクト層（Ｖ）には列方向（Ｙ１−Ｙ２）に中層メタル層で配線される電源線ＶＤＤが接続される。

第２拡散層２３ｂのメモリユニット１１Ａｂとメモリユニット１２Ａｂとの境界にある第１コンタクト層（Ｇ）には列方向（Ｙ１−Ｙ２）に中層メタル層で配線される接地線ＧＮＤが接続される。第２拡散層２３ｂに交差するゲート層から列方向（Ｙ２）側の外方領域のメモリユニット１１Ａｂの境界にある第１コンタクト層（Ｂ）には列方向（Ｙ１−Ｙ２）に中層メタル層で配線される相補ビット線／ＢＬＡが接続される。

以上の接続から、メモリユニット１１Ａｂは図２に示す構成に同様となる。すなわち、第１拡散層２１ｂと第３拡散層２２−１ｂとを貫くゲート層で構成されるトランジスタ（Ｔ２）、（Ｔ３）によりインバータゲートＩ２が構成される。第２拡散層２３ｂと第４拡散層２２−２ｂとを貫くゲート層で構成されるトランジスタ（Ｔ４）、（Ｔ５）によりインバータゲートＩ１が構成される。インバータゲートＩ１、Ｉ２により１ビットを記憶するメモリコアが構成される。また、第１拡散層２１ｂに交差するゲート層のうち列方向（Ｙ１）側のゲート層により構成されるトランジスタ（Ｔ１）は、メモリコアの記憶ノードＮ１とビット線ＢＬＡとの間に介在するトランスファゲートを構成し、第２拡散層２３ｂに交差するゲート層のうち列方向（Ｙ２）側のゲート層により構成されるトランジスタ（Ｔ６）は、メモリコアの相補記憶ノード／Ｎ１と相補ビット線／ＢＬＡとの間に介在するトランスファゲートを構成する。

ここで、ビット線ＢＬＡ、相補ビット線／ＢＬＡ、接地線ＧＮＤ、および電源線ＶＤＤは、中層メタル層により列方向（Ｙ１−Ｙ２）に、メモリユニット１１Ａｂ、１２Ａｂを貫いて、配線される。

基本メモリセル１ｂには、行方向（Ｘ１−Ｘ２）に鏡面対称に配置されるメモリユニットを貫く、第１−１のメタル配線領域１１−１ｂ、１２−１ｂが確保される。また、境界領域には第１−２のメタル配線領域１１−３ｂ、１２−３ｂが確保される。第１−１のメタル配線領域１１−１ｂ、は、第１ワード線ＷＬＡ１、および第２ワード線ＷＬＢ１間に配置され、メモリユニット１１Ａｂ、１１Ｂｂを貫いて確保されている。第１−１のメタル配線領域１２−１ｂは、第１ワード線ＷＬＡ２、および第２ワード線ＷＬＢ２間に配置され、メモリユニット１２Ａｂ、１２Ｂｂを貫いて確保されている。第１−１のメタル配線領域１１−１ｂ、１２−１ｂには、メモリセルの種別に応じて上層メタル層が配線される。第１−２のメタル配線領域１１−３ｂ、１２−３ｂは、各々、第１ワード線ＷＬＡ１と第２ワード線ＷＬＢ１との間、および第１ワード線ＷＬＡ２と第２ワード線ＷＬＢ２との間に配置され、メモリユニット１１Ａｂ、１１Ｂｂ、およびメモリユニット１２Ａｂ、１２Ｂｂの各々の境界領域に確保される。第１−２のメタル配線領域１１−３ｂ、１２−３ｂには、下層メタル層が配線される。第１実施形態の場合に第１のメタル配線領域が２本分確保されていたのに対して第１−１のメタル配線領域は１本が確保される。１本分の領域が減少するため、列方向（Ｙ１−Ｙ２）の長さを削減することができる。

また、基本メモリセル１ｂには、列方向（Ｙ１−Ｙ２）に鏡面対称に配置されるメモリユニットを貫く、第２−１のメタル配線領域２Ａ−１ｂ、２Ｂ−１ｂ、および第２−２のメタル配線領域２Ａ−２ｂ、２Ｂ−２ｂが確保される。第２−１、第２−２のメタル配線領域２Ａ−１ｂ、２Ａ−２ｂは、メモリユニット１１Ａｂ、１２Ａｂの境界領域に確保されており、第２−１、第２−２のメタル配線領域２Ｂ−１ｂ、２Ｂ−２ｂは、メモリユニット１１Ｂｂ、１２Ｂｂの境界領域に確保されている。第２−１のメタル配線領域２Ａ−１ｂ、２Ｂ−１ｂには、下層メタル層が配線され、第３拡散層２２−１ｂが配置される列方向の位置に列方向に沿って配置される。第２−２のメタル配線領域２Ａ−２ｂ、２Ｂ−２ｂは、各々、メモリユニット１１Ａｂ、１２Ａｂ、およびメモリユニット１１Ｂｂ、１２Ｂｂの境界領域であって、行方向に鏡面対称に配置されているメモリユニット１１Ａｂ、１１Ｂｂ、および１２Ａｂ、１２Ｂｂの境界領域の近傍に配置される。第２−２のメタル配線領域２Ａ−２ｂ、２Ｂ−２ｂには、中層メタル層が配線される。メモリユニット１１Ａｂ、１２Ａｂ、１１Ｂｂ、１２Ｂｂの各々を列方向（Ｙ１−Ｙ２）に貫く中層メタル層は、接地線ＧＮＤ、ビット線ＢＬＡまたはＢＬＢ、電源線ＶＤＤ、相補ビット線／ＢＬＡまたは／ＢＬＢ、接地線ＧＮＤの５本である。この他に列方向（Ｙ１−Ｙ２）には、第２−１のメタル配線領域２Ａ−１ｂまたは２Ｂ−１ｂ、第２−２のメタル配線領域２Ａ−２ｂまたは２Ｂ−２ｂの２本の配線領域が確保されている。

これにより、第２実施形態の基本メモリセル１ｂに係るレイアウト（図１５）で実現される回路構成は、第1実施形態の基本メモリセル１ａ（１ポートメモリセル）の回路構成（図２）と同様である。メモリユニット１１Ａｂ、１１Ｂｂ、１２Ａｂ、１２Ｂｂは、各々、１ビットメモリコアを備えている。各メモリユニット１１Ａｂ、１１Ｂｂ、１２Ａｂ、１２Ｂｂは、各々、ワード線ＷＬＡ１、ＷＬＢ１、ＷＬＡ２、ＷＬＢ２で選択制御される。よって、第１実施形態の図１に係るレイアウトと同様に、第２実施形態の図１５に係るレイアウトの構成より１ポートのメモリセルを構成する。

図１６は、第２実施形態の基本メモリセル１ｂに対して上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル１ｂから２ポートのメモリセルを得るためのメタル結線である。第１−１のメタル配線領域１１−１ｂ、１２−１ｂに、上層メタル層２４ｂ、２８ｂ、および第１−２のメタル配線領域１１−３ｂ、１２−３ｂに、下層メタル層２５ｂ、２９ｂを配線する。上層メタル層２４ｂは、行方向（Ｘ１−Ｘ２）に鏡面対称に配置されているメモリユニット１１Ａｂ、１１Ｂｂの、対応する記憶ノードを接続する。上層メタル層２４ｂ、第３コンタクト層、中層メタル層、および第２コンタクト層を介して、メモリユニット１１Ａｂの記憶ノードＮ１をメモリユニット１１Ｂｂの対応する記憶ノードに接続する。下層メタル層２５ｂは、行方向（Ｘ１−Ｘ２）に鏡面対称に配置されているメモリユニット１１Ａｂ、１１Ｂｂの、対応する相補記憶ノードを接続する。メモリユニット１１Ａｂの相補記憶ノード／Ｎ１をメモリユニット１１Ｂｂの対応する相補記憶ノードに接続する。上層メタル層２８ｂ、下層メタル層２９ｂも同様である。行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１２Ａｂ、１２Ｂｂの、対応する記憶ノードおよび相補記憶ノードを、各々を接続する。

更に、列方向に鏡面対称に配置されているメモリユニット１１Ｂｂ、１２Ｂｂについて、分岐コンタクト層２６ｂ、２７ｂ、３０ｂ、３１ｂを削除する。ここで、分岐コンタクト層とは、記憶ノードおよび相補記憶ノードを構成する下層メタル層と拡散層とを接続する第１コンタクト層の一部である。分岐コンタクト層２６ｂ、３０ｂは、メモリユニット１１Ｂｂ、１２Ｂｂの記憶ノードＮ１と、メモリユニット１１Ｂｂ、１２Ｂｂの第３拡散層２２−１ｂとを接続するコンタクト層である。分岐コンタクト層２７ｂ、３１ｂは、メモリユニット１１Ｂｂ、１２Ｂｂの相補記憶ノード／Ｎ１と、メモリユニット１１Ｂｂ、１２Ｂｂの第４拡散層２２−２ｂとを接続するコンタクト層である。メモリコアを構成する１対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線ＶＤＤとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。

基本メモリセル１ｂ（図１５）に対して、メモリユニット１１Ａｂとメモリユニット１１Ｂｂ、およびメモリユニット１２Ａｂとメモリユニット１２Ｂｂとは、各々、１対の記憶ノードのうち互いに対応するノードが上層メタル層２４ｂ、２８ｂ、および下層メタル層２５ｂ、２９ｂで接続されている。また、メモリユニット１１Ｂｂ、１２Ｂｂは、メモリコアを構成するインバータゲートの電源線ＶＤＤからの信号経路が、分岐コンタクト層２６ｂ、２７ｂ、３０ｂ、および３１ｂを削除することにより分断されている。

これにより、図１６のレイアウトに係る回路構成は、２ポートメモリセルの回路構成（図４）と同様である。したがって、メモリユニット１１Ａｂのメモリコアは、第１ワード線ＷＬＡ１により選択されるポートと、第２ワード線ＷＬＢ１により選択されるポートとの２ポートでアクセスされる。また、メモリユニット１２Ａｂのメモリコアは、第１ワード線ＷＬＡ２により選択されるポートと、第２ワード線ＷＬＢ２により選択されるポートとの２ポートでアクセスされる。

図１７は、第２実施形態の基本メモリセル１ｂに対して中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル１ｂから１ポートの高駆動能力メモリセルを得るためのメタル結線である。第２−１のメタル配線領域２Ａ−１ｂ、２Ｂ−１ｂに下層メタル層３２ｂ、３４ｂを配線し、第２−２のメタル配線領域２Ａ−２ｂ、２Ｂ−２ｂに中層メタル層３３ｂ、３５ｂを配線する。下層メタル層３２ｂは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａｂ、１２Ａｂの、対応する記憶ノードを接続する。メモリユニット１１Ａｂの記憶ノードＮ１をメモリユニット１２Ａｂの対応する記憶ノードに接続する。中層メタル層３３ｂは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａｂ、１２Ａｂの、対応する相補記憶ノードを接続する。中層メタル層３３ｂ、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａｂの相補記憶ノード／Ｎ１をメモリユニット１２Ａｂの対応する相補記憶ノードに接続する。下層メタル層３４ｂ、および中層メタル層３５ｂも同様である。列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ｂｂ、１２Ｂｂの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。

これにより、図１７のレイアウトに係る回路構成は、１ポートの高駆動能力メモリセルの回路構成（図６）と同様である。したがって、メモリユニット１１Ａｂとメモリユニット１２Ａｂ、およびメモリユニット１１Ｂｂとメモリユニット１２Ｂｂは、各々、１対の記憶ノードのうち互いに対応するノードが下層メタル層３２ｂ、３４ｂ、および中層メタル層３３ｂ、３５ｂで接続されている。メモリコアへのアクセスに際しては、第１ワード線ＷＬＡ１、ＷＬＡ２、および第２ワード線ＷＬＢ１、ＷＬＢ２は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。

これにより、メモリユニット１１Ａｂ、１２Ａｂで１つのメモリコアを構成し、メモリユニット１１Ｂｂ、１２Ｂｂで１つのメモリコアを構成する。各々は、並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、２つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。

図１８は、第２実施形態の基本メモリセル１ｂに対して上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル１ｂから２ポートの高駆動能力メモリセルを得るためのメタル結線である。第１−１のメタル配線領域１１−１ｂ、１２−１ｂに、上層メタル層２４ｂ、２８ｂ、および第１−２のメタル配線領域１１−３ｂ、１２−３ｂに、下層メタル層２５ｂ、２９ｂを配線する。上層メタル層２４ｂは、行方向（Ｘ１−Ｘ２）に鏡面対称に配置されているメモリユニット１１Ａｂ、１１Ｂｂの、対応する記憶ノードを接続する。上層メタル層２４ｂ、第３コンタクト層、中層メタル層、および第２コンタクト層を介して、メモリユニット１１Ａｂの記憶ノードＮ１をメモリユニット１１Ｂｂの対応する記憶ノードに接続する。下層メタル層２５ｂは、行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１１Ａｂ、１１Ｂｂの、対応する相補記憶ノードを接続する。メモリユニット１１Ａｂの相補記憶ノード／Ｎ１をメモリユニット１１Ｂｂの対応する相補記憶ノードに接続する。上層メタル層２８ｂ、下層メタル層２９ｂも同様である。行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１２Ａｂ、１２Ｂｂの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。

また、列方向に鏡面対称に配置されているメモリユニット１１Ｂｂ、１２Ｂｂについて、分岐コンタクト層２６ｂ、２７ｂ、３０ｂ、３１ｂを削除する。分岐コンタクト層２６ｂ、３０ｂは、第１拡散層２１ｂの第１コンタクト層に接続する下層メタル層と第３拡散層２２−１ｂとを接続する。分岐コンタクト層２７ｂ、３１ｂは、第２拡散層２３ｂの第１コンタクト層に接続する下層メタル層と第４拡散層２２−２ｂとを接続する。メモリコアを構成する１対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線ＶＤＤとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。

以上のメタル配線は、２ポートのメモリセルを構成する際のレイアウト（図１６）と同様である。

更に、第２−１のメタル配線領域２Ａ−１ｂに下層メタル層３２ｂ、第２−２のメタル配線領域２Ａ−２ｂに中層メタル層３３ｂを配線する。下層メタル層３２ｂは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａｂ、１２Ａｂの、対応する記憶ノードを接続する。メモリユニット１１Ａｂの記憶ノードＮ１をメモリユニット１２Ａｂの対応する記憶ノードに接続する。中層メタル層３３ｂは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａｂ、１２Ａｂの、対応する相補記憶ノードを接続する。中層メタル層３３ｂ、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａｂの相補記憶ノード／Ｎ１をメモリユニット１２Ａｂの対応する相補記憶ノードに接続する。

以上のメタル配線は、１ポートの高駆動能力メモリセルを構成する際のレイアウト（図１７）のうち、下層メタル層３２ｂ、中層メタル層３３ｂと同様である。

これにより、図１８のレイアウトに係る回路構成は、２ポートの高駆動能力メモリセルの回路構成（図８）と同様である。したがって、メモリユニット１１Ａｂとメモリユニット１２Ａｂの各々の１対の記憶ノードのうち互いに対応するノードが下層メタル層３２ｂ、中層メタル層３３ｂで接続された構成である。メモリコアへのアクセスに際しては、第１ワード線ＷＬＡ１、ＷＬＡ２、および第２ワード線ＷＬＢ１、ＷＬＢ２は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。

これにより、メモリユニット１１Ａｂ、１２Ａｂ、１１Ｂｂ、１２Ｂｂで１つのメモリコアを構成する。ここで、メモリユニット１１Ｂｂ、１２Ｂｂにあるメモリコアは不使用とされている。メモリユニット１１Ａｂ、１２Ａｂのメモリコアが並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、２つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。また、アクセスは、第１ワード線ＷＬＡ１、ＷＬＡ２、あるいは第２ワード線ＷＬＢ１、ＷＬＢ２の各々から行われる２ポートの構成である。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる２ポートのメモリセルが構成される。

図１９は、第２実施形態の基本メモリセル１ｂに対して中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル１ｂから１ポートの低電圧型メモリセルを得るためのメタル結線である。

図１７に図示した１ポートの高駆動能力メモリセルのレイアウト図と同様に、第２−１のメタル配線領域２Ａ−１ｂ、２Ｂ−１ｂに下層メタル層３２ｂ、３４ｂ、第２−２のメタル配線領域２Ａ−２ｂ、２ｂ−２ｂに中層メタル層３３ｂ、３５ｂを配線する。下層メタル層３２ｂは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａｂ、１２Ａｂの、対応する記憶ノードを接続する。メモリユニット１１Ａｂの記憶ノードＮ１をメモリユニット１２Ａｂの対応する記憶ノードに接続する。中層メタル層３３ｂは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａｂ、１２Ａｂの、対応する相補記憶ノードを接続する。中層メタル層３３ｂ、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａｂの相補記憶ノード／Ｎ１をメモリユニット１２Ａｂの対応する相補記憶ノードに接続する。下層メタル層３４ｂ、中層メタル層３５ｂも同様である。列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ｂｂ、１２Ｂｂの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。

また、行方向に並置されているメモリユニット１２Ａｂ、１２Ｂｂについて、分岐コンタクト層３９ｂ、４０ｂ、３０ｂ、３１ｂを削除する。分岐コンタクト層３９ｂ、３０ｂは、第１拡散層２１ｂの第１コンタクト層に接続する下層メタル層と第３拡散層２２−１ｂとを接続する。分岐コンタクト層４０ｂ、３１ｂは、第２拡散層２３ｂの第１コンタクト層に接続する下層メタル層と第４拡散層２２−２ｂとを接続する。メモリコアを構成する１対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線ＶＤＤとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。

また、メモリユニット１２Ａｂ、１２Ｂｂについて、分岐コンタクト層３８ｂ、４１ｂ、４２ｂ、４３ｂを削除する。分岐コンタクト層４１ｂ、４３ｂは、第１拡散層２１ｂと第３拡散層２２−１ｂとを貫くゲート層にある第１コンタクト層である。第２拡散層２３ｂの第１コンタクト層に接続される下層メタル層、および第１拡散層２１ｂと第３拡散層２２−１ｂとを貫くゲート層を接続する。分岐コンタクト層３８ｂ、４２ｂは、第２拡散層２３ｂと第４拡散層２２−２ｂとを貫くゲート層にある第１コンタクト層である。第１拡散層２１ｂの第１コンタクト層に接続される下層メタル層、および第２拡散層２３ｂと第４拡散層２２−２ｂとを貫くゲート層を接続する。

メモリユニット１２Ａｂにおいて、第１拡散層２１ｂと第３拡散層２２−１ｂとを貫くゲート層は、列方向（Ｙ１−Ｙ２）に中層メタル層で配線される接地線ＧＮＤから、第１拡散層２１ｂにおいてこの貫くゲート層から列方向（Ｙ１）側の外方領域にある第１コンタクト層（Ｇ）、下層メタル層、および第１コンタクト層を介して、接地線ＧＮＤに接続される。また、第２拡散層２３ｂと第４拡散層２２−２ｂとを貫くゲート層は、列方向（Ｙ１−Ｙ２）に中層メタル層で配線される接地線ＧＮＤから、第２拡散層２３ｂにおいてこの貫くゲート層から列方向（Ｙ２）側の外方領域にある第１コンタクト層（Ｇ）、下層メタル層、および第１コンタクト層を介して、接地線ＧＮＤに接続される。同様に、メモリユニット１２Ｂｂにおいて、第１拡散層２１ｂと第３拡散層２２−１ｂとを貫くゲート層は、第１拡散層２１ｂにおいてこの貫くゲート層から列方向（Ｙ１）側の外方領域にある第１コンタクト層（Ｇ）、下層メタル層、および第１コンタクト層を介して、接地線ＧＮＤに接続される。また、第２拡散層２３ｂと第４拡散層２２−２ｂとを貫くゲート層は、第２拡散層２３ｂにおいてこの貫くゲート層から列方向（Ｙ２）側の外方領域にある第１コンタクト層（Ｇ）、下層メタル層、および第１コンタクト層を介して、接地線ＧＮＤに接続される。メモリコアを構成する１対のインバータゲートにおいて、各インバータゲートの入力を接地線ＧＮＤとすることにより、出力ノードである記憶ノードあるいは相補記憶ノードと接地線ＧＮＤとの間に介在する信号経路を開路するものである。これらにより、メモリコアは動作しない状態とすることができる。

これにより、図１９のレイアウトに係る回路構成は、１ポートの低電圧型メモリセルの回路構成（図１０）と同様である。したがって、メモリユニット１１Ａｂ、１２Ａｂで１つのメモリコアを構成し、メモリユニット１１Ｂｂ、１２Ｂｂで１つのメモリコアを構成する。各々のメモリコアは２組のトランスファゲートを備えており、リードアクセス時には、うち１組が導通するのに対して、ライトアクセス時には、２組のトランスファゲートが導通する。リードアクセスに対してライトアクセスにおいてメモリコアとビット線との間の径路が低抵抗で接続される。よって、第1実施形態（図９）のレイアウトの場合と同様に、低電圧型メモリセルにおいて、ライト特性を改善したメモリセルとすることができる。また、リードアクセス時に、ビット線からの流入する電流によるメモリセルの反転を防ぐことができる１ポートの低電圧型メモリセルとすることができる。

図２０は、第２実施形態の基本メモリセル１ｂに対して上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル１ｂから２ポートの低電圧型メモリセルを得るためのメタル結線である。

図１８に図示した２ポートの高駆動能力メモリセルのレイアウト図と同様に、第１−１のメタル配線領域１１−１ｂ、１２−１ｂに上層メタル層２４ｂ、２８ｂ、および第１−２のメタル配線領域１１−３ｂ、１２−３ｂに下層メタル層２５ｂ、２９ｂを配線する。上層メタル層２４ｂは、行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１１Ａｂ、１１Ｂｂの、対応する記憶ノードを接続する。上層メタル層２４ｂ、第３コンタクト層、中層メタル層、および第２コンタクト層を介して、メモリユニット１１Ａｂの記憶ノードＮ１をメモリユニット１１Ｂｂの対応する記憶ノードに接続する。下層メタル層２５ｂは、行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１１Ａｂ、１１Ｂｂの、対応する相補記憶ノードを接続する。メモリユニット１１Ａｂの相補記憶ノード／Ｎ１をメモリユニット１１Ｂｂの対応する相補記憶ノードに接続する。上層メタル層２８ｂ、下層メタル層２９ｂも同様である。行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１２Ａｂ、１２Ｂｂの、対応する記憶ノードおよび相補記憶ノードを、各々接続する。

また、列方向に鏡面対称に配置されているメモリユニット１１Ｂｂ、１２Ｂｂについて、分岐コンタクト層２６ｂ、２７ｂ、３０ｂ、３１ｂを削除する。分岐コンタクト層２６ｂ、３０ｂは、第１拡散層２１ｂの第１コンタクト層に接続する下層メタル層と第３拡散層２２−１ｂとを接続する。分岐コンタクト層２７ｂ、３１ｂは、第２拡散層２３ｂの第１コンタクト層に接続する下層メタル層と第４拡散層２２−２ｂとを接続する。メモリコアを構成する１対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線ＶＤＤとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。以上のメタル配線は、２ポートのメモリセルを構成する際のレイアウト（図１６）と同様である。

更に、第２−１のメタル配線領域２Ａ−１ｂに下層メタル層３２ｂ、第２−２のメタル配線領域２Ａ−２ｂに中層メタル層３３ｂを配線する。下層メタル層３２ｂは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａｂ、１２Ａｂの、対応する記憶ノードを接続する。メモリユニット１１Ａｂの記憶ノードＮ１をメモリユニット１２Ａｂの対応する記憶ノードに接続する。中層メタル層３３ｂは、列方向（Ｙ１−Ｙ２）に配置されているメモリユニット１１Ａｂ、１２Ａｂの、対応する相補記憶ノードを接続する。中層メタル層３３ｂ、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ａｂの相補記憶ノード／Ｎ１をメモリユニット１２Ａｂの対応する相補記憶ノードに接続する。以上のメタル配線は、１ポートの高駆動能力メモリセルを構成する際のレイアウト（図１８）のうち、下層メタル層３２ｂ、中層メタル層３３ｂと同様である。

また、メモリユニット１２Ａｂについて、分岐コンタクト層３９ｂ、４０ｂを削除する。分岐コンタクト層３９ｂは、第１拡散層２１ｂの第１コンタクト層に接続する下層メタル層と第３拡散層２２−１ｂとを接続する。分岐コンタクト層４０ｂは、第２拡散層２３ｂの第１コンタクト層に接続する下層メタル層と第４拡散層２２−２ｂとを接続する。メモリコアを構成する１対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線ＶＤＤとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。

また、メモリユニット１２Ａｂ、１２Ｂｂについて、分岐コンタクト層３８ｂ、４１ｂ、４２ｂ、４３ｂを削除する。そして、第１拡散層２１ｂと第３拡散層２２−１ｂとを貫くゲート層は、列方向（Ｙ１−Ｙ２）に中層メタル層で配線される接地線ＧＮＤから、第１拡散層２１ｂにおいてこの貫くゲート層から列方向（Ｙ１）側の外方領域にある第１コンタクト層（Ｇ）、下層メタル層、および第１コンタクト層を介して、接地線ＧＮＤに接続される。また、第２拡散層２３ｂと第４拡散層２２−２ｂとを貫くゲート層は、列方向（Ｙ１−Ｙ２）に中層メタル層で配線される接地線ＧＮＤから、第２拡散層２３ｂにおいてこの貫くゲート層から列方向（Ｙ２）側の外方領域にある第１コンタクト層（Ｇ）、下層メタル層、および第１コンタクト層を介して、接地線ＧＮＤに接続される。メモリコアを構成する１対のインバータゲートにおいて、各インバータゲートの入力を接地線ＧＮＤとすることにより、出力ノードである記憶ノードあるいは相補記憶ノードと接地線ＧＮＤとの間に介在する信号経路を開路するものである。これらにより、メモリコアは動作しない状態とすることができる。

図２０に例示した２ポートの低電圧型メモリセルの回路図は、図１９に例示の１ポートの場合とは以下の点で異なる。第１に、図１９においてメモリユニット１１Ｂｂとメモリユニット１２Ｂｂとを接続する下層メタル層３４ｂ、中層メタル層３５ｂは配線されない。第２に、図１９のメモリユニット１１Ｂｂに配置される分岐コンタクト層２６ｂ、２７ｂは削除される。第３に、メモリユニット１１Ａｂとメモリユニット１１Ｂｂ、およびメモリユニット１２Ａｂとメモリユニット１２Ｂｂとは、各々、１対の記憶ノードのうち互いに対応するノードが上層メタル層２４ｂ、下層メタル層２５ｂ、および上層メタル層２８ｂ、下層メタル層２９ｂで接続される。メモリコアへアクセスする際のワード線の制御は、図１０の場合と同様である。

これにより、図２０のレイアウトに係る回路構成は、２ポートの低電圧型メモリセルの回路構成（図１２）と同様である。したがって、メモリユニット１１Ａｂ、１２Ａｂ、１１Ｂｂ、１２Ｂｂで１つのメモリコアを構成し、２組のトランスファゲートを備えている。リードアクセス時には、２組のトランスファゲートのうち１組が導通するのに対して、ライトアクセス時には、２組のトランスファゲートが導通する。リードアクセスに対してライトアクセスにおいてメモリコアとビット線との間の径路が低抵抗で接続される。よって、第1実施形態（図１１）のレイアウトの場合と同様に、低電圧型メモリセルにおいて、メモリセルと比較し、ライト特性を改善したメモリセルとすることができる。また、リードアクセス時に、ビット線からの流入する電流によるメモリセルの反転を防ぐことができる２ポートの低電圧型メモリセルとすることができる２ポートのメモリセルが構成される。

図２１は、基本メモリセル１ｂに対して、上層メタル層、中層メタル層、下層メタル層、およびコンタクト層を形成するガラスマスクを変更して得られるレイアウトであり図１７の別例である。基本メモリセル１ｂから１ポートの高駆動能力メモリセルを得るためのメタル結線の別例である。第１−１のメタル配線領域１１−１ｂ、１２−１ｂに、各々、上層メタル層４５ｂ、３６ｂを配線する。上層メタル層４５ｂは、相補ビット線／ＢＬＡから、上層メタル層、第３コンタクト層、中層メタル層、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ｂｂの第２拡散層２３ｂにある第１コンタクト層（Ｂ）に接続される。また、上層メタル層３６ｂは、ビット線ＢＬＡから、第３コンタクト層、中層メタル層、第２コンタクト層、および下層メタル層を介して、メモリユニット１１Ｂｂ、１２Ｂｂに共通の第１拡散層２１ｂにある第１コンタクト層（Ｂ）に接続される。尚、メモリユニット１２Ｂｂの第２拡散層２３ｂにある第１コンタクト層（Ｂ）には、列方向（Ｙ１−Ｙ２）のＹ１側に隣接する他の基本メモリセル１ｂに配置される上層メタル層４５ｂにより接続される。

これにより、図２１のレイアウトに係る回路構成は、１ポートの高駆動能力メモリセルの別例である回路構成（図１４）と同様である。メモリユニット１１Ａｂ、１１Ｂｂで１つのメモリコア、メモリユニット１２Ａｂ、１２Ｂｂで１つのメモリコアを構成する。メモリコアは、メモリユニット１１Ａｂと１１Ｂｂのメモリコア、およびメモリユニット１２Ａｂと１２Ｂｂのメモリコアが各々並列接続された構成である。アクセスは２本のワード線が同期して行われる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、２つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。

図１〜図２１において説明した第１〜第２実施形態の基本メモリセル１ａ、１ｂから、拡散層やポリシリコン層などのバルクに係る層が固定であり、メタル層やコンタクト層の変更により構成されるメモリセルの種別と基本メモリセル当たりの個数を図２２に示す。

第１〜第２実施形態の基本メモリセル１ａ、１ｂから構成されるメモリセルは、１ポートのメモリセル（図１、２、１５）、２ポートのメモリセル（図３、４、１６）、１ポートの高駆動能力メモリセル（図５、６、１３、１４、１７、２１）、２ポートの高駆動能力メモリセル（図７、８、１８）、１ポートの低電圧型メモリセル(図９、１０、１９）、および２ポートの低電圧型メモリセル(図１１、１２、２０）の６種類である。

各メモリセルの基本メモリセル当たりのメモリセル数は、１ポートのメモリセル（図１、２、１５）の場合は４個、２ポートのメモリセル（図３、４、１６）の場合は２個、１ポートの高駆動能力メモリセル（図５、６、１３、１４、１７、２１）の場合は２個、２ポートの高駆動能力メモリセル（図７、８、１８）の場合は１個、１ポートの低電圧型メモリセル（図９、１０、１９）の場合は２個、および２ポートの低電圧型メモリセル（図１１、１２、２０）の場合は１個である。

基本メモリセル１ａ、１ｂ（図１、１５）に対して、メタル層およびコンタクト層の少なくとも何れか１層を変更することで、６種類のメモリセルを、基本メモリセルのバルク構成に基づいて面積効率よく構成することができる。

図２３は、第１〜第２実施形態メモリセルの専有面積を専用のメモリセルを使用した場合と比較した図である。図２２では、１ポートのメモリセル（１ＲＷと表記）と２ポートのメモリセル（２ＲＷと表記）とで面積比較を行う場合を例示する。

第１〜第２実施形態の基本メモリセルを２行６列のマトリクス状に配置したレイアウトにおいて、１ポートのメモリセルのみを構成する場合（Ａ）、１ポート／２ポートを混在させる場合（Ｂ）、２ポートのメモリセルのみを構成する場合の３つの場合（Ｃ）の３つの場合について検討する。

２行６列の基本メモリセルでは、タイプ（Ａ）は２４セルの１ポートメモリセル、タイプ（Ｂ）は１２セルの１ポートメモリセルと６セルの２ポートメモリセル、タイプ（Ｃ）は１２セルの２ポートメモリセルを、メタル層、およびコンタクト層の少なくとも何れか１層の変更で対応可能である。

同じメモリセル構成を１ポート／２ポートの各々の専用メモリセルで実現する場合は、４行６列の１ポートのメモリセルアレイ、および２行６列の２ポートメモリセルアレイを備える必要がある。面積比にして２倍の面積が必要となる。

第１〜第２実施形態によれば、メモリセルを備え、メタル層、およびコンタクト層の少なくとも何れか１層の変更に応じて複数種類のメモリセルを構成でき、レイアウト上の面積効率の向上を図ることが可能となる。

ここで、第１、２実施形態において、上層メタル層は第１メタル層の一例であり、中層メタル層は第２メタル層の一例であり、下層メタル層は第３メタル層の一例である。

以上、詳細に説明したように、メモリユニット１１Ａａ、１１Ｂａ、１２Ａａ、１２Ｂａを２行２列に配置した基本メモリセル１ａ、およびメモリユニット１１Ａｂ、１１Ｂｂ、１２Ａｂ、１２Ｂｂを２行２列に配置した基本メモリセル１ｂを、メタル層、およびコンタクト層の少なくとも何れか１層を変更することにより、メタル層、およびコンタクト層を変更するだけで、１ポートのメモリセル、２ポートのメモリセル、１ポートの高駆動能力メモリセル、２ポートの高駆動能力メモリセル、１ポート低電圧型メモリセル、および２ポートの低電圧型メモリセルの６種類のメモリセルを構成することができる。種類ごとに専用のメモリセルを用意しておく場合に比較して、レイアウト上の面積効率の向上を図ることができる。限られたレイアウト領域において複数種類のメモリセルを構成することができ、また、複数種類のメモリセルを混在させて構成することができる。

尚、本構成は例示された実施形態に限定されるものではなく、本目的の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、基本メモリセルとしてメモリユニットを２行２列に配置した場合を例示したが、これに限定されるものではない。３行以上または／および３列以上にメモリユニットを配置した構成を基本メモリセルとすることもできる。これにより、さらなる種類のメモリセルを構成することが可能となる。例えば、ポート数を３ポート以上の多ポートとする構成、駆動能力を２倍の他、３倍、４倍など多段に設定する構成などが可能となる。

また、各実施形態のメモリユニットの構成において、上層メタル層と中層メタル層とを入れ替えることは可能である。

また、第２実施形態において、第２−２のメタル配線領域２Ａ−２ｂ、２Ｂ−２ｂには、下層メタル層が配線されてもよい。

１ａ 基本メモリセル
１１Ａａ、１１Ｂａ、１２Ａａ、１２Ｂａ メモリユニット
２１ａ、２２―１ａ、２２―２ａ、２３ａ 第１〜第４拡散層
２４ａ、２５ａ、２８ａ、２９ａ、３６ａ、３７ａ 上層メタル層
３２ａ、３３ａ、３４ａ、３５ａ 中層メタル層
２６ａ、２７ａ、３０ａ、３１ａ、３８ａ、３９ａ、４０ａ、４２ａ、４２ａ
分岐コンタクト層１１−１ａ、１１−２ａ、１２−１ａ、１２−２ａ 第１のメタル配線領域
２Ａ−１ａ、２Ａ−２ａ、２Ｂ−１ａ、２Ｂ−２ａ 第２のメタル配線領域
ＢＬＡ、ＢＬＢ ビット線
／ＢＬＡ、／ＢＬＢ 相補ビット線
ＧＮＤ 接地線
Ｉ１、Ｉ２ インバータゲート
Ｎ１ 記憶ノード
／Ｎ１ 相補記憶ノード
Ｔ１〜Ｔ６ トランジスタ
ＶＤＤ 電源線
ＷＬＡ１、ＷＬＡ２ 第１ワード線
ＷＬＢ１、ＷＬＢ２ 第２ワード線
Ｙ１−Ｙ２ 列方向

Claims (14)

1. 列方向に沿って鏡面対称に隣接して配置され行方向に沿って隣接して並置されて、２行２列に配置されるメモリユニットと、
   前記メモリユニットが並置される行ごとに第１メタル層により配線され、前記メモリユニットの各々に接続される第１および第２ワード線と、
   電源線、接地線、ビット線を前記列方向に配線する第２メタル層とを備え、
   前記メモリユニットは、
   前記列方向に伸長され並列接続されるトランジスタに供される拡散層であって、前記行方向に沿って並置される第１および第２拡散層と、
   前記第１拡散層と前記第２拡散層との間にあって前記列方向に伸長されトランジスタに供される拡散層であって、前記第１拡散層に交差する一方側のゲート層から伸長されるゲート層が交差する第３拡散層と、
   前記第１拡散層と前記第２拡散層との間にあって前記列方向に伸長されトランジスタに供される拡散層であって、前記第２拡散層に交差する他方側のゲート層から伸長されるゲート層が交差する第４拡散層と、
   トランジスタのゲート層に挟まれる前記第１拡散層の領域と前記一方側のゲート層に対して該第１拡散層の領域と同一側にある前記第３拡散層の領域との間、およびトランジスタのゲート層に挟まれる前記第２拡散層の領域と前記他方側のゲート層に対して該第２拡散層の領域と同一側にある前記第４拡散層の領域との間を、各々第３メタル層により接続してなる１対の記憶ノードと、
   前記第１ワード線と前記第２ワード線との間に、前記行方向に沿って第１メタル層が配線可能な２つの第１のメタル配線領域と、
   前記２行２列に配置されるメモリユニットのうち前記列方向に隣接配置されるメモリユニットの境界領域であって、前記第３および第４拡散層が配置される列方向の位置に、前記列方向に沿って前記第２メタル層が配線可能な第２のメタル配線領域とを備えることを特徴とするメモリセル。
2. 前記行方向に沿って隣接して並置される２列のメモリユニットについて、
   一方のメモリユニットのメモリセルを非活性として該メモリセルに接続される１対の記憶ノードを非駆動とし、
   前記第１のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第１メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第１メタル層とを備え、
   前記２列のメモリユニットを２ポートのメモリセルとして構成することを特徴とする請求項１に記載のメモリセル。
3. 前記列方向に沿って鏡面対称に隣接して配置される２行のメモリユニットについて、
   前記第２のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第２メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第２メタル層とを備え、
   第１または第２ワード線の同期動作により、前記２行のメモリユニットを１ポートの高駆動能力メモリセルとして構成することを特徴とする請求項１に記載のメモリセル。
4. 前記２行２列に配置されるメモリユニットについて、
   前記行方向に沿って隣接して並置される２列のメモリユニットごとに、一方のメモリユニットのメモリセルを非活性として該メモリセルに接続される１対の記憶ノードを非駆動とし、
   前記第１のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第１メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第１メタル層とを備え、
   前記列方向に沿って鏡面対称に隣接して配置される２行のメモリユニットのうち、前記メモリセルを非活性としないユニットについて、
   前記第２のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第２メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第２メタル層とを備え、
   ２ポートの高駆動能力メモリセルとして構成することを特徴とする請求項１に記載のメモリセル。
5. 前記列方向に沿って鏡面対称に隣接して配置される２行のメモリユニットについて、
   一方のメモリユニットのメモリセルを非活性として該メモリセルに接続される１対の記憶ノードを非駆動とし、
   前記第２のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第２メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第２メタル層とを備え、
   リード動作時に第１または第２ワード線の何れか一方を駆動しライト動作時に前記第１および第２ワード線を共に駆動することにより、前記２行のメモリユニットを１ポートの低電力動作メモリセルとして構成することを特徴とする請求項１に記載のメモリセル。
6. 前記２行２列に配置されるメモリユニットのうち３つのメモリユニットのメモリセルを非活性として該メモリセルに接続される１対の記憶ノードを非駆動とし、
   前記行方向に沿って隣接して並置される２列のメモリユニットごとに、
   前記第１のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第１メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第１メタル層とを備え、
   前記２行２列に配置されるメモリユニットのうち残りのメモリユニットを含み前記列方向に沿って鏡面対称に隣接して配置される２行のメモリユニットについて、
   前記第２のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第２メタル層と、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第２メタル層とを備え、
   リード動作時に第１または第２ワード線の何れか一方を駆動しライト動作時に前記第１および第２ワード線を共に駆動することにより、前記２行２列のメモリユニットを２ポートの低電力動作メモリセルとして構成することを特徴とする請求項１に記載のメモリセル。
7. 前記行方向に沿って隣接して並置される２列のメモリユニットについて、
   前記第１のメタル配線領域に、一方のメモリユニットにある一方のビット線と他方のメモリユニットの一方の記憶ノードとの間の経路を接続する第１メタル層と、前記一方のメモリユニットにある他方のビット線と前記他方のメモリユニットの他方の記憶ノードとの間の経路を接続する第１メタル層とを備え、
   前記２列のメモリユニットを１ポートの高駆動能力メモリセルとして構成することを特徴とする請求項１に記載のメモリセル。
8. 列方向および行方向の各々に沿って鏡面対称に隣接して配置されて、２行２列に配置されるメモリユニットと、
   行ごとに第１メタル層により前記行方向に配線され、前記メモリユニットの各々に接続される第１および第２ワード線と、
   電源線、接地線、ビット線を前記列方向に配線する第２メタル層とを備え、
   前記メモリユニットは、
   前記列方向に伸長され並列接続されるトランジスタに供される拡散層であって、前記行方向に沿って並置される第１および第２拡散層と、
   前記第１拡散層と前記第２拡散層との間にあって前記列方向に伸長されトランジスタに供される拡散層であって、前記第１拡散層に交差する一方側のゲート層から伸長されるゲート層が交差する第３拡散層と、
   前記第１拡散層と前記第２拡散層との間にあって前記列方向に伸長されトランジスタに供される拡散層であって、前記第２拡散層に交差する他方側のゲート層から伸長されるゲート層が交差する第４拡散層と、
   トランジスタのゲート層に挟まれる前記第１拡散層の領域と前記一方側のゲート層に対して該第１拡散層の領域と同一側にある前記第３拡散層の領域との間、およびトランジスタのゲート層に挟まれる前記第２拡散層の領域と前記他方側のゲート層に対して該第２拡散層の領域と同一側にある前記第４拡散層の領域との間を、各々第３メタル層により接続してなる１対の記憶ノードと、
   前記第１ワード線と前記第２ワード線との間に、前記行方向に沿って第１メタル層が配線可能な第１−１のメタル配線領域と、
   前記２行２列に配置されるメモリユニットのうち前記行方向に隣接配置されるメモリユニットの境界領域にあって、前記１対の記憶ノードの一方と前記隣接配置されるメモリユニットにおける１対の記憶ノードの一方との接続に供される前記第３メタル層が配線可能な第１−２のメタル配線領域と、
   前記２行２列に配置されるメモリユニットのうち前記列方向に隣接配置されるメモリユニットの境界領域にあって、前記第３拡散層が配置される列方向の位置に、前記列方向に沿って前記第３メタル層が配線可能な第２−１のメタル配線領域と、
   前記２行２列に配置されるメモリユニットのうち前記列方向に隣接配置されるメモリユニットの境界領域にあって前記行方向に隣接配置されるメモリユニットの近傍領域に、前記列方向に沿って前記第２メタル層または第３メタル層が配線可能な第２−２のメタル配線領域とを備えることを特徴とするメモリセル。
9. 前記行方向に沿って鏡面対称に隣接して配置される２列のメモリユニットについて、
   一方のメモリユニットのメモリセルを非活性として該メモリセルに接続される１対の記憶ノードを非駆動とし、
   前記第１−１のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第１メタル層と、
   前記第１−２のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第３メタル層とを備え、
   前記２列のメモリユニットを２ポートのメモリセルとして構成することを特徴とする請求項８に記載のメモリセル。
10. 前記列方向に沿って鏡面対称に隣接して配置される２行のメモリユニットについて、
    前記第２−１のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第３メタル層と、
    前記第２−２のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第２メタル層とを備え、
    第１または第２ワード線の同期動作により、前記２行のメモリユニットを１ポートの高駆動能力メモリセルとして構成することを特徴とする請求項８に記載のメモリセル。
11. 前記２行２列に配置されるメモリユニットについて、
    前記行方向に沿って鏡面対称に隣接して配置される２列のメモリユニットごとに、一方のメモリユニットのメモリセルを非活性として該メモリセルに接続される１対の記憶ノードを非駆動とし、
    前記第１−１のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第１メタル層と、
    前記第１−２のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第３メタル層とを備え、
    前記列方向に沿って鏡面対称に隣接して配置される２行のメモリユニットのうち、前記メモリセルを非活性としないユニットについて、
    前記第２−１のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第３メタル層と、
    前記第２−２のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第２メタル層とを備え、
    ２ポートの高駆動能力メモリセルとして構成することを特徴とする請求項８に記載のメモリセル。
12. 前記列方向に沿って鏡面対称に隣接して配置される２行のメモリユニットについて、
    一方のメモリユニットのメモリセルを非活性として該メモリセルに接続される１対の記憶ノードを非駆動とし、
    前記第２−１のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第３メタル層と、
    前記第２−２のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第２メタル層とを備え、
    リード動作時に第１または第２ワード線の何れか一方を駆動しライト動作時に前記第１および第２ワード線を共に駆動することにより、前記２行のメモリユニットを１ポートの低電力動作メモリセルとして構成することを特徴とする請求項８に記載のメモリセル。
13. 前記２行２列に配置されるメモリユニットのうち３つのメモリユニットのメモリセルを非活性として該メモリセルに接続される１対の記憶ノードを非駆動とし、
    前記行方向に沿って鏡面対称に隣接して配置される２列のメモリユニットごとに、
    前記第１−１のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第１メタル層と、
    前記第１−２のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第３メタル層とを備え、
    前記２行２列に配置されるメモリユニットのうち残りのメモリユニットを含み前記列方向に沿って鏡面対称に隣接して配置される２行のメモリユニットについて、
    前記第２−１のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを他方のメモリユニットの一方の記憶ノードに接続する第３メタル層と、
    前記第２−２のメタル配線領域に、前記一方のメモリユニットの他方の記憶ノードを前記他方のメモリユニットの他方の記憶ノードに接続する第２メタル層とを備え、
    リード動作時に第１または第２ワード線の何れか一方を駆動しライト動作時に前記第１および第２ワード線を共に駆動することにより、前記２行２列のメモリユニットを２ポートの低電力動作メモリセルとして構成することを特徴とする請求項８に記載のメモリセル。
14. 前記２行２列に配置されるメモリユニットについて、
    一方の行にある第１−１のメタル配線領域に、一方の列に配置されている各メモリユニットにある一方のビット線と他方の列に配置されている各メモリユニットの一方の記憶ノードとの間の径路を接続する第１メタル層と、
    他方の行にある第１−１のメタル配線領域に、一方の列に配置されている各メモリユニットにある他方のビット線と他方の列に配置されている各メモリユニットの他方の記憶ノードとの間の径路を接続する第１メタル層とを備え、
    前記２列のメモリユニットを１ポートの高駆動能力メモリセルとして構成することを特徴とする請求項８に記載のメモリセル。

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