JPH06196667A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】最初から特定の配線領域を予定せずに多数の基
本セルを半導体基板上に配列した、いわゆる敷き詰め型
（ＳＯＧ（Ｓｅａ ｏｆ Ｇａｔｅ）型）ゲートアレイ
方式の半導体集積回路に関し、ゲート使用率を高める。 【構成】ＲＡＭのメモリセルの構成に適した基本セルを
敷き詰めたゲートアレイ方式の半導体集積回路であって
複数列おきに一列ずつを配線領域として使用した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、最初から特定の配線領
域を予定せずに多数の基本セルを半導体基板上に配列し
た、いわゆる敷き詰め型（ＳＯＧ（Ｓｅａ ｏｆ Ｇａ
ｔｅ）型）ゲートアレイ方式の半導体集積回路に関す
る。

【０００２】

【従来の技術】従来よりゲートアレイ方式の半導体集積
回路が多用されている。このゲートアレイ方式とは、所
定の構造の基本セルをあらかじめＬＳＩチップ上に多数
形成しておき、基本セル内および基本セル間の配線を追
加することにより所望の動作を行なう集積回路を完成さ
せる方式をいう。このゲートアレイ方式では配線に関す
るマスクパターンを作成するだけで種々の集積回路を完
成させることができ、少量多品種生産に向いている。

【０００３】図７は、ゲートアレイ方式の一般的な基本
セルの構造を示した図である。図の上下方向に第１及び
第２のゲート電極１１，１２が延び、これら第１及び第
２のゲート電極１１，１２により、第１，第２及び第３
のＰチャンネルソースドレイン領域１３，１４，１５が
互いに左右に隔てられて形成されており、これにより、
２個のＰチャンネルトランジスタからなるＰチャンネル
トランジスタ群１０が形成されている。

【０００４】またこのＰチャンネルトランジスタ群１０
の、図の下方に隣接して、２個のＮチャンネルトランジ
スタからなるＮチャンネルトランジスタ群２０が形成さ
れている。このＮチャンネルトランジスタ群２０もＰチ
ャンネルトランジスタ群１０と同様の構造であり、図の
上下方向に第３及び第４のゲート電極２１，２２が延
び、これら第３及び第４のゲート電極２１，２２によ
り、第１，第２及び第３のＮチャンネルソースドレイン
領域２３，２４，２５が互いに左右に隔てられて形成さ
れている。

【０００５】これらＰチャンネルトランジスタ群１０と
Ｎチャンネルトランジスタ群２０とにより基本セルが構
成され、この基本セルがウェハ上に多数配列されてい
る。このような基本セルをウェハ上に配列するにあたっ
て、あらかじめ配線領域を空けることなく基本セルをウ
ェハ上に敷き詰め、このウェハ上にメタル配線を形成す
る際に所定の基本セルはトランジスタとしては使用せず
に配線領域として使用する、いわゆる敷き詰め型（ＳＯ
Ｇ型）のゲートアレイ方式が採用される場合がある。

【０００６】図８は、敷き詰め型ゲートアレイ方式を採
用した半導体チップの模式図である。周辺部には入出力
用セル（図示せず）が配置された入出力領域１１０が形
成されており、中央には図７に示すような基本セル１２
２（図８においては小さな四角形で示す）が縦横に多数
敷き詰められ、敷き詰め領域１２０が形成されている。
この敷き詰め領域１２０は、横一列に並ぶ基本セルから
なる基本セル帯が、横一列ずつ交互に、基本セルを構成
するトランジスタにメタル配線を施して所期の論理機能
を行わしめるセル領域１２４、および基本セルは使用せ
ずにメタル配線のためにその領域を使用する配線領域１
２６として使用されている。

【０００７】

【発明が解決しようとする課題】従来は敷き詰め型ゲー
トアレイ方式の半導体集積回路では、上記のように一列
ずつ交互にセル領域，配線領域として使用されるため、
せっかく作り込まれた基本セルの使用率（ゲート使用
率）は最大５０％となり、これが高集積化の妨げの１つ
となっていた。

【０００８】本発明は、上記事情に鑑み、ゲート使用率
を高めた半導体集積回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体集積回路は、（ａ）Ｐ型拡散領域およ
び複数のゲート電極からなるＰチャンネルトランジスタ
群と、該Ｐチャンネルトランジスタ群に隣接して配置さ
れた、Ｎ型拡散領域および複数のゲート電極からなるＮ
チャンネルトランジスタ群と、該Ｎチャンネルトランジ
スタ群に隣接して配置された、Ｎ型拡散領域および複数
のゲート電極からなるとともに、前記Ｐチャンネルトラ
ンジスタ群および前記Ｎチャンネルトランジスタ群を構
成する各トランジスタのゲート幅よりも小さいゲート幅
を有する複数のＮチャンネルトランジスタからなる第２
のＮチャンネルトランジスタ群とにより構成された基本
セルが、行方向および列方向に多数敷き詰められてなる
ゲートアレイ方式の半導体集積回路であって、（ｂ）列
方向に互いに隣接して複数並ぶとともに行方向に多数並
ぶ基本セルからなる、行方向に延びる複数の基本セル帯
と、配線領域として使用される、行方向に一列に並ぶ多
数の基本セルからなる１つの基本セル帯とが交互に配列
されてなる、所定の論理演算機能を実現する論理回路部
を備えたことを特徴とする。

【００１０】

【作用】近年（ａ）に記載した形状、即ち、例えば前述
した図７に示す基本セルに、サイズの小さい（ゲート幅
の小さい）複数のＮチャンネルトランジスタからなる第
２のＮチャンネルトランジスタ群を加えた形状の基本セ
ル構造が提案されている（特公平２−４３３４９号公
報，特願平４−２１９３５３号公報）。このような構造
の基本セルは、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）を構成する場合に、高集積化が可能であ
るという特長を有する。

【００１１】本発明者は、上記のようなＲＡＭに適した
基本セルが敷き詰められたゲートアレイ方式において、
ＲＡＭ以外の一般の論理回路を構成する場合にも高集積
化が可能であることを見出し、本発明を提案するもので
ある。即ち、上述した（ａ）の基本セルが敷き詰められ
たゲートアレイの場合において、ＲＡＭ以外の一般の論
理回路を構成する場合は上述した（ａ）の第２のＮチャ
ンネルトランジスタ群は使用されず、したがってこの第
２のＮチャンネルトランジスタ群の配置領域はそのまま
配線領域として使用することができる。したがって基本
セルを横一列つぶすことにより確保される配線領域は従
来（図８参照）よりも間引くことができ、これによりゲ
ート使用率を向上させることができる。

【００１２】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例に係る基本セルの構造を示した
図である。図中の丸印はコンタクトを形成することので
きる位置を示している。この図１に示す基本セルを構成
するＰチャンネルトランジスタ群１０及びＮチャンネル
トランジスタ群２０は、図３に示すＰチャンネルトラン
ジスタ群１０及びＮチャンネルトランジスタ群２０とそ
れぞれ同一の構造を有している。

【００１３】また、小型のＮチャンネルトランジスタか
ら構成される第２のＮチャンネルトランジスタ群６０
は、互いに並行に左右方向に延びる第５及び第６のゲー
ト電極６１，６２、およびこれら第５及び第６のゲート
電極６１，６２により互いに上下に隔てられた第４、第
５及び第６のＮチャンネルソースドレイン領域６３，６
４，６５により構成されている。

【００１４】ここで、この図１に示す基本セル構造にお
いては、第１のゲート電極１１、第１のＰチャンネルソ
ースドレイン領域１３、第３のゲート電極２１、第１の
Ｎチャンネルソースドレイン領域２３、並びに第５及び
第６のゲート電極６１，６２の各コンタクトが図に一点
鎖線で示した上下方向に延びる第１の直線１０１上に配
置され、さらに第２のＰチャンネルソースドレイン領域
１４、第２のＮチャンネルソースドレイン領域２４、並
びに第４、第５及び第６のＮチャンネルソースドレイン
領域６３，６４，６５の各コンタクトが、図に第一点鎖
線で示した上下方向に延びる第２の直線１０２上に配置
され、さらに、第２のゲート電極１２、第３のＰチャン
ネルソースドレイン領域１５、第４のゲート電極２２、
第３のＮチャンネルソースドレイン領域２５、並びに第
５及び第６のゲート電極６１，６２の各コンタクトが、
図に一点鎖線で示す上下方向に延びる第３の直線１０３
上に配置されている。

【００１５】次に、図１に示す構造の基本セルを用いた
場合にＲＡＭの高集積化を図ることができることについ
て説明する。図４，図５は、ＲＡＭの最小の単位である
メモリセルを表した回路図である。図の縦方向にビット
線３１、ビットバー線３２が延び、図の横方向にワード
線３３が延びている。ビット線３１と、インバータ３６
の入力及びインバータ３７の出力との間にＮチャンネル
トランジスタ３４が接続されており、該Ｎチャンネルト
ランジスタ３４のゲートはワード線３３に接続されてい
る。また、ビットバー線３２と、インバータ３７の入力
及びインバータ３６の出力との間にはＮチャンネルトラ
ンジスタ３５が接続されており、該Ｎチャンネルトラン
ジスタ３５のゲートはワード線３３に接続されている。
インバータ３６；３７は、図３に示すように、Ｐチャン
ネルトランジスタ３６ａ；３７ａとＮチャンネルトラン
ジスタ３６ｂ；３７ｂにより構成されている。

【００１６】図４は、図１に示す基本セルを用いて図
２，図３に示すメモリセルを構成する場合の実体配線図
である。図中の白丸印はコンタクトの位置を示してい
る。基本セルは上下左右に多数配列されており、ここで
は配線の都合上、Ｐチャンネルトランジスタ群１０の図
の上方に隣接して配置された第２のＮチャンネルトラン
ジスタ群６０の下側のトランジスタと、第１のＮチャン
ネルトランジスタ群２０の図の下方に隣接して配置され
た第２のＮチャンネルトランジスタ群６０の上側のトラ
ンジスタとが使用されている。この図２に示すメモリセ
ルが図の上下左右に多数配置されＲＡＭが構成される。

【００１７】このように基本セル１つ分のトランジスタ
を無駄なく使用してメモリセルが構成され、したがって
図１に示すような基本セルを採用することにより高集積
化されたＲＡＭを構成することができる。図５は、図１
に示す基本セルが敷き詰められたゲートアレイ方式の半
導体チップのレイアウト図である。図８に示す従来例の
各要素に対応する各要素には、図８に付した番号と同一
の番号を付して示し、相違点についてのみ説明する。

【００１８】この図５に四角で示す基本セル１２２は、
例えば図１に示す構造を有するものであり、そのような
基本セル１２２が行方向（図の横方向）および列方向
（図の縦方向）に多数配列されている。ここで、トラン
ジスタをメタル配線することにより所期の機能を実現す
るセル領域１２４としては２列ずつが用いられ、セル領
域２列につき１列の配線領域１２６が配置されている。
セル領域１２４に配置された基本セルであっても、図１
に示す基本セルの場合、第２のＮチャンネルトランジス
タ群６０の配置領域は配線領域として使用することがで
き、したがって図５に示すように２列おきに配線領域１
２６を設定しても十分な配線領域が確保される。この図
に示すレイアウトを採用すると従来の最大ゲート使用率
５０％を６６％に向上させることができ、、例えば従来
７ｍｍ角の大きさの半導体チップに搭載されていた回路
を６ｍｍ角の大きさの半導体チップに搭載することが可
能となる。

【００１９】図６は、図１に示す基本セルが敷き詰めら
れたゲートアレイ方式の半導体チップの他の例を示すレ
イアウト図である。図５，図８に示す例と共通の要素に
ついては、図５，図８に付した番号と同一の番号を付し
て示し、相違点についてのみ説明する。ここでは基本的
には３列おきに配線領域１２６が設定されているが、３
列並ぶセル領域１２４のうちの中央の一列に配線が可能
なように、３列並ぶセル領域の両端一列ずつにはところ
どころ配線領域１２７が設定されている。

【００２０】この図６に示すレイアウトを採用すること
によりゲート使用率を最大７５％にまで向上させること
ができる。

【００２１】

【発明の効果】以上説明したように、本発明の半導体集
積回路は、ＲＡＭのメモリセルの構成に適した例えば図
１に示すような基本セルを敷き詰めたゲートアレイ方式
の半導体集積回路であって複数列おきに一列ずつを配線
領域として使用したため、従来と比べゲート使用率が向
上し、一層高集積化された半導体集積回路が実現する。

【図面の簡単な説明】

【図１】本発明の一実施例に係る基本セルの構造を示し
た図である。

【図２】ＲＡＭの最小の単位であるメモリセルを表わし
た回路図である。

【図３】ＲＡＭの最小の単位であるメモリセルを表わし
た回路図である。

【図４】図１に示す基本セルを用いて図２，図３に示す
メモリセルを構成する場合の実体配線図である。

【図５】図１に示す基本セルが敷き詰められたゲートア
レイ方式の半導体チップのレイアウト図である。

【図６】図１に示す基本セルが敷き詰められたゲートア
レイ方式の半導体チップの他の例を示すレイアウト図で
ある。

【図７】ゲートアレイ方式の一般的な基本セルの構造を
示した図である。

【図８】敷き詰め型ゲートアレイ方式を採用した半導体
チップの模式図である。

【符号の説明】

１０ Ｐチャンネルトランジスタ群 ２０ Ｎチャンネルトランジスタ群 ６０ 第２のＮチャンネルトランジスタ群 １１０ 入出力領域 １２０ 敷き詰め領域 １２２ 基本セル １２４ セル領域 １２６ 配線領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】 Ｐ型拡散領域および複数のゲート電極か
   らなるＰチャンネルトランジスタ群と、該Ｐチャンネル
   トランジスタ群に隣接して配置された、Ｎ型拡散領域お
   よび複数のゲート電極からなるＮチャンネルトランジス
   タ群と、該Ｎチャンネルトランジスタ群に隣接して配置
   された、Ｎ型拡散領域および複数のゲート電極からなる
   とともに、前記Ｐチャンネルトランジスタ群および前記
   Ｎチャンネルトランジスタ群を構成する各トランジスタ
   のゲート幅よりも小さいゲート幅を有する複数のＮチャ
   ンネルトランジスタからなる第２のＮチャンネルトラン
   ジスタ群とにより構成された基本セルが、行方向および
   列方向に多数敷き詰められてなるゲートアレイ方式の半
   導体集積回路であって、 列方向に互いに隣接して複数並ぶとともに行方向に多数
   並ぶ基本セルからなる、行方向に延びる複数の基本セル
   帯と、配線領域として使用される、行方向に一列に並ぶ
   多数の基本セルからなる１つの基本セル帯とが交互に配
   列されてなる、所定の論理演算機能を実現する論理回路
   部を備えたことを特徴とする半導体集積回路。