JP2013143532A - 半導体装置 - Google Patents

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Abstract

【課題】基板表面に形成されている回路の配線リソースを減少させることなく、高いノイズ抑制効果を得る。
【解決手段】半導体装置であって、基板１０の表面側に形成された第１の回路ブロック１００と、第１の回路ブロック１００とその他の回路ブロックとを分離するように、第１の回路ブロック１００の外周に沿って設けられ、且つ基板１０の表裏を貫通して設けられた導電性の基板貫通電極２００と、基板１０の裏面側に設けられ、基板貫通電極２００に接続され、該貫通電極２００を電源パッド又はシールド専用電位パッドへ接続する裏面配線３２と、を具備した。
【選択図】図１

Description

本発明の実施形態は、素子分離構造を改良した半導体装置に関する。
ＣＭＯＳイメージセンサ等の固体撮像装置においては、センサ回路部への周辺回路部からのノイズの混入を防ぐ必要がある。このため、周辺からのノイズを防ぎたいセンサ回路部又はノイズ発生要因となる周辺回路部の外周に、ＤＴＩ（Deep Trench Isolation）を配置することが行われている。そして、このＤＴＩは、電気的に接続されていないフローティング状態、或いはシリコン基板の表面配線を用いて電位固定した状態で利用されている。
しかし、ＤＴＩがフローティングの場合はノイズ遮断能力が弱い。また、シリコン表面配線を用いてＤＴＩを電位固定する場合は、その配線によってシリコン表面の配線リソース（領域）を減少してしまうと云う問題がある。
特表２０００−５０７０４５号公報 特表２００８−５１１９８１号公報
発明が解決しようとする課題は、基板表面に形成される回路の配線リソースを減少させることなく、回路部間のノイズ抑制効果の向上をはかり得る半導体装置を提供することである。
実施形態の半導体装置は、基板の表面側に形成された第１の回路ブロックと、第１の回路ブロックとその他の回路ブロックとを分離するように、第１の回路ブロックの外周に沿って前記基板の表裏を貫通して設けられた導電性の基板貫通電極と、前記基板の裏面側に設けられ、前記基板貫通電極に接続され、該貫通電極を電源パッド又はシールド専用電位パッドへ接続する裏面配線と、を具備した。
第１の実施形態に係わる半導体装置の概略構造を示す平面図と断面図。 第２の実施形態に係わる半導体装置の概略構造を示す平面図と断面図。 第３の実施形態に係わる半導体装置の概略構造を示す平面図。 第４の実施形態に係わる半導体装置の概略構造を示す平面図。 第５の実施形態に係わる半導体装置の概略構造を示す平面図と断面図。 図５の半導体装置のセンサ部とパッド部との関係を示す断面図。 図５の半導体装置のセンサ部とパッド部との関係を示す断面図。 第５の実施形態の半導体装置の全体構成を示す平面図。 図８の半導体装置のＩＯブロック内パッドの拡大図。
以下、実施形態の半導体装置を、図面を参照して説明する。
（第１の実施形態）
図１は、第１の実施形態に係わる半導体装置の概略構造を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。
図中の１０は、シリコン基板１１上にウェル領域１２を形成した基板であり、基板１０の表面側にＭＯＳトランジスタ等を有する第１の回路ブロック１００が形成されている。この第１の回路ブロック１００の周辺部には、他の回路ブロック（第２，第３，…第ｎの回路ブロック）が形成されている。第１の回路ブロック１００は、基板１０の表裏を貫通して設けられた基板貫通電極（ＤＴ）２００で周囲が囲まれており、他の回路ブロックとは分離されている。即ち、第１の回路ブロック１００を囲むようにＤＴ２００を形成することにより、ＤＴ２００は素子分離のための所謂ＤＴＩとして機能するようになっている。なお、ＤＴ２００は、基板１０の表裏を貫通して設けられたビアホール内に、シリコン酸化膜２１を介してポリＳｉ膜２２を埋め込むことにより形成されている。
基板１０の裏面側には、シリコン酸化膜等の絶縁膜３１が形成され、この絶縁膜３１にはＤＴ２００の下面に位置する部分に開口が設けられている。絶縁膜３１上には裏面配線３２が形成され、この裏面配線３２は絶縁膜３１の開口部でＤＴ２００の下面と電気的に接続されている。また、裏面配線３２は、図示しない電源又はシールド専用ＰＡＤへ接続されている。つまり、本実施形態のＤＴ２００は従来のＤＴＩとは異なり、基板１０の表面から裏面まで達しており、しかも裏面配線３２を用いて所定の電位に固定されている。
なお、図中の１３はゲート絶縁膜、１４はゲート電極、１５はソース／ドレイン領域、１６はコンタクトを示しており、各々のコンタクト１６は図示しない基板表面側の配線に接続されている。そして、ＤＴ２００を裏面配線３２に接続することにより、裏面配線３２をＤＴ２００を介して表面側の配線に接続することが可能となっている。
このように本実施形態によれば、第１の回路ブロック１００の周囲を囲むようにＤＴ２００を設けることにより、第１の回路ブロック１００をその他の回路ブロックと分離することができ、回路間ノイズ抑制に有効である。しかも、ＤＴ２００を電位固定することによって、高いノイズ抑制効果を得ることができる。また、ＤＴ２００を裏面配線３２に接続することによって、基板１０の表面側に形成されている回路の配線リソースを減少することなく、ＰＡＤ（端子）〜ＤＴを接続することができる利点もある。
また本実施形態では、ＤＴ２００を裏面側の電源パッドに接続することにより、ノイズ抑制だけでなく、シリコン表面回路の電源補強も可能となるため、ＩＲドロップの軽減、シリコン表面配線リソースの増加を期待することができる。
また、半導体装置として基板裏面側からの配線が必要なものにおいては、回路領域内に基板貫通電極を設けることが行われる。この種の半導体装置においては、回路領域内の基板貫通電極と同時にＤＴ２００を形成すれば良いため、ＤＴ２００を形成するために新たにプロセスが必要になることもない。これは、製造コストの増大を招くことなくＤＴ２００を形成できることを意味し、実用性大なる効果である。
（第２の実施形態）
図２は、第２の実施形態に係わる半導体装置の概略構造を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、ＤＴを二重にしたことにある。即ち、第１の回路ブロック１００の周辺は第１のＤＴ２１０により囲まれており、第１のＤＴ２１０の周辺は第２のＤＴ２２０により囲まれている。ＤＴ２１０，２２０は、第１の実施形態のＤＴ２００と同様に、シリコン酸化膜２１及びポリＳｉ膜２２等からなり、基板１０の表裏を貫通して設けられている。そして、ＤＴ２２０の外側に図示しない他の回路ブロックが形成されている。
第１及び第２のＤＴ２１０，２２０は、共に裏面側で裏面配線３２に電気的に接続され、図示しない電源又はシールド専用ＰＡＤへ接続されている。なお、第１及び第２のＤＴ２１０，２２０は必ずしも同じ裏面配線３２に接続される必要はなく、別の裏面配線に接続しても良い。
このような構成であれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、ＤＴ２１０，２２０が共に電気的に固定されているため次のような効果も得られる。即ち、ＤＴが一重であってもノイズ抑制効果は得られるが、ＤＴを二重にした場合は、第１のＤＴ２１０と第２のＤＴ２２０との間の基板抵抗も関与し、一重の場合と比べて２倍以上の効果を得ることができる。また、従来、deep-ｎウェル／deep-ｐウェルによってノイズ対策を実施していた場合は、本技術を用いることによってその工程を削減することも可能である。
（第３の実施形態）
図３（ａ）〜（ｃ）は、第３の実施形態に係わる半導体装置の概略構造を示す平面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先の第１の実施形態と異なる点は、ＤＴで第１の回路ブロック１００を完全に囲むのではなく、ＤＴで第１の回路ブロック１００の一部を囲むようにしたことである。
図３（ａ）では、第１の回路ブロック１００を上下の両側からコの字形状のＤＴ２０１，２０２で挟むようになっている。これにより、第１の回路ブロック１００と上側の第２の回路ブロック１２０とはＤＴ２０１により分離され、第１の回路ブロック１００と下側の第３の回路ブロック１３０とはＤＴ２０２により分離される。
図３（ｂ）では、Ｃ字型のＤＴ２０３で第１の回路ブロック１００を囲むようになっている。これにより、第１の回路ブロック１００と第２の回路ブロック１２０（上側），第３の回路ブロック１３０（下側），及び第４の回路ブロック１４０（左側）とは、ＤＴ２０３により分離される。
図３（ｃ）では、第１の回路ブロック１００を上側からコの字形状のＤＴ２０４で挟むようになっている。これにより、第１の回路ブロック１００と第２の回路ブロック１２０（上側），第３の回路ブロック１３０（左側），及び第４の回路ブロック１４０（右側）とは、ＤＴ２０４により分離される。
なお、図には示さないが、ＤＴ２０１〜２０４は、第１の実施形態のＤＴ２００と同様にシリコン酸化膜２１及びポリＳｉ膜２２等からなり、基板１０の表裏を貫通して設けられている。そして、基板１０の裏面側の配線に接続され、裏面配線を通じて電源又はシールド専用ＰＡＤへ接続されるようになっている。
このような構成であっても、第１の回路ブロック１００と第２〜第４の回路ブロック１２０，１３０，１４０とを十分に分離することができ、先の第１の実施形態と同様の効果が得られる。
（第４の実施形態）
図４（ａ）〜（ｄ）は、第４の実施形態に係わる半導体装置の概略構造を示す平面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先の第１の実施形態と異なる点は、ＤＴで第１の回路ブロック１００を完全に囲むのではなく、ＤＴで第１の回路ブロック１００の一部を囲むようにしたことである。
図４（ａ）では、第１の回路ブロック１００の上側に直線状のＤＴ２０５が配置されており、第１の回路ブロック１００と第２の回路ブロック１２０とが分離されている。
図４（ｂ）では、第１の回路ブロック１００を上下の両側から直線状のＤＴ２０５，２０６で挟むようになっている。これにより、第１の回路ブロック１００と上側の第２の回路ブロック１２０とがＤＴ２０５により分離され、第１の回路ブロック１００と下側の第３の回路ブロック１３０とがＤＴ２０６により分離される。
図４（ｃ）では、第１の回路ブロック１００の左側に直線状のＤＴ２０７が配置されており、第１の回路ブロック１００と第２の回路ブロック１２０が分離されている。
図４（ｄ）では、第１の回路ブロック１００を左右の両側から直線状のＤＴ２０７，２０８で挟むようになっている。これにより、第１の回路ブロック１００と左側の第２の回路ブロック１２０とがＤＴ２０７により分離され、第１の回路ブロック１００と右側の第３の回路ブロック１３０とがＤＴ２０８により分離される。
なお、図には示さないが、ＤＴ２０５〜２０８は、第１の実施形態のＤＴ２００と同様にシリコン酸化膜２１及びポリＳｉ膜２２等からなり、基板１０の表裏を貫通して設けられている。そして、基板１０の裏面側の配線に接続され、電源又はシールド専用ＰＡＤへ接続されるようになっている。また、ＤＴ２０５〜２０８は、第１の回路ブロック１００と他の回路ブロックとの分離を確実にするために、第１の回路ブロック１００の対面する辺の長さよりも長くした方が望ましい。
このように本実施形態では、分離を必要とする部分のみにＤＴ２０５〜２０８を配置することで、第１の回路ブロック１００と第２〜第４の回路ブロック１２０，１３０，１４０とを十分に分離することができ、先の第１の実施形態と同様の効果が得られる。
（第５の実施形態）
図５は、第５の実施形態に係わる半導体装置の概略構造を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、裏面照射型のＣＭＯＳイメージセンサに適用した例であり、基本的な構成は先の第１の実施形態と同様である。
基板１０の表面側に、ＣＭＯＳイメージセンサの画素部を構成するためのＭＯＳトランジスタ等を有する画素回路ブロック（第１の回路ブロック）５００が形成され、画素回路ブロック５００の周辺部には他の周辺回路ブロックが形成されている。画素回路ブロック５００は、基板１０の表裏を貫通して設けられたＤＴ２００で周囲が囲まれており、他の周辺回路ブロックとは分離されている。
基板１０の裏面側には、シリコン酸化膜等の絶縁膜３１が形成され、この絶縁膜３１にはＤＴ２００の下面に位置する部分に開口が設けられている。絶縁膜３１上には裏面配線３２が形成され、この裏面配線３２は絶縁膜３１の開口部でＤＴ２００の下面と電気的に接続されている。また、裏面配線３２は、図示しない電源又はシールド専用ＰＡＤへ接続されている。
なお、画素回路ブロック５００に入射する光の経路に裏面配線３２が存在すると、入射光量の低下や画質の劣化を招くため、裏面配線３２は画素回路ブロック５００と重ならないように設けられている。
図６及び図７に、本実施形態のＣＭＯＳイメージセンサに用いたセンサ部とパッドとの関係を示す。
図６に示すように、周辺回路において、裏面側のパッド４０につながる複数本のＤＴ４１が設けられ、これらのＤＴ４１により裏面側のパッド４０と表面配線１７とが接続されている。即ち、ＤＴ４１は基板裏面側で裏面配線３２の一部で形成されたパッド４０に接続され、基板表面側でコンタクト１６を介して表面配線１７に接続されている。図７は、図６の構成に加えてコンタクト１８及び更に上層の表面配線１９を設けたものである。
このように、表面からの配線も追加することにより、ノイズ抑制効果をより高めることも可能である。
また、図８に本実施形態のＣＭＯＳイメージセンサをパッド部も含めてより具体的に示す。
画素回路ブロック５００の周辺、例えば左側にアナログ回路ブロック６００が配置されている。画素回路ブロック５００はＤＴ２００により囲まれており、アナログ回路ブロック６００はＤＴ２５０により囲まれている。
画素回路ブロック５００の上方の基板周辺部には、複数個のパッド４５を配置したＩＯブロック３１０が設けられており、ＩＯブロック３１０と回路ブロック５００との間には、直線状のＤＴ２６０が設けられている。
画素回路ブロック５００の下方の基板周辺部には、複数個のパッド４５を配置したＩＯブロック３２０が設けられ、ＩＯブロック３２０と回路ブロック５００との間には、直線状のＤＴ２７０が設けられている。
なお、図には示さないが、ＤＴ２００，２５０，２６０，２７０は、第１の実施形態のと同様にシリコン酸化膜２１及びポリＳｉ膜２２等からなり、基板１０の表裏を貫通して設けられている。そして、基板１０の裏面側の配線に接続され、電源又はシールド専用ＰＡＤへ接続されるようになっている。
図９は、ＩＯブロック３１０内のパッド４５の拡大図である。各々のパッド４５内には複数本のＤＴ４１が設けられ、パッド４５はこれらのＤＴ４１を介して裏面側の配線に接続されている。
このように本実施形態によれば、ＣＭＯＳイメージセンサにおける画素回路ブロック５００に対するアナログ回路ブロック６００からのノイズを抑制する効果が得られ、ＣＭＯＳイメージセンサの画質を向上させることができる。
また、本実施形態では、画素回路ブロック５００の周辺をＤＴ２００で囲んでいるため、ＤＴ２００を不透明材料で形成すれば、周辺から画素回路ブロック５００への光の侵入を防止することもできる。さらに、画素回路ブロック５００の周辺のＤＴ２００は、パッドに必要なＤＴ４１と同時に作製することができるため、ＤＴ２００を形成するために新たにプロセスが必要となることはない。ＤＴ２５０，２６０，２７０に関しても同様である。従って、ＤＴ２００，２５０，２６０，２７０の形成に伴う製造コストの増大を抑制することができる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
基板貫通電極（ＤＴ）は、第１，２，５の実施形態のように第１の回路ブロックの全体を完全に囲むように形成する必要はなく、第３の実施形態のように一部を囲むように形成しても良い。さらに、第４の実施形態のように隣接する回路ブロック間に直線状に形成しても良い。つまり、基板貫通電極は、第１の回路ブロックの外周に沿って、回路間ノイズ抑制を必要とする回路ブロックとの間に設けられたものであればよい。
また、基板貫通電極（ＤＴ）の材料はポリＳｉに限るものではなく、基板に設けた貫通孔内に埋め込み形成できる導電体であればよい。さらに、ＣＭＯＳイメージセンサに限らず、周辺からのノイズの混入を極力避けたい回路ブロックを有する各種の半導体装置に適用することが可能である。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…基板
１１…シリコン基板
１２…ウェル
１３…ゲート絶縁膜
１４…ゲート電極
１５…ソース／ドレイン領域
１６…コンタクト
１７…表面配線
１８…コンタクト
１９…表面配線
２１…シリコン酸化膜
２２…ポリＳｉ膜
３１…絶縁膜
３２…裏面配線
４０…パッド部
４１…パッド部ＤＴ
４５…パッド
１００…第１の回路ブロック
１２０…第２の回路ブロック（その他の回路ブロック）
１３０…第３の回路ブロック（その他の回路ブロック）
１４０…第４の回路ブロック（その他の回路ブロック）
２００，２０１，〜２０８，２１０，２２０，２５０，２６０，２７０…基板貫通電極（ＤＴ）
３１０，３２０…ＩＯブロック
５００…画素回路ブロック（第１の回路ブロック）
６００…アナログ回路ブロック（その他の回路ブロック）

Claims (6)

  1. 半導体基板の表面側に形成された第１の回路ブロックと、
    前記第１の回路ブロックとその他の回路ブロックとを分離するように、前記第１の回路ブロックの外周に沿って設けられ、且つ前記基板の表裏を貫通して設けられた導電性を有する基板貫通電極と、
    前記基板の裏面側に設けられ、前記基板貫通電極に接続され、該貫通電極を電源パッド又はシールド専用電位パッドへ接続する裏面配線と、
    を具備したことを特徴とする半導体装置。
  2. 半導体基板の表面側に形成された第１の回路ブロックと、
    前記第１の回路ブロックとその他の回路ブロックとを分離するように、前記第１の回路ブロックの外周に沿って設けられ、且つ前記基板の表裏を貫通して設けられた導電性を有する第１の基板貫通電極と、
    前記第１の基板貫通電極の外周に沿って設けられ、且つ前記基板の表裏を貫通して設けられた導電性を有する第２の基板貫通電極と、
    前記基板の裏面側に設けられ、前記第１及び第２の基板貫通電極にそれぞれ接続され、該貫通電極を電源パッド又はシールド専用電位パッドへ接続する裏面配線と、
    を具備したことを特徴とする半導体装置。
  3. 前記基板貫通電極の配置は、前記第１の回路ブロックの周囲全体を囲むようにリング状に配置されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記基板貫通電極は、前記第１の回路ブロックの外周の一部を囲むようにコの字形状に配置、或いは前記第１の回路ブロックの１辺において、その辺よりも長く直線状に配置されていることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記第１の回路ブロックは、ＣＭＯＳイメージセンサにおける画素回路ブロックであることを特徴とする請求項１〜４の何れかに記載の半導体装置。
  6. 前記裏面側の電源パッドが前記裏面配線へ接続され、前記裏面配線が前記基板貫通電極を介して前記基板の表面側の配線へ接続されていることを特徴とする請求項１〜５の何れかに記載の半導体装置。
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