JP2013183123A - 半導体装置及びその設計方法 - Google Patents

Abstract

【課題】スタンダードセルを用いた半導体装置においてゲート配線層よりも上層に位置する配線層の配線密度を低減する。
【解決手段】メッシュ状に形成された電源配線ＧＶと、電源配線に囲まれた矩形状の領域に設けられた複数のスタンダードセルＳＣとを備える。スタンダードセルＳＣ内には、ゲート電極Ｇｎ，Ｇｐを備える少なくとも一つの電界効果トランジスタがそれぞれ設けられ、電源配線ＧＶとゲート電極Ｇｎ，Ｇｐは、いずれもゲート配線層Ｇに形成されている。本発明によれば、ゲート配線層Ｇにメッシュ状の電源配線ＧＶを形成していることから、ゲート配線層Ｇよりも上層に位置する配線層Ｍ１〜Ｍ３の配線密度を低減することが可能となる。
【選択図】図３

Description

本発明は半導体装置及びその設計方法に関し、特に、複数のスタンダードセルによって構成された回路ブロックを備える半導体装置及びその設計方法に関する。

半導体装置の設計においては、インバータ回路やＮＡＮＤゲート回路のような基本的な機能を有するロジック回路のレイアウトを「スタンダードセル」としてあらかじめ登録しておき、必要なスタンダードセルを複数個組み合わせることによって所望の機能を有する回路ブロックを半導体基板上にレイアウトすることが一般的に行われている（特許文献１〜４参照）。スタンダードセル内を接続する配線は、主にゲート配線層よりも上層に位置する第１配線層に形成される。また、スタンダードセル間を接続する配線や、回路ブロックの外部から入力信号や電源電位を供給するための配線、さらには、回路ブロックの外部へ出力信号を供給するための配線については、主に第１配線層よりも上層に位置する第２配線層に形成される。

第２配線層に形成される配線は、一方向に平行にレイアウトされることが一般的である。第２配線層に形成される配線の幅は、当該配線に求められる特性（抵抗値など）を考慮して設計する必要があることから、多くの場合、電源用の配線については信号用の配線よりも配線幅を広く設計する必要がある。その一方で、微細加工技術の進歩により、同じ機能及び同じ特性を有するスタンダードセルが従来よりも小型化されることがある。このような場合であっても、電源用の配線については、要求される特性を満たすためにはスタンダードセルと比例して縮小することが困難な場合がある。このため、スタンダードセルのサイズが縮小されると、主に第２配線層の配線密度が高まるという傾向があった。

特開２０１０−７３７２８号公報 特開２０００−７７６０９号公報 特開２０１０−１２９８９５号公報 特開２００８−１９３０７０号公報

スタンダードセルの小型化によって第２配線層の配線密度が高くなっても、全ての配線を正しくレイアウトできれば問題はない。しかしながら、場合によっては全ての配線をレイアウトすることができないケースも生じる。このような場合、スタンダードセル間の一部に空きスペースや補償容量を配置するなどの対策を採ることによって配線領域を確保する必要があるが、この場合、チップ面積が増大してしまう。

このような問題は、回路ブロックに必要とされる電源電位の種類が増えるほど顕著となる。これは、上述の通り、電源用の配線については配線幅の縮小が困難だからである。必要な電源電位の種類としては、少なくとも高位側の電源電位（ＶＤＤ）と低位側の電源電位（ＶＳＳ）の２種類があり、その他にも、ｎチャンネル型ＭＯＳトランジスタが形成されるｐウェルのウェル電位（ＶＰＷ）や、ｐチャンネル型ＭＯＳトランジスタが形成されるｎウェルのウェル電位（ＶＮＷ）が別途必要となる場合がある。このような背景から、スタンダードセルを用いた半導体装置において、ゲート配線層よりも上層に位置する配線層の配線密度を低減する技術が望まれている。

本発明の一側面による半導体装置は、半導体基板上において第１の方向に配列され、それぞれ少なくとも１つの電界効果トランジスタを含む複数の第１のスタンダードセルと、前記複数の第１のスタンダードセルの第２の方向における一方の端部に沿って、前記第１の方向に延在する第１の電源配線と、を備え、前記電界効果トランジスタは、ゲート配線層に形成されたゲート電極を含み、前記第１の電源配線は、前記ゲート配線層に形成されていることを特徴とする。

本発明の他の側面による半導体装置は、メッシュ状に形成された電源配線と、前記電源配線に囲まれた矩形状の領域に設けられた複数のスタンダードセルと、を備え、前記複数のスタンダードセル内には、ゲート電極を備える少なくとも一つの電界効果トランジスタがそれぞれ設けられ、前記電源配線と前記ゲート電極は、いずれもゲート配線層に形成されていることを特徴とする。

本発明による半導体装置の設計方法は、それぞれ少なくとも一つの電界効果トランジスタを有する複数のスタンダードセルをレイアウトするステップと、前記複数のスタンダードセル間の境界領域にメッシュ状の電源配線をレイアウトするステップと、を備え、前記電界効果トランジスタのゲート電極及び前記電源配線は、いずれもゲート配線層に形成されることを特徴とする。

本発明によれば、スタンダードセルを用いた半導体装置において、ゲート配線層よりも上層に位置する配線層の配線密度を低減することが可能となる。

本発明の好ましい第１の実施形態による半導体装置のセルレイアウトを説明するための模式的な平面図である。 ウェル領域の形状と給電セルＦＣに設けられたウェル給電用のコンタクト導体の位置を説明するための模式的な平面図である。 スタンダードセルＳＣ及び給電セルＦＣの一部を示す断面図である。 電源配線ＧＶのレイアウトを示す模式的な平面図である。 スタンダードセルＳＣのレイアウトパターンの一例を示す透視平面図である。 図６に示すスタンダードセルＳＣの等価回路図である。 複数のスタンダードセルＳＣ間に存在するノード間を接続する方法を説明するための略平面図である。 給電セルＦＣのレイアウトパターンの一例を示す透視平面図である。 電源配線Ｍ２ＳＰＷに接続された給電セルＦＣを示す透視平面図である。 図１に示した領域Ａの拡大図であり、ゲート配線層Ｇに形成された配線のみを示している。 図１に示した領域Ａの拡大図であり、図１０に加えて拡散層領域を示している。 図１１に第１配線層Ｍ１に形成される配線と第２配線層Ｍ２に形成される電源配線Ｍ２ＳＰＷを追記した図である。 ２本の電源配線Ｍ２ＳＰＷを給電セルＦＣに接続した第１の例を示す略平面図である。 ２本の電源配線Ｍ２ＳＰＷを給電セルＦＣに接続した第２の例を示す略平面図である。 変形例による給電セルＦＣａのレイアウトパターンを示す透視平面図である。 バイパスセルＢＣａのレイアウトパターンを示す透視平面図である。 変形例による給電セルＦＣｂのレイアウトパターンを示す透視平面図である。 変形例によるスタンダードセルＳＣａのレイアウトパターンを示す透視平面図である。 電源配線ＧＶを分断した第１の例による給電セルＦＣｃのレイアウトパターンを示す透視平面図である。 電源配線ＧＶを分断した第２の例によるバイパスセルＢＣａのレイアウトパターンを示す透視平面図である。 電源配線ＧＶを分断した第３の例によるダミーセルＤＣのレイアウトパターンを示す透視平面図である。 本発明の好ましい第２の実施形態による半導体装置の主要部の構成を示す透視平面図である。 本発明の好ましい第３の実施形態による半導体装置の主要部の構成を示す透視平面図である。 本発明の好ましい実施形態による半導体装置の設計装置を示すブロック図である。 本発明の好ましい実施形態による半導体装置の設計方法を説明するためのフローチャートである。 本発明の好ましい実施形態による半導体装置５０の全体構成を示すブロック図である。

以下、添付図面を参照しながら、本発明の好ましいいくつかの実施形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体装置のセルレイアウトを説明するための模式的な平面図である。

図１に示す複数のブロックはそれぞれセルであり、ハッチングが付されていないセルがスタンダードセルＳＣ、ハッチングが付されたセルが給電セルＦＣである。セルとは、基本的な機能を有する単位回路であり、あらかじめ複数のセルのレイアウトパターンデータが設計ツール内に登録されている。そして、必要なセルを複数個組み合わせることによって、所望の機能を有する回路ブロックが半導体基板上にレイアウトされる。これにより、当該回路ブロックを最初からレイアウトする場合に比べて、設計時間を大幅に短縮することが可能となる。

スタンダードセルＳＣとは、基本的な機能を有するロジック回路である。スタンダードセルＳＣとして登録されるロジック回路としては、インバータ回路、ＮＡＮＤゲート回路、ＮＯＲゲート回路、フリップフロップ回路などが挙げられる。一方、給電セルＦＣとは、スタンダードセルＳＣ内のウェル領域にウェル電位を供給するためのセルである。スタンダードセルＳＣや給電セルＦＣの具体的な構成については追って詳述する。

図１に示すように、半導体基板上には複数のセルトラックＣＴが定義されており、各セルＳＣ，ＦＣはいずれかのセルトラックＣＴ内にレイアウトされる。セルトラックＣＴとはＸ方向に延在する帯状の領域であり、そのＹ方向における幅は一定である。セルトラックＣＴは、「セル棚」とも呼ばれる。図１には５本のセルトラックＣＴ１〜ＣＴ５を示しているが、実際の半導体装置においてはより多数のセルトラックＣＴが用いられる。また、複数のセルトラックＣＴからなる回路ブロックが２個以上存在する場合、これら回路ブロックにおけるセルトラックＣＴの延在方向が互いに同一である必要はない。例えば、ある回路ブロックについては複数のセルトラックＣＴがＸ方向に延在し、他の回路ブロックについては複数のセルトラックＣＴがＹ方向に延在していても構わない。

このように、各セルＳＣ，ＦＣはいずれかのセルトラックＣＴ内にレイアウトされるため、各セルＳＣ，ＦＣのＹ方向における幅は、セルトラックＣＴのＹ方向における幅と一致している。これに対し、各セルＳＣ，ＦＣのＸ方向における幅は、当該セルに含まれる回路規模によって異なっている。

図１に示すように、各セルトラックＣＴ内には複数の給電セルＦＣがレイアウトされている。特に限定されるものではないが、同じセルトラックＣＴ内においては、複数の給電セルＦＣが互いに隣接しないようレイアウトすることが好ましい。換言すれば、各給電セルＦＣは、同じセルトラックＣＴ内にレイアウトされた２つのスタンダードセルＳＣ間に挟まれるようにレイアウトすることが好ましい。これは、後述するように、給電セルＦＣを分散して挿入することによってメッシュ状の電源配線を構成するためである。

図２は、ウェル領域の形状と給電セルＦＣに設けられたウェル給電用のコンタクト導体の位置を説明するための模式的な平面図である。セルのレイアウトは図１と同じである。

図２においてハッチングが付されていない領域はｎウェル領域ＮＷであり、ハッチングが付された領域はｐウェル領域ＰＷである。ｎウェル領域ＮＷはＰチャンネル型ＭＯＳトランジスタが形成される領域であり、ｐウェル領域ＰＷはＮチャンネル型ＭＯＳトランジスタが形成される領域である。但し、スタンダードセルＳＣ内に形成されるトランジスタとしては、ＭＯＳトランジスタに限定されるものではなく、電界効果トランジスタであればＭＩＳトランジスタなど他の種類のトランジスタであっても構わない。

図２に示すように、ｎウェル領域ＮＷとｐウェル領域ＰＷはＸ方向に延在し、Ｙ方向に交互に現れるように形成される。そして、各セルトラックＣＴはｎウェル領域ＮＷとｐウェル領域ＰＷの両方を含むよう定義される。ｎウェル領域ＮＷとｐウェル領域ＰＷの位置関係は、Ｙ方向に隣接するセルトラックＣＴ間において逆転している。具体的には、セルトラックＣＴ１，ＣＴ３，ＣＴ５については、ｎウェル領域ＮＷが図２に示す上側、ｐウェル領域ＰＷが図２に示す下側に位置しているのに対し、セルトラックＣＴ２，ＣＴ４については、ｎウェル領域ＮＷが図２に示す下側、ｐウェル領域ＰＷが図２に示す上側に位置している。これにより、Ｙ方向に隣接するセルトラックＣＴ間においてｎウェル領域ＮＷ又はｐウェル領域ＰＷを共有することができる。例えば、セルトラックＣＴ１とＣＴ２はｐウェル領域ＰＷを共有しており、セルトラックＣＴ２とＣＴ３はｎウェル領域ＮＷを共有している。このような共有により一つのウェル領域の面積を大きく設計することができるため、ウェル境界が少なくなり、半導体基板の表面を効率よく利用することが可能となる。但し、本発明において、隣接するセルトラックＣＴ間でウェル領域を共有することは必須でない。

図２に示すように、各給電セルＦＣにはウェル給電用のコンタクト導体ＣＮＷ，ＣＰＷが設けられている。コンタクト導体ＣＮＷはｎウェル領域ＮＷにウェル電位を供給するためのコンタクト導体であり、コンタクト導体ＣＰＷはｐウェル領域ＰＷにウェル電位を供給するためのコンタクト導体である。特に限定されるものではないが、本実施形態による半導体装置においては、スタンダードセルＳＣにウェル給電用のコンタクト導体ＣＮＷ，ＣＰＷが設けられていない。したがって、本実施形態ではスタンダードセルＳＣ内のウェル電位は全て給電セルＦＣを介して供給される。かかる構成により、スタンダードセルＳＣ内にウェル給電用のコンタクト導体ＣＮＷ，ＣＰＷを設けた場合と比べ、スタンダードセルＳＣのサイズを縮小することが可能となる。

図３は、スタンダードセルＳＣ及び給電セルＦＣの一部を示す断面図である。

図３に示すように、半導体基板１０上には４つの配線層Ｇ，Ｍ１〜Ｍ３が割り当てられている。最下層に位置するのはゲート配線層Ｇであり、ゲート配線層Ｇにはゲート電極Ｇｎ，Ｇｐ及び電源配線ＧＶが形成される。ゲート電極Ｇｎとは、ｐウェル領域ＰＷに設けられたＮチャンネル型ＭＯＳトランジスタＮＭＯＳのゲート電極であり、ゲート電極Ｇｐとは、ｎウェル領域ＮＷに設けられたＰチャンネル型ＭＯＳトランジスタＰＭＯＳのゲート電極である。電源配線ＧＶについては後述する。

Ｎチャンネル型ＭＯＳトランジスタＮＭＯＳは、ｐウェル領域ＰＷに設けられたｎ型のソース／ドレイン領域ＳＤｎを有しており、一対のソース／ドレイン領域ＳＤｎ間に位置するチャネル領域の上部にゲート電極Ｇｎが設けられる。同様に、Ｐチャンネル型ＭＯＳトランジスタＰＭＯＳは、ｎウェル領域ＮＷに設けられたｐ型のソース／ドレイン領域ＳＤｐを有しており、一対のソース／ドレイン領域ＳＤｐ間に位置するチャネル領域の上部にゲート電極Ｇｐが設けられる。これらトランジスタＮＭＯＳ，ＰＭＯＳは、スタンダードセルＳＣ内に形成される。

また、ｐウェル領域ＰＷには給電用の拡散層領域ＤＦｐが設けられている。拡散層領域ＤＦｐは、ｐウェル領域ＰＷにウェル電位を供給するための領域であり、ｐウェル領域ＰＷよりも不純物濃度が高いｐ^＋型である。同様に、ｎウェル領域ＮＷには給電用の拡散層領域ＤＦｎが設けられている。拡散層領域ＤＦｎは、ｎウェル領域ＮＷにウェル電位を供給するための領域であり、ｎウェル領域ＮＷよりも不純物濃度が高いｎ^＋型である。これら拡散層領域ＤＦｐ，ＤＦｎは、給電セルＦＣ内に形成される。

ゲート配線層Ｇの上層には、第１配線層Ｍ１、第２配線層Ｍ２及び第３配線層Ｍ３がこの順に割り当てられている。図３に示すように、第１配線層Ｍ１はゲート配線層Ｇを覆う層間絶縁膜２１の表面に設けられ、第２配線層Ｍ２は第１配線層Ｍ１を覆う層間絶縁膜２２の表面に設けられ、第３配線層Ｍ３は第２配線層Ｍ２を覆う層間絶縁膜２３の表面に設けられる。一例として、図３には第１配線層Ｍ１に形成された配線３１，３４、第２配線層Ｍ２に形成された配線３２、第３配線層Ｍ３に形成された配線３３が図示されている。本発明において、ゲート配線層Ｇよりも上層の配線層が３層であることは必須でなく、２層以下であっても構わないし、４層以上であっても構わない。

異なる配線層に設けられた２つの配線は、これらの間に位置する層間絶縁膜を貫通して設けられたスルーホール導体ＴＨを介して相互に接続可能である。図３に示す例では、層間絶縁膜２２を貫通して設けられたスルーホール導体ＴＨによって配線３１と配線３２が相互に接続されている。また、半導体基板１０に設けられた拡散層は、層間絶縁膜２１を貫通して設けられたコンタクト導体を介して上層の配線層に接続される。図３に示す例では、層間絶縁膜２１を貫通して設けられたコンタクト導体ＣＰＷによって配線３１と拡散層領域ＤＦｐが相互に接続され、層間絶縁膜２１を貫通して設けられたコンタクト導体ＣＮＷによって配線３４と拡散層領域ＤＦｎが相互に接続されている。コンタクト導体ＣＮＷ，ＣＰＷは、図２を用いて説明したように給電セルＦＣ内に配置される。

図４は、電源配線ＧＶのレイアウトを示す模式的な平面図である。セルのレイアウトは図１と同じであり、破線で示されるブロックが一つのセルである。

図４に示すように、電源配線ＧＶは、Ｙ方向に隣接するセルトラックＣＴ間に沿ってＸ方向に延在して設けられるとともに、給電セルＦＣ内においてＹ方向に延在して設けられる。Ｘ方向に延在する部分とＹ方向に延在する部分とは互いに短絡されており、これにより、メッシュ状の電源配線ＧＶが形成される。

より具体的に説明すると、セルトラックＣＴ１〜ＣＴ５に配列されたスタンダードセルＳＣをそれぞれスタンダードセルＳＣ１〜ＳＣ５と定義した場合、スタンダードセルＳＣ１〜ＳＣ５のＹ方向における一方の端部（図４に示す上側の端部）に沿って、電源配線ＧＶ１〜ＧＶ５がＸ方向に延在している。また、スタンダードセルＳＣ１〜ＳＣ５のＹ方向における他方の端部（図４に示す下側の端部）に沿って、電源配線ＧＶ２〜ＧＶ６がＸ方向に延在している。尚、スタンダードセルＳＣ２〜ＳＣ５のＹ方向における一方の端部（図４に示す上側の端部）は、スタンダードセルＳＣ１〜ＳＣ４のＹ方向における他方の端部（図４に示す下側の端部）と一致している。これにより、図４においては６本の電源配線ＧＶ１〜ＧＶ６がＸ方向に延在している。

さらに、各セルトラックＣＴ１〜ＣＴ５に配置された給電セルＦＣ内においては、それぞれ２本の電源配線ＧＶ０がＹ方向に延在している。電源配線ＧＶ０の一端は一方の電源配線ＧＶ１〜ＧＶ５に接続され、電源配線ＧＶ０の他端は他方の電源配線ＧＶ２〜ＧＶ６に接続されている。これにより、電源配線ＧＶ０〜ＧＶ６はメッシュ状となる。図３を用いて説明した通り、電源配線ＧＶ０〜ＧＶ６はゲート配線層Ｇに形成される。つまり、トランジスタＮＭＯＳ，ＰＭＯＳのゲート電極Ｇｎ，Ｇｐと同じ配線層に形成される。

次に、セルの具体的なレイアウトパターンについて説明する。

図５は、スタンダードセルＳＣのレイアウトパターンの一例を示す透視平面図である。

図５に示すスタンダードセルＳＣは２入力のＮＯＲゲート回路であり、図６はその等価回路図である。図６に示すように、２入力のＮＯＲゲート回路は、直列接続された２つのＰチャンネル型ＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２と、並列接続された２つのＮチャンネル型ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２からなる。トランジスタＰＭＯＳ１，ＰＭＯＳ２は、高位側の電源電位ＶＤＤが供給される電源配線Ｍ１Ｖと出力ノードＯＵＴとの間に直列接続されており、これらトランジスタＰＭＯＳ１，ＰＭＯＳ２のゲート電極は、それぞれ対応する入力ノードＩＮ１，ＩＮ２に接続されている。また、トランジスタＮＭＯＳ１，ＮＭＯＳ２は、出力ノードＯＵＴと低位側の電源電位ＶＳＳが供給される電源配線Ｍ１Ｓとの間に並列接続されており、これらトランジスタＮＭＯＳ１，ＮＭＯＳ２のゲート電極はそれぞれ対応する入力ノードＩＮ１，ＩＮ２に接続されている。

これら２つのＰチャンネル型ＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２は、図５に示す５つのｐ型拡散層領域Ｐ１〜Ｐ５及び４つのゲート電極Ｇｐ１〜Ｇｐ４を用いて構成される。具体的には、ｐ型拡散層領域Ｐ１，Ｐ２及びこれらの間に配置されたゲート電極Ｇｐ１と、ｐ型拡散層領域Ｐ４，Ｐ５及びこれらの間に配置されたゲート電極Ｇｐ４が図６に示すトランジスタＰＭＯＳ１を構成する。また、ｐ型拡散層領域Ｐ２，Ｐ３及びこれらの間に配置されたゲート電極Ｇｐ２と、ｐ型拡散層領域Ｐ３，Ｐ４及びこれらの間に配置されたゲート電極Ｇｐ３が図６に示すトランジスタＰＭＯＳ２を構成する。ｐ型拡散層領域Ｐ１，Ｐ５は、コンタクト導体ＣＰ１，ＣＰ５を介して第１配線層Ｍ１に形成された電源配線Ｍ１Ｖに接続されている。電源配線Ｍ１Ｖは、ｐ型拡散層領域Ｐ１，Ｐ５に上部に設けられＹ方向に延在する配線部分Ｍ１Ｖｙと、スタンダードセルＳＣのＹ方向における一方の端部Ｌ１に沿ってＸ方向に延在する配線部分Ｍ１Ｖｘを有している。配線部分Ｍ１Ｖｘは、平面視で電源配線ＧＶ１と重なる位置に配置されている。電源配線ＧＶ１は端部Ｌ１に沿ってスタンダードセルＳＣを通過するのみであり、スタンダードセルＳＣ内のいかなるノードにも接続されない。

また、２つのＮチャンネル型ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２は、図５に示す３つのｎ型拡散層領域Ｎ１〜Ｎ３及び２つのゲート電極Ｇｎ１，Ｇｎ２を用いて構成される。具体的には、ｎ型拡散層領域Ｎ１，Ｎ２及びこれらの間に配置されたゲート電極Ｇｎ１が図６に示すトランジスタＮＭＯＳ１を構成する。また、ｎ型拡散層領域Ｎ２，Ｎ３及びこれらの間に配置されたゲート電極Ｇｎ２が図６に示すトランジスタＮＭＯＳ２を構成する。ｎ型拡散層領域Ｎ１，Ｎ３は、コンタクト導体ＣＮ１，ＣＮ３を介して第１配線層Ｍ１に形成された電源配線Ｍ１Ｓに接続されている。電源配線Ｍ１Ｓは、ｎ型拡散層領域Ｎ１，Ｎ３に上部に設けられＹ方向に延在する配線部分Ｍ１Ｓｙと、スタンダードセルＳＣのＹ方向における他方の端部Ｌ２に沿ってＸ方向に延在する配線部分Ｍ１Ｓｘを有している。配線部分Ｍ１Ｓｘは、平面視で電源配線ＧＶ２と重なる位置に配置されている。電源配線ＧＶ２は端部Ｌ２に沿ってスタンダードセルＳＣを通過するのみであり、スタンダードセルＳＣ内のいかなるノードにも接続されない。

ｐ型拡散層領域Ｐ３とｎ型拡散層領域Ｎ２は、それぞれコンタクト導体ＣＰ３，ＣＮ２を介して第１配線層Ｍ１に形成された信号配線Ｍ１ＯＵＴに共通接続されている。信号配線Ｍ１ＯＵＴは、図６に示すＮＯＲゲート回路の出力ノードＯＵＴに相当する。また、ゲート電極Ｇｐ１，Ｇｐ４，Ｇｎ１は、ゲート配線層Ｇに形成された信号配線Ｇ１及びスルーホール導体ＴＨ１を介して、第１配線層Ｍ１に形成された信号配線Ｍ１ＩＮ１に接続されている。信号配線Ｍ１ＩＮ１は、図６に示すＮＯＲゲート回路の一方の入力ノードＩＮ１に相当する。さらに、ゲート電極Ｇｐ２，Ｇｐ３，Ｇｎ２は、ゲート配線層Ｇに形成された信号配線Ｇ２及びスルーホール導体ＴＨ２を介して、第１配線層Ｍ１に形成された信号配線Ｍ１ＩＮ２に接続されている。信号配線Ｍ１ＩＮ２は、図６に示すＮＯＲゲート回路の他方の入力ノードＩＮ２に相当する。

このように、スタンダードセルＳＣ内の各ノード間を接続する配線は、第１配線層Ｍ１に形成されＹ方向に延在する配線が主に用いられる。一方、複数のスタンダードセルＳＣ間に存在するノード間を接続する配線としては、図７に示すように、主に第２配線層Ｍ２又は第３配線層Ｍ３に形成された配線が用いられる。図７には３つのスタンダードセルＳＣ１１〜ＳＣ１３が示されており、これらスタンダードセルＳＣ１１〜ＳＣ１３間の接続に第２配線層Ｍ２及び第３配線層Ｍ３が用いられている。

より具体的に説明すると、スタンダードセルＳＣ１１とスタンダードセルＳＣ１２は、互いに同じセルトラックに配置されている一方、スタンダードセルＳＣ１３はこれらスタンダードセルＳＣ１１，ＳＣ１２とは異なるセルトラックに配置されている。このため、スタンダードセルＳＣ１１とスタンダードセルＳＣ１２のＹ座標は互いに一致しているのに対し、スタンダードセルＳＣ１１，ＳＣ１２とスタンダードセルＳＣ１３のＹ座標は互いに異なっている。図７に示す例では、スタンダードセルＳＣ１１〜ＳＣ１３にそれぞれ入力ノードＩＮ１１〜ＩＮ１３と出力ノードＯＵＴ１１〜ＯＵＴ１３が設けられている。これら入力ノードＩＮ１１〜ＩＮ１３及び出力ノードＯＵＴ１１〜ＯＵＴ１３は、いずれも第１配線層Ｍ１に形成されたＹ方向に延在する信号配線によって構成されている。

図７に示す例では、スタンダードセルＳＣ１１の入力ノードＩＮ１１に信号配線Ｗ１が接続され、スタンダードセルＳＣ１１の出力ノードＯＵＴ１１とスタンダードセルＳＣ１２の入力ノードＩＮ１２との間に信号配線Ｗ２が接続され、スタンダードセルＳＣ１２，ＳＣ１３の出力ノードＯＵＴ１２，ＯＵＴ１３にそれぞれ信号配線Ｗ３，Ｗ４が接続されている。また、信号配線Ｗ２とスタンダードセルＳＣ１３の入力ノードＩＮ１３とは、信号配線Ｗ５，Ｗ６を介して接続されている。ここで、信号配線Ｗ１〜Ｗ５は第２配線層Ｍ２に形成された配線であり、Ｘ方向に延在して設けられる。一方、信号配線Ｗ６は第３配線層Ｍ３に形成された配線であり、Ｙ方向に延在して設けられる。このように、複数のスタンダードセル間は、第２配線層Ｍ２に形成された主としてＸ方向に延在する配線を用いて接続される。また、接続すべき複数のスタンダードセルのＹ座標が異なる場合には、第３配線層Ｍ３に形成された主としてＹ方向に延在する配線が部分的に使用される。

図８は、給電セルＦＣのレイアウトパターンの一例を示す透視平面図である。

図８に示すように、給電セルＦＣはＹ方向に延在する２本の電源配線ＧＶ０を備えている。これら電源配線ＧＶ０の一端は、給電セルＦＣの一方の端部Ｌ３に沿ってＸ方向に延在する電源配線ＧＶ１に接続され、他端は、給電セルＦＣの他方の端部Ｌ４に沿ってＸ方向に延在する電源配線ＧＶ２に接続されている。このように、電源配線ＧＶ０はＹ座標の異なる２つの電源配線ＧＶ１，ＧＶ２を相互に接続する役割を果たす。これによりメッシュ状の電源配線が形成される点は図４を用いて説明した通りである。

給電セルＦＣの一方の端部Ｌ３においては、電源配線ＧＶ１の上層部に電源配線Ｍ１Ｖの配線部分Ｍ１Ｖｘが配置されている。配線部分Ｍ１ＶｘはＹ方向に延在する配線部分Ｍ１Ｖｙに接続されている。配線部分Ｍ１Ｖｙは図３に示す配線３４に相当し、コンタクト導体ＣＮＷを介して給電用の拡散層領域ＤＦｎに接続される。これにより、給電セルＦＣ内のｎウェル領域ＮＷには、電源配線Ｍ１Ｖを介してウェル電位ＶＮＷとして高位側の電源電位ＶＤＤが与えられる。但し、本発明においてｎウェル領域ＮＷのウェル電位ＶＮＷと、スタンダードセルＳＣ内のトランジスタＰＭＯＳのソース電位ＶＤＤとが一致していることは必須でなく、トランジスタＰＭＯＳのバックバイアスを制御する必要がある場合にはソース電位ＶＤＤとは異なる電位を与えても構わない。

給電セルＦＣの他方の端部Ｌ４においては、電源配線ＧＶ２の上部に電源配線Ｍ１Ｓの配線部分Ｍ１Ｓｘが配置されている。本実施形態では、給電セルＦＣ内に電源配線Ｍ１Ｓは引き込まれず、電源配線Ｍ１Ｓは端部Ｌ４に沿って給電セルＦＣを通過するのみである。これは、本実施形態ではｐウェル領域ＰＷのウェル電位として低位側の電源電位ＶＳＳと異なる電位を与えているからである。本実施形態では、ｐウェル領域ＰＷのウェル電位として低位側の電源電位ＶＳＳとは異なるウェル電位ＶＰＷが与えられる。但し、本発明においてｐウェル領域ＰＷのウェル電位ＶＰＷと、スタンダードセルＳＣ内のトランジスタＮＭＯＳのソース電位ＶＳＳとを異ならせることは必須でなく、ｐウェル領域ＰＷのウェル電位ＶＰＷとしてトランジスタＮＭＯＳのソース電位ＶＳＳを用いても構わない。

図８に示すように、給電セルＦＣ内の電源配線ＧＶ０は、スルーホール導体ＴＨ３を介して電源配線Ｍ１ＳＰＷの一端に接続される。電源配線Ｍ１ＳＰＷは、第１配線層Ｍ１に形成された配線であり、給電セルＦＣ内においてＹ方向に延在して設けられている。電源配線Ｍ１ＳＰＷの他端は、コンタクト導体ＣＰＷを介して下層の拡散層領域ＤＦｐに接続される。また、図９に示すように、いくつかの給電セルＦＣにおいては、電源配線Ｍ１ＳＰＷの他端がスルーホール導体ＴＨを介して上層の電源配線Ｍ２ＳＰＷに接続される。ここで、電源配線Ｍ１ＳＰＷ，Ｍ２ＳＰＷは、図３に示す配線３１，３２にそれぞれ相当する。したがって、電源配線Ｍ２ＳＰＷは第２配線層Ｍ２に形成された配線である。コンタクト導体ＣＰＷ及びスルーホール導体ＴＨについても、図３に示す当該符号が付された構成要素に相当する。

かかる構成により、図９に示すように電源配線Ｍ２ＳＰＷを介してウェル電位ＶＰＷを供給すれば、ウェル電位ＶＰＷは給電用の拡散層領域ＤＦｐを介してｐウェル領域ＰＷに供給されるとともに、メッシュ状の電源配線ＧＶにも供給される。尚、本実施形態においては電源配線ＧＶがメッシュ状であることから、全ての給電セルＦＣに図９に示すような電源配線Ｍ２ＳＰＷを接続する必要はなく、各セルトラックＣＴに含まれる少なくとも１つの給電セルＦＣに電源配線Ｍ２ＳＰＷを接続すれば、全てのセルトラックＣＴへウェル電位ＶＰＷの供給が可能となる。これにより、第２配線層Ｍ２に形成する配線の配線密度を低下させることが可能となる。

このように、本実施形態ではｐウェル領域ＰＷのウェル電位ＶＰＷとしてトランジスタＮＭＯＳのソース電位ＶＳＳとは異なる電位を用いていることから、高位側の電源電位ＶＤＤと合わせ、合計で３種類の電源電位が必要である。しかしながら、本実施形態ではゲート配線層Ｇを用いてメッシュ状の電源配線ＧＶを形成し、この電源配線ＧＶにウェル電位ＶＰＷを供給していることから、第２配線層Ｍ２に形成すべき電源配線Ｍ２ＳＰＷの本数を削減することが可能となる。

図１０及び図１１は図１に示した領域Ａの拡大図であり、図１０はゲート配線層Ｇに形成された配線のみを示し、図１１は図１０に加えて拡散層領域を示している。

図１０に示すように、ゲート配線層Ｇには、メッシュ状の電源配線ＧＶと、ゲート電極Ｇｎ，Ｇｐ及びこれに接続された信号配線が形成される。メッシュ状の電源配線ＧＶのうち、Ｘ方向に延在する部分ＧＶ２〜ＧＶ５はトランジスタが形成されないスタンダードセルＳＣの端部に沿って設けられていることから、これを設けたことによってスタンダードセルＳＣのＹ方向における幅が拡大することはない。また、メッシュ状の電源配線ＧＶのうち、Ｙ方向に延在する部分ＧＶ０は給電セルＦＣに設けられるため、各セルトラックＣＴに少なくとも一つの給電セルＦＣを配置することが必要である。しかしながら、図１１に示すように、本実施形態においては各スタンダードセルＳＣに給電用の拡散層領域ＤＦｐ，ＤＦｎやコンタクト導体ＣＮＷ，ＣＰＷを設ける必要がないことから、その分、スタンダードセルＳＣのサイズを小型化することができる。これにより、結果的に半導体基板１０上の占有面積を削減することが可能となる。

図１２は、図１１に第１配線層Ｍ１に形成される配線と第２配線層Ｍ２に形成される電源配線Ｍ２ＳＰＷを追記した図である。

上述の通り、本実施形態ではメッシュ状の電源配線ＧＶにｐウェル領域ＰＷのウェル電位ＶＰＷが供給されることから、図１２に示すように、第２配線層Ｍ２においてＸ方向に延在する電源配線Ｍ２ＳＰＷを多数設ける必要がない。図１２に示す例では、Ｘ方向に延在する電源配線Ｍ２ＳＰＷを１本だけ設けている。これにより、第２配線層Ｍ２に形成すべき電源配線の本数を削減することができることから、その分、第２配線層Ｍ２に形成すべき配線の配線幅を拡大したり、配線本数を増大したりすることが可能となる。このため、スタンダードセルＳＣの小型化と比例して配線幅を縮小したり、配線本数を削減したりすることが困難な状況下において、配線領域を十分に確保することが可能となる。

図１２に示す例では、Ｘ方向に延在する１本の電源配線Ｍ２ＳＰＷを用いているが、本発明がこれに限定されるものではない。他の例として、図１３に示すようにＸ方向に延在する２本の電源配線Ｍ２ＳＰＷを用い、これら電源配線Ｍ２ＳＰＷの各端部を給電セルＦＣに接続しても構わない。本例によれば、図１３に示すエリアＢをＹ方向に貫通する配線を第２配線層Ｍ２に形成することが可能となる。２本以上の電源配線Ｍ２ＳＰＷを用いる場合、図１４に示すように、これら電源配線Ｍ２ＳＰＷのＹ座標が互いに相違していても構わない。この場合、各電源配線Ｍ２ＳＰＷと同じＹ座標を有する第２配線層Ｍ２のエリアＣに、他の配線を形成することが可能となる。

また、図８に示した給電セルＦＣは、Ｙ方向に延在する２本の電源配線ＧＶ０を有しているが、本発明がこれに限定されるものではない。他の例として、図１５に示すように、Ｙ方向に延在する電源配線ＧＶ０を１本のみ有する給電セルＦＣａを用いても構わない。さらに他の例として、図１６に示すように、給電用の拡散層領域ＤＦｐ，ＤＦｎやコンタクト導体ＣＮＷ，ＣＰＷを備えず、Ｙ方向に延在する電源配線ＧＶ０を有するバイパスセルＢＣを用いても構わない。図１６に示すバイパスセルＢＣを用いる場合、給電用の拡散層領域ＤＦｐ，ＤＦｎ及びコンタクト導体ＣＮＷ，ＣＰＷを備えるセルを同じセルトラックＣＴに少なくとも１個配置する必要がある。

図１６に示す例とは逆に、図１７に示すように、Ｙ方向に延在する電源配線ＧＶ０を備えず、給電用の拡散層領域ＤＦｐ，ＤＦｎやコンタクト導体ＣＮＷ，ＣＰＷを備える給電セルＦＣｂを用いても構わない。図１７に示す給電セルＦＣｂを用いる場合、Ｙ方向に延在する電源配線ＧＶ０を備えるセル（例えばバイパスセルＢＣ）を同じセルトラックＣＴに少なくとも１個配置する必要がある。或いは、図１８に示すように、いくつかのスタンダードセルＳＣａに電源配線ＧＶ０を設け、これにより一方の端部Ｌ５に沿って設けられた電源配線ＧＶ１と他方の端部Ｌ６に沿って設けられた電源配線ＧＶ２とを接続すればよい。

尚、メッシュ状の電源配線ＧＶはゲート配線層Ｇに設けられることから、その直下及び近傍にｐｎ接合や不純物濃度の異なる拡散層領域の境界が位置しないよう、これらを避けて配置することが好ましい。これは、電源配線ＧＶの直下又は近傍にｐｎ接合や拡散層領域の境界が存在すると、意図しないＭＯＳトランジスタが形成されるおそれがあるからである。したがって、電源配線ＧＶは給電用の拡散層領域ＤＦｐ，ＤＦｎを避けてレイアウトすることが好ましい。また、本実施形態ではゲート配線層Ｇにゲート電極Ｇｎ，Ｇｐだけでなく多数の電源配線ＧＶが形成されることから、従来よりも強い応力がゲート配線層Ｇに生じうる。このような応力を緩和するレイアウトを用いることもまた好ましい。

図１９は、ｎウェル領域ＮＷとｐウェル領域ＰＷの境界部分において電源配線ＧＶを分断した例による給電セルＦＣｃを示している。分断された２つの電源配線ＧＶａ，ＧＶｂの端部は、スルーホール導体ＴＨ５，ＴＨ６及び第１配線層Ｍ１に形成された接続配線ＰＡＳ１を介して接続されており、これによりＹ方向における接続が確保されている。ｎウェル領域ＮＷとｐウェル領域ＰＷの境界部分は応力が生じやすいため、電源配線ＧＶが境界部分を横断すると、応力により電源配線ＧＶに断線が生じる可能性がある。しかしながら、図１９に示すレイアウトを用いればこのような断線を防止することが可能となる。

図２０は、ｎウェル領域ＮＷに設けられた拡散層領域ＤＦｎ及びｐウェル領域ＰＷに設けられた拡散層領域ＤＦｐを避けるように、電源配線ＧＶを分断した例によるバイパスセルＢＣａを示している。分断された２つの電源配線ＧＶｃ，ＧＶｄの端部は、スルーホール導体ＴＨ７，ＴＨ８及び第１配線層Ｍ１に形成された接続配線ＰＡＳ２を介して接続されており、これによりＹ方向における接続が確保されている。かかる構成により、拡散層領域ＤＦｎ，ＤＦｐをチャネルとし、ｎウェル領域ＮＷ及びｐウェル領域ＰＷをソース／ドレインとする寄生トランジスタの形成が防止される。本例においても、ゲート配線層Ｇにかかる応力が緩和される。

図２１は、ダミーセルＤＣ内において、Ｘ方向に延在する電源配線ＧＶ１，ＧＶ２を分断した例を示す。分断された２つの電源配線ＧＶ１ａ，ＧＶ１ｂの端部は、スルーホール導体ＴＨ９，ＴＨ１０及び第１配線層Ｍ１に形成された接続配線ＰＡＳ３を介して接続されており、これによりＸ方向における接続が確保されている。同様に、分断された２つの電源配線ＧＶ２ａ，ＧＶ２ｂの端部は、スルーホール導体ＴＨ１１，ＴＨ１２及び第１配線層Ｍ１に形成された接続配線ＰＡＳ４を介して接続されており、これによりＸ方向における接続が確保されている。かかる構成により、ゲート配線層Ｇにかかる応力が緩和される。尚、図２１に示す例では、電源配線ＧＶ１，ＧＶ２がダミーセルＤＣ内に折り曲げられており、ダミーセルＤＣ内で接続配線ＰＡＳ３，ＰＡＳ４を介して接続されているが、この点は必須でない。

以上説明したように、本実施形態による半導体装置は、ゲート配線層Ｇを用いてメッシュ状の電源配線ＧＶを構成し、メッシュ状の電源配線ＧＶを介してｐウェル領域ＰＷにウェル電位ＶＰＷを供給している。このため、ウェル電位ＶＰＷを供給するための電源配線Ｍ２ＳＰＷをｐウェル領域ＰＷごとに設ける必要が無くなり、複数のｐウェル領域ＰＷに対して最低１本の電源配線Ｍ２ＳＰＷを用いれば足りる。これにより、第２配線層Ｍ２に形成する配線の配線密度を緩和することが可能となる。したがって、本実施形態による半導体装置は、ＭＯＳトランジスタのソースに供給される動作電位とは異なるウェル電位をウェル領域に供給する場合において好適である。

但し、本発明において、ウェル領域のウェル電位がＭＯＳトランジスタの動作電位と異なっていることは必須でなく、両者が同じ電位であっても構わない。次に、ウェル領域のウェル電位とＭＯＳトランジスタの動作電位とが同じ電位である例による実施形態について説明する。

図２２は、本発明の好ましい第２の実施形態による半導体装置の主要部の構成を示す透視平面図である。

図２２に示すように、本実施形態においては、ゲート配線層Ｇに形成されたメッシュ状の電源配線ＧＶに低位側の電源電位ＶＳＳが供給され、第１配線層Ｍ１に形成されたメッシュ状の電源配線Ｍ１Ｖに高位側の電源電位ＶＤＤが供給される。低位側の電源電位ＶＳＳはｐウェル領域ＰＷのウェル電位としても用いられ、高位側の電源電位ＶＤＤはｎウェル領域ＮＷのウェル電位としても用いられる。したがって、本実施形態にて使用される電源電位は２種類である。電源電位ＶＳＳ，ＶＤＤは、第２配線層Ｍ２に形成された電源配線Ｍ２Ｓ，Ｍ２Ｖからそれぞれ供給される。

電源配線Ｍ２ＳはＸ方向に延在する配線であり、コンタクト導体ＣＰＷを介してｐウェル領域ＰＷに設けられた拡散層領域ＤＦｐに接続されるとともに、スルーホール導体ＴＨｐを介してメッシュ状の電源配線ＧＶに接続される。これにより、低位側の電源電位ＶＳＳは、ｐウェル領域ＰＷに設けられた拡散層領域ＤＦｐに供給されるとともに、ｐウェル領域ＰＷに設けられたＮチャンネル型ＭＯＳトランジスタＮＭＯＳのソースに供給される。

電源配線Ｍ２ＶもＸ方向に延在する配線であり、コンタクト導体ＣＮＷを介してｎウェル領域ＮＷに設けられた拡散層領域ＤＦｎに接続されるとともに、スルーホール導体ＴＨｎを介してメッシュ状の電源配線Ｍ１Ｖに接続される。これにより、高位側の電源電位ＶＤＤは、ｎウェル領域ＮＷに設けられた拡散層領域ＤＦｎに供給されるとともに、ｎウェル領域ＮＷに設けられたＰチャンネル型ＭＯＳトランジスタＰＭＯＳのソースに供給される。

図２２に示す例においても複数のセルトラックＣＴが設けられており、各セルトラックＣＴに複数のスタンダードセルＳＣ及び給電セルＦＣがＸ方向に配列されている。この点、上述した第１の実施形態と同様である。そして、本実施形態においてはメッシュ状の電源配線ＧＶに電源電位ＶＳＳが供給され、メッシュ状の電源配線Ｍ１Ｖに電源電位ＶＤＤが供給されることから、１本の電源配線Ｍ２Ｓ及び１本のＭ２Ｖを複数のセルトラックＣＴに対して割り当てることが可能となる。これにより、第２配線層Ｍ２に形成される配線の配線密度を緩和することが可能となる。

本実施形態では、ゲート配線層Ｇの電源配線ＧＶによって電源電位ＶＳＳのメッシュを形成していることから、ゲート配線層Ｇの配線抵抗はできる限り低いことが好ましい。ゲート配線層Ｇの材料として一般的に使用されるドープトポリシリコンは、上層の配線層に使用される金属材料よりも配線抵抗が高いため、本実施形態はゲート配線層Ｇの材料として金属材料を用いることが好ましい。

このように、本実施形態では、ゲート配線層Ｇを用いて電源電位ＶＳＳのメッシュを形成し、第１配線層Ｍ１を用いて電源電位ＶＤＤのメッシュを形成していることから、第１配線層Ｍ１よりも上層の配線層に形成する電源のメッシュを簡素化することができ、場合によっては省略することが可能となる。これにより、第１配線層Ｍ１よりも上層の配線層に形成すべき電源配線の数が大幅に削減されるため、その分、多数の信号配線を割り当てることが可能となる。

上述の通り、第１及び第２の実施形態では、ゲート配線層Ｇを用いて電源のメッシュを形成しているが、本発明においてこの点は必須でない。次に、ゲート配線層Ｇを含む複数の配線層を用いて電源のメッシュを形成した例による実施形態について説明する。

図２３は、本発明の好ましい第３の実施形態による半導体装置の主要部の構成を示す透視平面図である。

図２３に示すように、本実施形態においては、ゲート配線層Ｇに形成された電源配線ＧＶＶ，ＧＶＳが主にＹ方向に延在して設けられ、第１配線層Ｍ１に形成された電源配線Ｍ１Ｖ，Ｍ１Ｓが主にＸ方向に延在して設けられている。ゲート配線層Ｇの電源配線ＧＶＶ，ＧＶＳは、給電セルＦＣ内において並行に設けられる。そして、電源配線ＧＶＶと電源配線Ｍ１Ｖはスルーホール導体ＴＨｖを介して接続され、電源配線ＧＶＳと電源配線Ｍ１Ｓはスルーホール導体ＴＨｓを介して接続されており、これにより２つの電源のメッシュが形成されている。電源配線Ｍ１Ｖへの電源電位ＶＤＤの供給は、第２配線層Ｍ２においてＸ方向に延在する電源配線Ｍ２Ｖを介して行われる。同様に、電源配線Ｍ１Ｓへの電源電位ＶＳＳの供給は、第２配線層Ｍ２においてＸ方向に延在する電源配線Ｍ２Ｓを介して行われる。

第１配線層Ｍ１に形成された電源配線Ｍ１Ｓは、コンタクト導体ＣＰＷを介してｐウェル領域ＰＷに設けられた拡散層領域ＤＦｐに接続されるとともに、ｐウェル領域ＰＷに設けられたＮチャンネル型ＭＯＳトランジスタＮＭＯＳのソースに供給される。一方、第１配線層Ｍ１に形成された電源配線Ｍ１Ｖは、コンタクト導体ＣＮＷを介してｎウェル領域ＮＷに設けられた拡散層領域ＤＦｎに接続されるとともに、ｎウェル領域ＮＷに設けられたＰチャンネル型ＭＯＳトランジスタＰＭＯＳのソースに供給される。

図２３に示す例においても複数のセルトラックＣＴが設けられており、各セルトラックＣＴに複数のスタンダードセルＳＣ及び給電セルＦＣがＸ方向に配列されている。この点、上述した第１及び第２の実施形態と同様である。これにより、第１及び第２の実施形態と同様、１本の電源配線Ｍ２Ｓ及び１本のＭ２Ｖを複数のセルトラックＣＴに対して割り当てることが可能となる。これにより、第２配線層Ｍ２に形成される配線の配線密度をより緩和することが可能となる。

また、本実施形態においては、ゲート配線層Ｇに形成された電源配線ＧＶＶと、第１配線層Ｍ１に形成された電源配線Ｍ１Ｖを用いてメッシュ状のＶＤＤ配線を立体的に構築するとともに、ゲート配線層Ｇに形成された電源配線ＧＶＳと、第１配線層Ｍ１に形成された電源配線Ｍ１Ｓを用いてメッシュ状のＶＳＳ配線を立体的に構築していることから、ゲート配線層Ｇと第１配線層Ｍ１の配線抵抗に大きな差がある場合であっても、２つのメッシュ状の電源配線の配線抵抗にほとんど差が生じない。

尚、セルトラックＣＴ内の各セルは、あらかじめ定められたグリッドを基準として配置される。グリッドの最小単位をＮとした場合、各セルのＸ方向における長さは４Ｎａ（ａは自然数）で表される。図２３には、給電セルＦＣのＸ方向における長さが４Ｎ、スタンダードセルＳＣのＸ方向における長さが８Ｎである例を示している。そして、各セルのＸ方向における端部は、図２３に示すグリッドｇに沿ってレイアウトすることが条件とされている。グリッドｇとは、Ｙ方向に延在しＸ方向において４Ｎごとに現れるグリッドである。

このような条件を満たす場合、給電セルＦＣ内においては、グリッドｇ１，ｇ２に沿ってゲート配線層Ｇに電源配線ＧＶを形成する。グリッドｇ１とは、Ｙ方向に延在しＸ方向において４Ｎごとに現れるグリッドであり、グリッドｇに対してＸ方向にＮだけずれている。また、グリッドｇ２とは、Ｙ方向に延在しＸ方向において４Ｎごとに現れるグリッドであり、グリッドｇに対してＸ方向に３Ｎだけずれている。そして、Ｘ方向に延在する電源配線Ｍ１Ｖについては、グリッドｇ１との交点にスルーホール導体ＴＨｖを配置し、Ｘ方向に延在する電源配線Ｍ１Ｓについては、グリッドｇ２との交点にスルーホール導体ＴＨｓを配置すれば、上述した立体的なメッシュ状の電源配線を２つ形成することが可能となる。

次に、本発明の好ましい実施形態による半導体装置の設計装置及び設計方法について説明する。

図２４は、本実施形態による半導体装置の設計装置１００を示すブロック図である。また、図２５は、本実施形態による半導体装置の設計方法を説明するためのフローチャートである。

図２４に示す設計装置１００は、入力デバイス１１０及び出力デバイス１２０と、これらに接続された処理部１３０と、複数のスタンダードセルＳＣ及び給電セルＦＣのレイアウトが登録されたライブラリ１４０とを備える。したがって、プログラムによって動作する一般的なコンピュータを用いて設計装置１００を構成することが可能である。そして、設計対象となる回路ブロックの回路データを入力デバイス１１０を介して入力すると、設計装置１００はこれに対応するレイアウトパターンデータを出力デバイス１２０から出力する。レイアウトパターンデータとは、当該回路ブロックを実現するための物理的なデバイス構成を示すデータであり、拡散層、ゲート電極、信号配線、電源配線、コンタクト導体、スルーホール導体の位置データ及び形状データなどを含む。

図２５に示すように、まず設計対象となる回路ブロックの回路データを入力デバイス１１０を介して入力する（ステップＳ１）。入力された回路データは処理部１３０に供給される。処理部１３０は回路データを解析し、ライブラリ１４０に登録された多数のスタンダードセルＳＣの中から必要な複数のスタンダードセルＳＣ及びその組み合わせを特定する（ステップＳ２）。次に、処理部１３０は特定した複数のスタンダードセルＳＣを複数のセルトラックＣＴ内に配置する（ステップＳ３）。各スタンダードセルＳＣにはセルトラックＣＴの境界に沿った電源配線ＧＶが含まれており、これによりＸ方向に延在する複数の電源配線ＧＶが形成される。当然ながら、当該処理は設計装置１００の内部で実行される情報処理であり、半導体基板上に物理的なセルを実際に配置するわけではない。あくまで、設計装置１００内に定義された仮想的なセルトラックＣＴ内に、スタンダードセルＳＣを仮想的にレイアウトする処理である。以降の処理についても同様である。

次に、各セルトラックＣＴ内に少なくとも一つの給電セルＦＣを挿入する（ステップＳ４）。これにより、当該回路ブロックを構成するセルのレイアウトが確定する。また、Ｘ方向に延在する複数の電源配線ＧＶは、給電セルＦＣ内に設けられたＹ方向に延在する電源配線ＧＶによって短絡されることから、メッシュ状となる。

その後は、必要な配線を第１配線層Ｍ１、第２配線層Ｍ２及び第３配線層Ｍ３に順次発生させるとともに、必要なスルーホール導体及びコンタクト導体を発生させれば、レイアウトパターンデータが完成する（ステップＳ５）。生成されたレイアウトパターンデータは出力デバイス１２０から出力され（ステップＳ６）、これにより一連の処理が完了する。

次に、本発明の適用が可能な半導体装置の具体的な回路構成について説明する。

図２６は、本発明の好ましい実施形態による半導体装置５０の全体構成を示すブロック図である。

本実施形態による半導体装置５０はＤＲＡＭであり、図２６に示すようにメモリセルアレイ５１を備えている。メモリセルアレイ５１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ５２によって行われ、ビット線ＢＬの選択はカラムデコーダ５３によって行われる。ビット線ＢＬは、センス回路５４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ５３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路５５に接続される。

ロウデコーダ５２、カラムデコーダ５３、センス回路５４及びアンプ回路５５の動作は、アクセス制御回路６０によって制御される。アクセス制御回路６０には、アドレス端子６１及びアドレス入力回路６３を介して外部からアドレス信号ＡＤＤが供給されるとともに、コマンド端子６２及びコマンド入力回路６４を介して外部からコマンド信号ＣＭＤが供給される。アドレス入力回路６３は、アドレス端子６１に供給されるアドレス信号ＡＤＤを受け、これを増幅する役割を果たす。コマンド入力回路６４も同様であり、コマンド端子６２に供給されるコマンド信号ＣＭＤを受け、これを増幅する役割を果たす。アクセス制御回路６０は、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらに基づいてロウデコーダ５２、カラムデコーダ５３、センス回路５４及びアンプ回路５５を制御する。

具体的には、コマンド信号ＣＭＤが半導体装置５０のアクティブ動作を示している場合、アドレス信号ＡＤＤはロウデコーダ５２に供給される。これに応答して、ロウデコーダ５２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路６０は、所定のタイミングでセンス回路５４を活性化させる。

一方、コマンド信号ＣＭＤが半導体装置５０のリード動作又はライト動作を示している場合、アドレス信号ＡＤＤはカラムデコーダ５３に供給される。これに応答して、カラムデコーダ５３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路５５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ５１から読み出されたリードデータＤＱがアンプ回路５５及びデータ入出力回路７０を介してデータ端子７１から外部に出力される。また、ライト動作時においては、データ端子７１及びデータ入出力回路７０を介して外部から供給されたライトデータＤＱが、アンプ回路５５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。

これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図２６に示す電源回路８０によって生成される。電源回路８０は、電源端子８１，８２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。

内部電圧ＶＰＰは、主にロウデコーダ５２において用いられる電圧である。ロウデコーダ５２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路５４において用いられる電圧である。センス回路５４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路６０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部から供給される電源電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置５０の低消費電力化が図られている。前述のスタンダードセルＳＣに使用される電圧をＶＤＤと記したが、この内部電圧ＶＰＥＲＩを用いても良い。

このような構成を有する半導体装置５０においては、例えばアクセス制御回路６０に含まれる回路ブロックに本発明を適用することが可能である。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ 半導体基板
２１〜２３ 層間絶縁膜
３１〜３４ 配線
５０ 半導体装置
５１ メモリセルアレイ
５２ ロウデコーダ
５３ カラムデコーダ
５４ センス回路
５５ アンプ回路
６０ アクセス制御回路
６１ アドレス端子
６２ コマンド端子
６３ アドレス入力回路
６４ コマンド入力回路
７０ データ入出力回路
７１ データ端子
８０ 電源回路
８１，８２ 電源端子
１００ 設計装置
１１０ 入力デバイス
１２０ 出力デバイス
１３０ 処理部
１４０ ライブラリ
ＢＣ，ＢＣａ バイパスセル
ＣＮ１〜ＣＮ３，ＣＰ１〜ＣＰ５，ＣＮＷ，ＣＰＷ コンタクト導体
ＣＴ セルトラック
ＤＣ ダミーセル
ＤＦｎ，ＤＦｐ 拡散層領域
ＦＣ，ＦＣａ，ＦＣｂ，ＦＣｃ 給電セル
Ｇ ゲート配線層
ＧＶ，ＧＶＶ，ＧＶＳ 電源配線
Ｇｎ，Ｇｐ ゲート電極
ｇ グリッド
Ｍ１ 第１配線層
Ｍ１Ｓ，Ｍ１Ｖ，Ｍ１ＳＰＷ 電源配線
Ｍ２ 第２配線層
Ｍ２Ｓ，Ｍ２Ｖ，Ｍ２ＳＰＷ 電源配線
Ｍ３ 第３配線層
Ｎ１〜Ｎ３ ｎ型拡散層領域
ＮＭＯＳ Ｎチャンネル型ＭＯＳトランジスタ
ＮＷ Ｎウェル領域
Ｐ１〜Ｐ５ ｐ型拡散層領域
ＰＡＳ１〜ＰＡＳ４ 接続配線
ＰＭＯＳ Ｐチャンネル型ＭＯＳトランジスタ
ＰＷ Ｐウェル領域
ＳＣ，ＳＣａ スタンダードセル
ＳＤｎ，ＳＤｐ ソース／ドレイン領域
ＴＨ スルーホール導体
ＶＤＤ 高位側の電源電位
ＶＮＷ，ＶＰＷ ウェル電位
ＶＳＳ 低位側の電源電位
Ｗ 信号配線

Claims (22)

1. 半導体基板上において第１の方向に配列され、それぞれ少なくとも１つの電界効果トランジスタを含む複数の第１のスタンダードセルと、
   前記複数の第１のスタンダードセルの第２の方向における一方の端部に沿って、前記第１の方向に延在する第１の電源配線と、を備え、
   前記電界効果トランジスタは、ゲート配線層に形成されたゲート電極を含み、
   前記第１の電源配線は、前記ゲート配線層に形成されていることを特徴とする半導体装置。
2. 前記複数の第１のスタンダードセルの前記第２の方向における他方の端部に沿って、前記第１の方向に延在する第２の電源配線をさらに備え、
   前記第２の電源配線は、前記ゲート配線層に形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２の方向に延在し、前記第１の電源配線と前記第２の電源配線とを接続する第３の電源配線をさらに備え、
   前記第３の電源配線は、前記ゲート配線層に形成されていることを特徴とする請求項２に記載の半導体装置。
4. 前記半導体基板上において前記第１の方向に配列され、それぞれ少なくとも１つの電界効果トランジスタを含む複数の第２のスタンダードセルと、
   前記複数の第２のスタンダードセルの前記第２の方向における一方の端部に沿って、前記第１の方向に延在する第４の電源配線と、をさらに備え、
   前記第４の電源配線は、前記ゲート配線層に形成されていることを特徴とする請求項３に記載の半導体装置。
5. 前記複数の第１のスタンダードセルの前記第２の方向における一方の端部は、前記複数の第２のスタンダードセルの前記第２の方向における他方の端部と一致していることを特徴とする請求項４に記載の半導体装置。
6. 前記半導体基板には、前記複数の第１のスタンダードセルに共通の第１導電型の第１のウェル領域が設けられており、
   前記電界効果トランジスタの少なくとも一部は前記第１のウェル領域上に形成されており、
   前記第１のウェル領域には、前記第１の電源配線を介して所定のウェル電位が供給されることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
7. 前記半導体基板には、前記複数の第１のスタンダードセルに共通の第２導電型の第２のウェル領域が設けられており、
   前記電界効果トランジスタの他の少なくとも一部は、前記第２のウェル領域上に形成されていることを特徴とする請求項６に記載の半導体装置。
8. 前記複数の第１のスタンダードセルのうち、前記第１の方向に隣接する２つのスタンダードセル間に介在して設けられた給電セルをさらに備え、
   前記第３の電源配線は、前記給電セル上に配置されていることを特徴とする請求項６又は７に記載の半導体装置。
9. 前記第１のウェル領域は、前記ウェル電位が供給される給電用の拡散層領域を備え、
   前記給電セルは、前記ウェル電位を前記拡散層領域に供給する第１のコンタクト導体を備えることを特徴とする請求項８に記載の半導体装置。
10. 前記第３の電源配線は第１及び第２の部分に分割されており、
    前記第１の部分の一端と前記第２の部分の一端は、前記ゲート配線層よりも上層に位置する他の配線層を介して短絡されていることを特徴とする請求項３乃至９のいずれか一項に記載の半導体装置。
11. 前記第３の電源配線は第１及び第２の部分に分割されており、
    前記第１の部分の一端と前記第２の部分の一端は、前記ゲート配線層よりも上層に位置する他の配線層を介して短絡されており、
    前記第１の部分の前記一端と前記第２の部分の前記一端との間に位置する前記半導体基板上には、前記第１のウェル領域と前記第２のウェル領域の境界が設けられていることを特徴とする請求項７に記載の半導体装置。
12. 前記第３の電源配線は第１及び第２の部分に分割されており、
    前記第１の部分の一端と前記第２の部分の一端は、前記ゲート配線層よりも上層に位置する他の配線層を介して短絡されており、
    前記第１の部分の前記一端と前記第２の部分の前記一端との間に位置する前記半導体基板上には、前記拡散層領域が設けられていることを特徴とする請求項９に記載の半導体装置。
13. 前記第１の電源配線は第３及び第４の部分に分割されており、
    前記第３の部分の一端と前記第４の部分の一端は、前記ゲート配線層よりも上層に位置する他の配線層を介して短絡されていることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
14. 前記ゲート配線層よりも上層に位置する第１配線層に形成されたメッシュ状の第５の電源配線をさらに備え、
    前記第１乃至第３の電源配線と前記第５の電源配線には、互いに異なる電源電位が供給されることを特徴とする請求項３乃至９のいずれか一項に記載の半導体装置。
15. 前記第１配線層よりも上層に位置する第２配線層に形成された第６及び第７の電源配線をさらに備え、
    前記第６及び第７の電源配線は、いずれも前記第１の方向に延在して設けられ、
    前記第６の電源配線は、第２のコンタクト導体を介して前記第１乃至第３の電源配線に接続され、
    前記第７の電源配線は、第３のコンタクト導体を介して前記第５の電源配線に接続されることを特徴とする請求項１４に記載の半導体装置。
16. 前記ゲート配線層よりも上層に位置する第１配線層に形成され、前記第２の方向に延在する第８及び第９の電源配線をさらに備え、
    前記第８の電源配線は、第４のコンタクト導体を介して前記第１の電源配線に接続され、
    前記第９の電源配線は、第５のコンタクト導体を介して前記第２の電源配線に接続されることを特徴とする請求項２に記載の半導体装置。
17. 前記第１配線層よりも上層に位置する第２配線層に形成された第１０及び第１１の電源配線をさらに備え、
    前記第１０及び第１１の電源配線は、いずれも前記第２の方向に延在して設けられ、
    前記第１０の電源配線は、第６のコンタクト導体を介して前記第８の電源配線に接続され、
    前記第１１の電源配線は、第７のコンタクト導体を介して前記第９の電源配線に接続されることを特徴とする請求項１６に記載の半導体装置。
18. メッシュ状に形成された電源配線と、
    前記電源配線に囲まれた矩形状の領域に設けられた複数のスタンダードセルと、を備え、
    前記複数のスタンダードセル内には、ゲート電極を備える少なくとも一つの電界効果トランジスタがそれぞれ設けられ、
    前記電源配線と前記ゲート電極は、いずれもゲート配線層に形成されていることを特徴とする半導体装置。
19. 同じスタンダードセル内に存在する複数のノード間を接続する第１の配線と、
    異なるスタンダードセル内に存在する複数のノード間を接続する第２の配線と、をさらに備え、
    前記第１の配線は、前記ゲート配線層よりも上層に位置する第１配線層に形成され、
    前記第２の配線は、前記第１配線層よりも上層に位置する第２配線層に形成されることを特徴とする請求項１８に記載の半導体装置。
20. 前記複数のスタンダードセルは、第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタを含み、
    前記第１導電型の電界効果トランジスタが形成されるウェル領域には、前記電源配線を介して所定のウェル電位が供給されることを特徴とする請求項１８又は１９に記載の半導体装置。
21. それぞれ少なくとも一つの電界効果トランジスタを有する複数のスタンダードセルをレイアウトするステップと、
    前記複数のスタンダードセル間の境界領域にメッシュ状の電源配線をレイアウトするステップと、を備え、
    前記電界効果トランジスタのゲート電極及び前記電源配線は、いずれもゲート配線層に形成されることを特徴とする半導体装置の設計方法。
22. 前記ゲート配線層よりも上層に位置する第１配線層に、同じスタンダードセル内に存在する複数のノード間を接続する第１の配線をレイアウトするステップと、
    前記第１配線層よりも上層に位置する第２配線層に、異なるスタンダードセル内に存在する複数のノード間を接続する第２の配線をレイアウトするステップと、をさらに備えることを特徴とする請求項２１に記載の半導体装置の設計方法。

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