JP2874518B2 - 半導体装置及びその配線設計方法 - Google Patents
半導体装置及びその配線設計方法Info
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその配線
設計方法に係わり、特にスタンダードセル（セルベー
ス）方式に於いて、第１の方向（以下、Ｘ方向、と称
す）に延在する論理セル領域内の論理セルの第２の方向
（以下、Ｙ方向、と称す）に並ぶ仮想端子（セル内の配
線の基点をＣＡＤによる配線設計で定義する仮の端子、
以下単に、端子、と称す）から論理セル領域と隣接して
第１の方向に延在する配線チャネル領域へ配線を引き出
す配線用セル及び配線設計方法に関する。
設計方法に係わり、特にスタンダードセル（セルベー
ス）方式に於いて、第１の方向（以下、Ｘ方向、と称
す）に延在する論理セル領域内の論理セルの第２の方向
（以下、Ｙ方向、と称す）に並ぶ仮想端子（セル内の配
線の基点をＣＡＤによる配線設計で定義する仮の端子、
以下単に、端子、と称す）から論理セル領域と隣接して
第１の方向に延在する配線チャネル領域へ配線を引き出
す配線用セル及び配線設計方法に関する。
【０００２】
【従来の技術】従来のスタンダードセル（セルベース）
方式の論理回路装置及びその配線設計方法を図８乃至図
１１を用いて説明する。
方式の論理回路装置及びその配線設計方法を図８乃至図
１１を用いて説明する。
【０００３】図８において、論理セル領域１ａと論理セ
ル領域１ｂとの間に配線チャネル領域２が設けられ、論
理セル領域内に複数の論理セル３が形成され、配線チャ
ネル領域内に第１層アルミの配線１４ａがＸ方向に延在
して形成されている。
ル領域１ｂとの間に配線チャネル領域２が設けられ、論
理セル領域内に複数の論理セル３が形成され、配線チャ
ネル領域内に第１層アルミの配線１４ａがＸ方向に延在
して形成されている。
【０００４】配線チャネル領域２に対向してＸ方向に配
列している論理セル３の端子５ａ〜５ｉは第２層アルミ
の配線１４ｂによりそのまま配線チャネル領域２に引き
出されスルーホール４を通して所定の配線１４ａに接続
するように自動配線設計をすることができる。
列している論理セル３の端子５ａ〜５ｉは第２層アルミ
の配線１４ｂによりそのまま配線チャネル領域２に引き
出されスルーホール４を通して所定の配線１４ａに接続
するように自動配線設計をすることができる。
【０００５】一方、Ｙ方向に配列する端子に関しては、
論理セル３ａの右側の端子配列と論理セル３ｂの左側の
端子配列とはたがいにそのまま接続することができる端
子接続配列すなわち同種のエッジタイプであるから突き
合せ接続のバッティング方法で直接配線接続することが
できる隣接端子６である。同様に、論理セル３ｂの右側
の端子配列と論理セル３ｃの左側の端子配列とも同種の
エッジタイプであるからバッティング方法で直接配線接
続することができる隣接端子６である。
論理セル３ａの右側の端子配列と論理セル３ｂの左側の
端子配列とはたがいにそのまま接続することができる端
子接続配列すなわち同種のエッジタイプであるから突き
合せ接続のバッティング方法で直接配線接続することが
できる隣接端子６である。同様に、論理セル３ｂの右側
の端子配列と論理セル３ｃの左側の端子配列とも同種の
エッジタイプであるからバッティング方法で直接配線接
続することができる隣接端子６である。
【０００６】しかしながら、論理セル３ａの左側の端は
配線端子７ａ，７ｂ，７ｃの配列によるエッジタイプα
（９ａ）であり、論理セル３ｘの右側の端は端子が存在
しないエッジタイプβ（９ｂ）であるから、論理セル３
ａの左側の端は端子７ａ，７ｂ，７ｃはチャネルルータ
などの自動配線設計では論理セル３ｄに遮られた未配線
隣接端子７となる。
配線端子７ａ，７ｂ，７ｃの配列によるエッジタイプα
（９ａ）であり、論理セル３ｘの右側の端は端子が存在
しないエッジタイプβ（９ｂ）であるから、論理セル３
ａの左側の端は端子７ａ，７ｂ，７ｃはチャネルルータ
などの自動配線設計では論理セル３ｄに遮られた未配線
隣接端子７となる。
【０００７】この未配線隣接端子７の処理について、幾
つかの方法がとられている。
つかの方法がとられている。
【０００８】第１の方法は、自動配線設計で発生した未
配線端子を、ＣＲＴを視ながら対話形式で修正する、人
手による修正を行っている。
配線端子を、ＣＲＴを視ながら対話形式で修正する、人
手による修正を行っている。
【０００９】第２の方法は、図９に示すように、論理セ
ル３ａの端子７ａ，７ｂ，７ｃを遮ることのないよう
に、論理セル３ｘをＹ方向にずらして配置して配線１４
ａを端子７ａ，７ｂ，７ｃに接続する方法である。この
場合、論理回路の面積が大きくなってしまう。
ル３ａの端子７ａ，７ｂ，７ｃを遮ることのないよう
に、論理セル３ｘをＹ方向にずらして配置して配線１４
ａを端子７ａ，７ｂ，７ｃに接続する方法である。この
場合、論理回路の面積が大きくなってしまう。
【００１０】次に特開昭６１−１１４５５０号公報に開
示されている第３の方法を、図１０を参照して説明す
る。論理セル３ｙの右端には端子７ｄ，７ｅ，７ｆが存
在しているが、論理セル３ａの左端の端子７ａ，７ｂ，
７ｃとそれぞれバッティング方法で接続できない。すな
わち端子７ｄは端子７ａと接続するものではなく端子７
ｃと接続すべきものであり、端子７ｅは端子７ｂと接続
するものではなく端子７ａと接続すべきものであり、端
子７ｆは端子７ｃと接続するものではなく端子７ｂと接
続すべきものである。したがって論理セル３ｙの右端
は、エッジタイプαと異なるエッジタイプγ（９ｃ）と
なっている。この場合、図１０では、配線用セル１６を
論理セル３ａと論理セル３ｙとの間に配置している。
示されている第３の方法を、図１０を参照して説明す
る。論理セル３ｙの右端には端子７ｄ，７ｅ，７ｆが存
在しているが、論理セル３ａの左端の端子７ａ，７ｂ，
７ｃとそれぞれバッティング方法で接続できない。すな
わち端子７ｄは端子７ａと接続するものではなく端子７
ｃと接続すべきものであり、端子７ｅは端子７ｂと接続
するものではなく端子７ａと接続すべきものであり、端
子７ｆは端子７ｃと接続するものではなく端子７ｂと接
続すべきものである。したがって論理セル３ｙの右端
は、エッジタイプαと異なるエッジタイプγ（９ｃ）と
なっている。この場合、図１０では、配線用セル１６を
論理セル３ａと論理セル３ｙとの間に配置している。
【００１１】この従来技術の配線用セル１６は、論理セ
ル領域内で論理セル３ａと論理セル３ｙとの接続を行お
うとするものである。しかしながら、論理セル領域のＹ
方向の寸法すなわち論理セルのＹ方向の寸法が定まって
いるためにＸ方向に配線するトラックに数に限りがある
ので、例えば、配線トラック数と端子数が同数で配線が
複雑の場合、論理セル領域内での配線が不可能となる。
ル領域内で論理セル３ａと論理セル３ｙとの接続を行お
うとするものである。しかしながら、論理セル領域のＹ
方向の寸法すなわち論理セルのＹ方向の寸法が定まって
いるためにＸ方向に配線するトラックに数に限りがある
ので、例えば、配線トラック数と端子数が同数で配線が
複雑の場合、論理セル領域内での配線が不可能となる。
【００１２】例えば、図１０のように、端子７ａと端子
７ｅとを配線し、端子７ｂと端子７ｆとを配線し、端子
７ｃと端子７ｄとを配線したい場合、いずれか１組（図
１０では端子７ａと端子７ｅとの組）が未配線となる。
７ｅとを配線し、端子７ｂと端子７ｆとを配線し、端子
７ｃと端子７ｄとを配線したい場合、いずれか１組（図
１０では端子７ａと端子７ｅとの組）が未配線となる。
【００１３】図１１にこの第３の方法の他の例を示す。
端子７ａは論理セル領域を貫通する配線を介して論理セ
ル領域内で端子７ｆに接続し、端子７ｂは論理セル領域
内で端子７ｆに接続しているが、端子７ｃは端子７ｅと
接続すべきであるのに接続できない、すなわち自動配線
設計では未配線状態となる。なお図１１において、フィ
ードセル１７ａ，１７ｂは、論理セル領域をＹ方向に貫
通する配線のみが存在するセルである。
端子７ａは論理セル領域を貫通する配線を介して論理セ
ル領域内で端子７ｆに接続し、端子７ｂは論理セル領域
内で端子７ｆに接続しているが、端子７ｃは端子７ｅと
接続すべきであるのに接続できない、すなわち自動配線
設計では未配線状態となる。なお図１１において、フィ
ードセル１７ａ，１７ｂは、論理セル領域をＹ方向に貫
通する配線のみが存在するセルである。
【００１４】
【発明が解決しようとする課題】この従来の自動配置配
線システムにおける配線ツールを利用して端子間の配線
をする場合、自動配線方式であるチャネルルータ（ｃｈ
ａｎｎｅｌ ｒｏｕｔｅｒ）を使用すると、端子から配
線チャネル領域への配線の引き出しが一方向に限られて
いる為、セル間の隣接端子のうち隣接論理セルに遮られ
た端の論理セルにある縦一線に並んだ端子については、
配線チャネル領域への引き出しが不可能であるため、未
配線となってしまうという問題を生じる。他の自動配線
方式のルータ、例えばブロックルータ（ｂｌｏｃｋ ｒ
ｏｕｔｅｒ）を使用するとセル列の位置決めができない
ので配線が冗長となる。また、メーズルータ（ｍａｚｅ
ｒｏｕｔｅｒ）を使用するとセルの配置が固定である
等の制約があり、配線領域の指定が困難であるといった
問題がある。その為、高密度が達成しがたいなど面積効
率が悪くなるといった問題が生じる。
線システムにおける配線ツールを利用して端子間の配線
をする場合、自動配線方式であるチャネルルータ（ｃｈ
ａｎｎｅｌ ｒｏｕｔｅｒ）を使用すると、端子から配
線チャネル領域への配線の引き出しが一方向に限られて
いる為、セル間の隣接端子のうち隣接論理セルに遮られ
た端の論理セルにある縦一線に並んだ端子については、
配線チャネル領域への引き出しが不可能であるため、未
配線となってしまうという問題を生じる。他の自動配線
方式のルータ、例えばブロックルータ（ｂｌｏｃｋ ｒ
ｏｕｔｅｒ）を使用するとセル列の位置決めができない
ので配線が冗長となる。また、メーズルータ（ｍａｚｅ
ｒｏｕｔｅｒ）を使用するとセルの配置が固定である
等の制約があり、配線領域の指定が困難であるといった
問題がある。その為、高密度が達成しがたいなど面積効
率が悪くなるといった問題が生じる。
【００１５】一方、この未配線の問題を避けるために、
自動配線設計で発生した未配線端子をＣＲＴを視ながら
対話形式で修正する上記第１の方法は、人手による修正
を行うために全体の配線設計工数が増加し配線設計効率
が低下する。
自動配線設計で発生した未配線端子をＣＲＴを視ながら
対話形式で修正する上記第１の方法は、人手による修正
を行うために全体の配線設計工数が増加し配線設計効率
が低下する。
【００１６】上記第２の方法のように、予め隣接セルを
ずらして配置して未配線端子が生じないように配線領域
を確保すれば、全体の面積が大きくなってしまう。
ずらして配置して未配線端子が生じないように配線領域
を確保すれば、全体の面積が大きくなってしまう。
【００１７】また上記第３の方法のように、論理セル領
域内で隣接する論理セル間において、セル間配線がなさ
れず未配線となった端子を、論理セル領域内で配線を行
おうとする場合、論理セルのＹ方向の高さが定まってい
る為、Ｘ方向に配線する配線トラック数に限りがあるの
で、論理セル領域内での配線が出来なくなる場合が生じ
る。
域内で隣接する論理セル間において、セル間配線がなさ
れず未配線となった端子を、論理セル領域内で配線を行
おうとする場合、論理セルのＹ方向の高さが定まってい
る為、Ｘ方向に配線する配線トラック数に限りがあるの
で、論理セル領域内での配線が出来なくなる場合が生じ
る。
【００１８】
【課題を解決するための手段】本発明の特徴は、論理セ
ル領域および配線チャネル領域が共に半導体基板の第１
の方向に延在し、かつ第１の方向と直角の第２の方向に
たがいに隣接して配置されており、同一の前記論理セル
領域内に第１の論理セルと第２の論理セルとを有し、前
記第１の論理セルの前記第２の論理セルに対向する端に
位置する該第１の論理セルの配線状態と前記第２の論理
セルの前記第１の論理セルに対向する端に位置する該第
２の論理セルの配線状態とは直接両者を接続できない半
導体装置において、前記第１の論理セルと前記第２の論
理セルとの間に、該第１および第２の論理セルのうちの
少なくとも一方の論理セルの前記端における全ての配線
トラックに位置する複数の配線部分をそれぞれ前記配線
チャネル領域側のみに配線を引き出す配線引き出し用セ
ルを設けた半導体装置にある。
ル領域および配線チャネル領域が共に半導体基板の第１
の方向に延在し、かつ第１の方向と直角の第２の方向に
たがいに隣接して配置されており、同一の前記論理セル
領域内に第１の論理セルと第２の論理セルとを有し、前
記第１の論理セルの前記第２の論理セルに対向する端に
位置する該第１の論理セルの配線状態と前記第２の論理
セルの前記第１の論理セルに対向する端に位置する該第
２の論理セルの配線状態とは直接両者を接続できない半
導体装置において、前記第１の論理セルと前記第２の論
理セルとの間に、該第１および第２の論理セルのうちの
少なくとも一方の論理セルの前記端における全ての配線
トラックに位置する複数の配線部分をそれぞれ前記配線
チャネル領域側のみに配線を引き出す配線引き出し用セ
ルを設けた半導体装置にある。
【００１９】本発明の他の特徴は、論理セル領域および
配線チャネル領域が共に半導体基板の第１の方向に延在
し、かつ第１の方向と直角の第２の方向にたがいに隣接
して配置されており、同一の前記論理セル領域内に第１
の論理セルと第２の論理セルとを有し、前記配線チャネ
ル領域に複数のチャネル配線が前記第１の方向に延在し
て形成され、前記第１の論理セルの前記第２の論理セル
に対向する端に位置する該第１の論理セルの配線状態と
前記第２の論理セルの前記第１の論理セルに対向する端
に位置する該第２の論理セルの配線状態とは直接両者を
接続できない半導体装置において、前記第１の論理セル
と前記第２の論理セルとの間に第１及び第２の配線引き
出し用セルを設け、前記第１の論理セルの前記第２の論
理セルに対向する端に位置する該第１の論理セルの複数
の配線部分をそれぞれ前記第１の配線引き出し用セルに
より前記配線チャネル領域に引き出して該当する前記チ
ャネル配線にそれぞれ接続し、前記第２の論理セルの前
記第１の論理セルに対向する端に位置する該第２の論理
セルの複数の配線部分をそれぞれ前記第２の配線引き出
し用セルにより前記配線チャネル領域に引き出して該当
する前記チャネル配線にそれぞれ接続し、これにより、
前記第１の論理セルの前記配線部分のそれぞれと前記第
２の論理セルの所定の前記配線部分とを前記チャネル配
線を通して配線接続した半導体装置にある。ここで、前
記論理セル領域の前記第２の方向に隣接して該論理セル
領域の両側にそれぞれ前記配線チャネル領域が設けられ
ており、前記第１および第２の複数の配線部分のうち一
群の配線部分をそれぞれ一方の側の配線チャネル領域に
引き出してそこの前記チャネル配線を通して前記配線接
続を行い、前記第１および第２の複数の配線部分のうち
残りの一群の配線部分をそれぞれ他方の側の配線チャネ
ル領域に引き出してそこの前記チャネル配線を通して前
記配線接続を行うことができる。
配線チャネル領域が共に半導体基板の第１の方向に延在
し、かつ第１の方向と直角の第２の方向にたがいに隣接
して配置されており、同一の前記論理セル領域内に第１
の論理セルと第２の論理セルとを有し、前記配線チャネ
ル領域に複数のチャネル配線が前記第１の方向に延在し
て形成され、前記第１の論理セルの前記第２の論理セル
に対向する端に位置する該第１の論理セルの配線状態と
前記第２の論理セルの前記第１の論理セルに対向する端
に位置する該第２の論理セルの配線状態とは直接両者を
接続できない半導体装置において、前記第１の論理セル
と前記第２の論理セルとの間に第１及び第２の配線引き
出し用セルを設け、前記第１の論理セルの前記第２の論
理セルに対向する端に位置する該第１の論理セルの複数
の配線部分をそれぞれ前記第１の配線引き出し用セルに
より前記配線チャネル領域に引き出して該当する前記チ
ャネル配線にそれぞれ接続し、前記第２の論理セルの前
記第１の論理セルに対向する端に位置する該第２の論理
セルの複数の配線部分をそれぞれ前記第２の配線引き出
し用セルにより前記配線チャネル領域に引き出して該当
する前記チャネル配線にそれぞれ接続し、これにより、
前記第１の論理セルの前記配線部分のそれぞれと前記第
２の論理セルの所定の前記配線部分とを前記チャネル配
線を通して配線接続した半導体装置にある。ここで、前
記論理セル領域の前記第２の方向に隣接して該論理セル
領域の両側にそれぞれ前記配線チャネル領域が設けられ
ており、前記第１および第２の複数の配線部分のうち一
群の配線部分をそれぞれ一方の側の配線チャネル領域に
引き出してそこの前記チャネル配線を通して前記配線接
続を行い、前記第１および第２の複数の配線部分のうち
残りの一群の配線部分をそれぞれ他方の側の配線チャネ
ル領域に引き出してそこの前記チャネル配線を通して前
記配線接続を行うことができる。
【００２０】本発明の別の特徴は、半導体基板上に論理
セル領域と、該論理セル領域に隣接する配線チャネル領
域とを有する半導体装置の配線設計方法において、前記
論理セル領域内に論理セルの自動配置を行う段階と、前
記論理セル領域内で隣接する論理セルのそれぞれが持つ
仮想端子接続配列の比較を行う段階と、前記比較におい
て隣接する論理セルの仮想端子接続配列がたがいに異な
る場合、それぞれの論理セルのサイズ、仮想端子情報を
もとに、仮想端子もしくは仮想端子およびノード、並び
にこれらの仮想端子、ノードと論理セル内の仮想端子間
の配線情報を内部に発生させた、前記配線チャネル領域
側のみに配線を引き出す配線引き出し用セルを自動生成
する段階と、前記自動生成した配線引き出し用セルを前
記論理セル領域内に配置し、前記論理セルの未配線仮想
端子から前記配線チャネル領域への配線を可能にする段
階と、しかる後、自動配線方式により全体の配線設計を
行う段階とを具備し、上記各段階を順番に実行すること
により上記配線構造を得る半導体装置の配線設計方法に
ある。
セル領域と、該論理セル領域に隣接する配線チャネル領
域とを有する半導体装置の配線設計方法において、前記
論理セル領域内に論理セルの自動配置を行う段階と、前
記論理セル領域内で隣接する論理セルのそれぞれが持つ
仮想端子接続配列の比較を行う段階と、前記比較におい
て隣接する論理セルの仮想端子接続配列がたがいに異な
る場合、それぞれの論理セルのサイズ、仮想端子情報を
もとに、仮想端子もしくは仮想端子およびノード、並び
にこれらの仮想端子、ノードと論理セル内の仮想端子間
の配線情報を内部に発生させた、前記配線チャネル領域
側のみに配線を引き出す配線引き出し用セルを自動生成
する段階と、前記自動生成した配線引き出し用セルを前
記論理セル領域内に配置し、前記論理セルの未配線仮想
端子から前記配線チャネル領域への配線を可能にする段
階と、しかる後、自動配線方式により全体の配線設計を
行う段階とを具備し、上記各段階を順番に実行すること
により上記配線構造を得る半導体装置の配線設計方法に
ある。
【００２１】
【実施例】次に図面を参照して本発明を説明する。
【００２２】自動配線方式には、配線チャネル領域への
セル（論理セル、配線用セル）内部の端子からの配線の
引き出し機能を有するものと、その機能を有さないもの
とがある。その為、本発明の配線チャネル領域側に配線
を引き出す配線引き出し用セルの内部情報構造が、それ
ぞれ異なる。
セル（論理セル、配線用セル）内部の端子からの配線の
引き出し機能を有するものと、その機能を有さないもの
とがある。その為、本発明の配線チャネル領域側に配線
を引き出す配線引き出し用セルの内部情報構造が、それ
ぞれ異なる。
【００２３】図１および図２の第１の実施例は、配線引
き出し用セル内部の端子からの配線の引き出し機能を有
する配線方式である。そしてＣＡＤにおける仮想端子す
なわち本明細書における端子（各図において×印で示
す）はそのセル外部に配線を引き出すための基点である
から、図１および図２では配線引き出し用セルの内部に
端子を有する。
き出し用セル内部の端子からの配線の引き出し機能を有
する配線方式である。そしてＣＡＤにおける仮想端子す
なわち本明細書における端子（各図において×印で示
す）はそのセル外部に配線を引き出すための基点である
から、図１および図２では配線引き出し用セルの内部に
端子を有する。
【００２４】一方、図４および図５の第２の実施例は、
配線引き出し用セル１０の内部からの配線の引き出し機
能を有さないものである。したがって配線引き出し用セ
ル１０の内部にはセル内の基点であるノード（□印で示
す）が設定され、配線チャネル領域との隣接端部に、セ
ル外部である配線チャネル領域へ配線を引き出すための
端子が設定される。
配線引き出し用セル１０の内部からの配線の引き出し機
能を有さないものである。したがって配線引き出し用セ
ル１０の内部にはセル内の基点であるノード（□印で示
す）が設定され、配線チャネル領域との隣接端部に、セ
ル外部である配線チャネル領域へ配線を引き出すための
端子が設定される。
【００２５】まず図１および図２の平面図を参照して説
明する。また本実施例の手順を図３のフローチャートに
示す。
明する。また本実施例の手順を図３のフローチャートに
示す。
【００２６】まず最初に自動配置方式により論理セルの
配置を行う。これを図１を用いて説明する。
配置を行う。これを図１を用いて説明する。
【００２７】ここで、それぞれの論理セルに対し、Ｘ方
向の両サイドエッジにエッジタイプと言った特性を与え
ておく。これは、隣接する論理セルの種類の判別に用い
られる。
向の両サイドエッジにエッジタイプと言った特性を与え
ておく。これは、隣接する論理セルの種類の判別に用い
られる。
【００２８】論理セル領域１ａ，１ｂがＸ方向に延在
し、これらにＹ方向に挟まれてＸ方向に延在する配線チ
ャネル領域２が設けられて配置されている。論理セル領
域１ａには論理セル３が横に配列されており、論理セル
領域１ｂの右側には論理セル３ａ，３ｂ，３ｃがＸ方向
に配列され、論理セル領域１ｂの左側には論理セル３ｘ
がＸ方向に配置されている。論理セル３ａの右側の端子
配列と論理セル３ｂの左側の端子配列とはたがいにその
まま突き合せ接続のバッティング方法で直接配線接続す
ることができる隣接端子６を有する端子接続配列すなわ
ち同種のエッジタイプであり、同様に、論理セル３ｂの
右側の端子配列と論理セル３ｃの左側の端子配列ともバ
ッティング方法で直接配線接続することができる隣接端
子６を有する同種のエッジタイプである。したがって論
理セル７ａ，７ｂ，７ｃは同種の論理セルであることが
できる。しかしながら、論理セル３ａの左側の端は配線
端子７ａ，７ｂ，７ｃの配列によるエッジタイプα（９
ａ）であり、論理セル３ｘの右側の端は端子が存在しな
いエッジタイプβ（９ｂ）である。このように隣接する
論理セルの双方のエッジタイプの比較を行なう。
し、これらにＹ方向に挟まれてＸ方向に延在する配線チ
ャネル領域２が設けられて配置されている。論理セル領
域１ａには論理セル３が横に配列されており、論理セル
領域１ｂの右側には論理セル３ａ，３ｂ，３ｃがＸ方向
に配列され、論理セル領域１ｂの左側には論理セル３ｘ
がＸ方向に配置されている。論理セル３ａの右側の端子
配列と論理セル３ｂの左側の端子配列とはたがいにその
まま突き合せ接続のバッティング方法で直接配線接続す
ることができる隣接端子６を有する端子接続配列すなわ
ち同種のエッジタイプであり、同様に、論理セル３ｂの
右側の端子配列と論理セル３ｃの左側の端子配列ともバ
ッティング方法で直接配線接続することができる隣接端
子６を有する同種のエッジタイプである。したがって論
理セル７ａ，７ｂ，７ｃは同種の論理セルであることが
できる。しかしながら、論理セル３ａの左側の端は配線
端子７ａ，７ｂ，７ｃの配列によるエッジタイプα（９
ａ）であり、論理セル３ｘの右側の端は端子が存在しな
いエッジタイプβ（９ｂ）である。このように隣接する
論理セルの双方のエッジタイプの比較を行なう。
【００２９】次に、端子間の配線接続を説明する。論理
セル領域１ｂにおける論理セル３ａ，３ｂ，３ｃの配線
チャネル領域２に隣接する端辺上の端子５ａ，５ｂ，５
ｃと、論理セル領域１ａにおける論理セル３の配線チャ
ネル領域２に隣接する端辺上の端子５ｄ，５ｅ，５ｆと
はＹ方向に延在する第２層アルミ配線１４ｂによりそれ
ぞれ配線チャネル領域２上に引き出され、配線チャネル
領域２におけるスルーホール（○印で示す）４およびｘ
方向に延在する第１層アルミ配線１４ａを介して接続す
る。また、論理セル領域１ａにおける論理セル３の配線
チャネル領域２に隣接する端辺上の端子５ｇ，５ｈ，５
ｉは第２層アルミ配線１４ｂによりそれぞれ配線チャネ
ル領域２上に引き出され配線チャネル２をＸ方向に延在
する第１層アルミの配線１４ａにスルーホール４を介し
て接続する。また、論理セル３ａ，３ｂ，３ｃのエッジ
タイプがたがいに同じである隣接端子６はバッティング
方式で接続する。
セル領域１ｂにおける論理セル３ａ，３ｂ，３ｃの配線
チャネル領域２に隣接する端辺上の端子５ａ，５ｂ，５
ｃと、論理セル領域１ａにおける論理セル３の配線チャ
ネル領域２に隣接する端辺上の端子５ｄ，５ｅ，５ｆと
はＹ方向に延在する第２層アルミ配線１４ｂによりそれ
ぞれ配線チャネル領域２上に引き出され、配線チャネル
領域２におけるスルーホール（○印で示す）４およびｘ
方向に延在する第１層アルミ配線１４ａを介して接続す
る。また、論理セル領域１ａにおける論理セル３の配線
チャネル領域２に隣接する端辺上の端子５ｇ，５ｈ，５
ｉは第２層アルミ配線１４ｂによりそれぞれ配線チャネ
ル領域２上に引き出され配線チャネル２をＸ方向に延在
する第１層アルミの配線１４ａにスルーホール４を介し
て接続する。また、論理セル３ａ，３ｂ，３ｃのエッジ
タイプがたがいに同じである隣接端子６はバッティング
方式で接続する。
【００３０】Ｘ方向の配線チャネル領域２の指定を行
い、自動配線方式により配線を行うと、Ｘ方向の横一線
に並んだ端子５ａ〜５ｉについては、配線チャネル領域
２への引き出しを行い配線が行われるが、Ｙ方向の縦一
線に並んだ端子７ａ〜７ｃは、上下（Ｙ方向の上下）の
配線チャネル領域への引き出しが出来ず、また、エッジ
タイプの異なる隣接論理セル３ｘに遮られてＸ方向にも
配線が出せず、未配線端子７となってしまう。
い、自動配線方式により配線を行うと、Ｘ方向の横一線
に並んだ端子５ａ〜５ｉについては、配線チャネル領域
２への引き出しを行い配線が行われるが、Ｙ方向の縦一
線に並んだ端子７ａ〜７ｃは、上下（Ｙ方向の上下）の
配線チャネル領域への引き出しが出来ず、また、エッジ
タイプの異なる隣接論理セル３ｘに遮られてＸ方向にも
配線が出せず、未配線端子７となってしまう。
【００３１】従って、最初のセル配置を行うときに、本
発明の配線用セルを自動生成し、配置することにより、
全配線を同一方式で行うことが出来るようにする。これ
を図１、図２を用いて説明する。
発明の配線用セルを自動生成し、配置することにより、
全配線を同一方式で行うことが出来るようにする。これ
を図１、図２を用いて説明する。
【００３２】論理セル配置が行われるとき、まず、隣接
する両論理セルのエッジタイプ９ａ，９ｂの比較を行
う。もし、異なっていたら配線引き出し用セルの生成、
配置となる。すなわち、論理セル３ａの左側のエッジタ
イプ９ａはα型であり、論理セル３ｘの右側のエッジタ
イプ９ｂは端子が存在しないβ型であるから、この場合
に配線引き出し用セル１０の生成、配置となる。
する両論理セルのエッジタイプ９ａ，９ｂの比較を行
う。もし、異なっていたら配線引き出し用セルの生成、
配置となる。すなわち、論理セル３ａの左側のエッジタ
イプ９ａはα型であり、論理セル３ｘの右側のエッジタ
イプ９ｂは端子が存在しないβ型であるから、この場合
に配線引き出し用セル１０の生成、配置となる。
【００３３】配線引き出し用セル１０の生成において、
そのセル寸法は論理セル３ａと同じ高さ（Ｙ方向の寸
法）、幅（Ｘ方向の寸法）は（論理セルのエッジにある
隣接端子数＋１）×（Ｘ配線格子数）とする。図１の場
合、（論理セルのエッジにある隣接端子数＋１）は３＋
１＝４となる。また（Ｘ配線格子数）はＹ方向に延在す
る配線トラック間の間隔寸法である。
そのセル寸法は論理セル３ａと同じ高さ（Ｙ方向の寸
法）、幅（Ｘ方向の寸法）は（論理セルのエッジにある
隣接端子数＋１）×（Ｘ配線格子数）とする。図１の場
合、（論理セルのエッジにある隣接端子数＋１）は３＋
１＝４となる。また（Ｘ配線格子数）はＹ方向に延在す
る配線トラック間の間隔寸法である。
【００３４】また、配線引き出し用セル１０の内部には
端子１２ａ，１２ｂ，１２ｃと、これら端子と論理セル
３ａのエッジにある隣接端子７ａ，７ｂ，７ｃ間の配線
接続情報１１ａ，１１ｂ，１１ｃを発生させる。発生す
る端子１２ａ，１２ｂ，１２ｃは、Ｘ座標をＸ配線格子
毎にずらし、Ｙ座標を隣接端子７ａ，７ｂ，７ｃと同座
標に、隣接端子数だけ配置する。その発生した配線引き
出し用セルの例を図２に示す。
端子１２ａ，１２ｂ，１２ｃと、これら端子と論理セル
３ａのエッジにある隣接端子７ａ，７ｂ，７ｃ間の配線
接続情報１１ａ，１１ｂ，１１ｃを発生させる。発生す
る端子１２ａ，１２ｂ，１２ｃは、Ｘ座標をＸ配線格子
毎にずらし、Ｙ座標を隣接端子７ａ，７ｂ，７ｃと同座
標に、隣接端子数だけ配置する。その発生した配線引き
出し用セルの例を図２に示す。
【００３５】次に、前段階により生成した配線引き出し
用セル１０を、比較した隣接するエッジタイプの異なる
両論理セル間、すなわち論理セル３ａと論理セル３ｘと
の間に埋込み配置設計を行う。
用セル１０を、比較した隣接するエッジタイプの異なる
両論理セル間、すなわち論理セル３ａと論理セル３ｘと
の間に埋込み配置設計を行う。
【００３６】最後に、自動配線方法を用いて配線設計を
行う。図１に示すように、この自動配線において、論理
セル３ａの隣接端子７ａ，７ｂ，７ｃの全ては、配線引
き出し用セル１０内部の端子１２ａ，１２ｂ，１２ｃを
通して配線チャネル領域２に引き出されるから、未配線
の箇所は発生しない。
行う。図１に示すように、この自動配線において、論理
セル３ａの隣接端子７ａ，７ｂ，７ｃの全ては、配線引
き出し用セル１０内部の端子１２ａ，１２ｂ，１２ｃを
通して配線チャネル領域２に引き出されるから、未配線
の箇所は発生しない。
【００３７】次に、図４および図５を参照して本発明の
第２の実施例を説明する。尚、図４、図５において図
１、図２と同一もしくは類似の符号を付けてあるから重
複する説明は省略する。
第２の実施例を説明する。尚、図４、図５において図
１、図２と同一もしくは類似の符号を付けてあるから重
複する説明は省略する。
【００３８】先に説明したように、第１の実施例では、
配線チャネル領域へのセル内部の端子からの配線の引き
出し機能を持つ配線方式を使用した場合の配線引き出し
用セルの生成方法を示したが、第２の実施例では、この
機能を持たない配線方式を使用した場合を示す。すなわ
ち第１の実施例では配線引き出し用セル内部に外部に
（配線チャネル領域に）引き出し機能を持つ配線の基点
である端子１２ａ，１２ｂ，１２ｃ（×印）を発生させ
たが、第２の実施例では、配線引き出し用セル内部に外
部に（配線チャネル領域に）引き出し機能を持たないで
セル内部の配線の基点であるノード（□印）を発生さ
せ、配線引き出し用セルの外部と（配線チャネル領域
と）隣接するエッジに引き出し機能を有する端子（×
印）を発生させている。
配線チャネル領域へのセル内部の端子からの配線の引き
出し機能を持つ配線方式を使用した場合の配線引き出し
用セルの生成方法を示したが、第２の実施例では、この
機能を持たない配線方式を使用した場合を示す。すなわ
ち第１の実施例では配線引き出し用セル内部に外部に
（配線チャネル領域に）引き出し機能を持つ配線の基点
である端子１２ａ，１２ｂ，１２ｃ（×印）を発生させ
たが、第２の実施例では、配線引き出し用セル内部に外
部に（配線チャネル領域に）引き出し機能を持たないで
セル内部の配線の基点であるノード（□印）を発生さ
せ、配線引き出し用セルの外部と（配線チャネル領域
と）隣接するエッジに引き出し機能を有する端子（×
印）を発生させている。
【００３９】このように第２の実施例の第１の実施例と
の相違は、配線引き出し用セルの内部構造にあるので、
ここでは配線引き出し用セルの生成方法を図５を用いて
説明し、図５の配線引き出し用セルを用いたレイアウト
を図４に示す。また、第２の実施例の手順は第１の実施
例と同様に図３のフローチャートに示す。
の相違は、配線引き出し用セルの内部構造にあるので、
ここでは配線引き出し用セルの生成方法を図５を用いて
説明し、図５の配線引き出し用セルを用いたレイアウト
を図４に示す。また、第２の実施例の手順は第１の実施
例と同様に図３のフローチャートに示す。
【００４０】第１の実施例と同様に、それぞれの論理セ
ルに対して、エッジタイプ９ａ，９ｂの特性を与えてお
く。
ルに対して、エッジタイプ９ａ，９ｂの特性を与えてお
く。
【００４１】配線引き出し用セルのセル寸法は、第１の
実施例と同様の方法で決定する。
実施例と同様の方法で決定する。
【００４２】また、配線引き出し用セルの配線チャネル
領域に隣接するエッジに端子１２ａ〜１２ｆ、これら端
子と論理セルのエッジにある隣接端子７ａ〜７ｃとの間
の配線を介するためのノード１３ａ，１３ｂ，１３ｃ、
及びそれらの配線接続情報１１を発生させる。
領域に隣接するエッジに端子１２ａ〜１２ｆ、これら端
子と論理セルのエッジにある隣接端子７ａ〜７ｃとの間
の配線を介するためのノード１３ａ，１３ｂ，１３ｃ、
及びそれらの配線接続情報１１を発生させる。
【００４３】ノード１３ａ，１３ｂ，１３ｃは、Ｘ座標
をＸ配線格子毎にずらし、Ｙ座標を隣接端子７ａ〜７ｃ
と同座標に、隣接端子数だけ配置する。また、端子１２
ａ〜１２ｆは、Ｘ座標をノード１３ａ，１３ｂ，１３ｃ
と同座標にし、Ｙ座標を配線用セルのＹ方向の上側と下
側のエッジに配置する。
をＸ配線格子毎にずらし、Ｙ座標を隣接端子７ａ〜７ｃ
と同座標に、隣接端子数だけ配置する。また、端子１２
ａ〜１２ｆは、Ｘ座標をノード１３ａ，１３ｂ，１３ｃ
と同座標にし、Ｙ座標を配線用セルのＹ方向の上側と下
側のエッジに配置する。
【００４４】次に、第１の実施例と同様に、生成した配
線引き出し用セルを埋込み配置し、自動配線方式により
全体の配線設計を行う。
線引き出し用セルを埋込み配置し、自動配線方式により
全体の配線設計を行う。
【００４５】次に本発明の第３の実施例を図６を参照し
て説明する。尚、図６において図１、図２と同一もしく
は類似の符号を付けてあるから重複する説明は省略す
る。また、この第２の実施例の手順は第１および第２の
実施例と同様に図３のフローチャートに示す。
て説明する。尚、図６において図１、図２と同一もしく
は類似の符号を付けてあるから重複する説明は省略す
る。また、この第２の実施例の手順は第１および第２の
実施例と同様に図３のフローチャートに示す。
【００４６】第３の実施例は、隣接する論理セル３ａと
論理セル３ｙとの間の配線、特に、配線トラック数と端
子数とが同数で、かつ配線が複雑である場合の配線設計
方法である。
論理セル３ｙとの間の配線、特に、配線トラック数と端
子数とが同数で、かつ配線が複雑である場合の配線設計
方法である。
【００４７】論理セル領域１と、そのＹ方向の上下に配
線チャネル領域２ａ，２ｂが設けられている。論理セル
領域１には、右側にエッジタイプα（９ａ）の論理セル
３ａが配置され、左側にエッジタイプγ（９ｃ）の論理
セル３ｙが配置されている。両論理セルには３つずつ同
数の端子７ａ〜７ｃ、７ｄ〜７ｆを有し、Ｘ方向を延在
する配線トラック数も３本とする。
線チャネル領域２ａ，２ｂが設けられている。論理セル
領域１には、右側にエッジタイプα（９ａ）の論理セル
３ａが配置され、左側にエッジタイプγ（９ｃ）の論理
セル３ｙが配置されている。両論理セルには３つずつ同
数の端子７ａ〜７ｃ、７ｄ〜７ｆを有し、Ｘ方向を延在
する配線トラック数も３本とする。
【００４８】また、論理セル４ａの端子７ａ〜７ｃと論
理セル４ｂの端子７ｄ〜７ｆとの配線接続において、端
子７ａと端子７ｅとを配線し、端子７ｂと端子７ｆとを
配線し、端子７ｃと端子７ｄとを配線する場合を説明す
る。
理セル４ｂの端子７ｄ〜７ｆとの配線接続において、端
子７ａと端子７ｅとを配線し、端子７ｂと端子７ｆとを
配線し、端子７ｃと端子７ｄとを配線する場合を説明す
る。
【００４９】上記配線接続に対する対策を省略してその
まま自動配線方式を用いて自動配線を行うと、配線チャ
ネル領域の指定により制限されるために、上記配線は自
動配線されない。一方、図１０に示した配線用セルを論
理セル領域内に設け、そこで配線接続をしようとする
と、先に説明したように、トラック数の制限により、１
組の配線が未配線のまま残ってしまう。したがって論理
セル領域内での配線は不可能である。
まま自動配線方式を用いて自動配線を行うと、配線チャ
ネル領域の指定により制限されるために、上記配線は自
動配線されない。一方、図１０に示した配線用セルを論
理セル領域内に設け、そこで配線接続をしようとする
と、先に説明したように、トラック数の制限により、１
組の配線が未配線のまま残ってしまう。したがって論理
セル領域内での配線は不可能である。
【００５０】そこで、第１および第２の実施例と同様に
配線チャネル領域に配線引き出し用セル１０ａ，１０ｂ
をそれぞれの論理セルに対して生成、配置を行なう。こ
れにより、配線チャネル領域への引き出しが可能とな
り、同一自動配線方式により全ての配線がなされる（図
６）。
配線チャネル領域に配線引き出し用セル１０ａ，１０ｂ
をそれぞれの論理セルに対して生成、配置を行なう。こ
れにより、配線チャネル領域への引き出しが可能とな
り、同一自動配線方式により全ての配線がなされる（図
６）。
【００５１】また、配線引き出し用セルの生成におい
て、端子、ノードの位置決めは、図７に示すようにＸ座
標を２組ずつ同座標に配置し、上下の配線チャネル領域
に配線を引き出すことも出来る。このことは、前記第１
および第２の実施例についても同様である。
て、端子、ノードの位置決めは、図７に示すようにＸ座
標を２組ずつ同座標に配置し、上下の配線チャネル領域
に配線を引き出すことも出来る。このことは、前記第１
および第２の実施例についても同様である。
【００５２】尚、各図の配線チャネル領域２（２ａ，２
ｂ，２ｃ）および配線引き出し用セル１０（１０ａ，１
０ｂ）において、Ｘ方向の配線は第１層アルミ配線１４
ａを、Ｙ方向の配線は第２層アルミ配線１４ｂを例示し
て説明してある。
ｂ，２ｃ）および配線引き出し用セル１０（１０ａ，１
０ｂ）において、Ｘ方向の配線は第１層アルミ配線１４
ａを、Ｙ方向の配線は第２層アルミ配線１４ｂを例示し
て説明してある。
【００５３】
【発明の効果】この配線チャネル領域に引き出すための
配線引き出し用セルを用いることにより、自動配置配線
システムにおいて、配線不可能だった、他の隣接セルに
遮られた隣接端子、及び隣接したがいに異なるエッジタ
イプの論理セル間の端子を、配線チャネル領域に引き出
し、自動配線を可能にする。
配線引き出し用セルを用いることにより、自動配置配線
システムにおいて、配線不可能だった、他の隣接セルに
遮られた隣接端子、及び隣接したがいに異なるエッジタ
イプの論理セル間の端子を、配線チャネル領域に引き出
し、自動配線を可能にする。
【００５４】そのため、隣接セルをずらして配置する必
要がなくなるため、全体の面積が小さくなり、高密度と
なる。また、未配線端子が発生した場合の人手による配
線設計の修正が省かれる為、設計工数の削減が可能とな
る。また、隣接した論理セル間の複雑な自動配線を可能
にする。
要がなくなるため、全体の面積が小さくなり、高密度と
なる。また、未配線端子が発生した場合の人手による配
線設計の修正が省かれる為、設計工数の削減が可能とな
る。また、隣接した論理セル間の複雑な自動配線を可能
にする。
【図１】本発明の第１の実施例の配線引き出し用セルの
配置、配線の様子を示す図である。
配置、配線の様子を示す図である。
【図２】本発明の第１の実施例の配線引き出し用セルの
内部構成を示す図である。
内部構成を示す図である。
【図３】本発明の実施例の配線設計の手順を示すフロー
チャートである。
チャートである。
【図４】本発明の第２の実施例の配線引き出し用セルの
配置、配線の様子を示す図である。
配置、配線の様子を示す図である。
【図５】本発明の第２の実施例の配線引き出し用セルの
内部構成を示す図である。
内部構成を示す図である。
【図６】本発明の第３の実施例の配線引き出し用セルの
配置、配線の様子を示す図である。
配置、配線の様子を示す図である。
【図７】本発明の実施例の配線引き出し用セルの内部構
成の別例を示す図である。
成の別例を示す図である。
【図８】自動配置配線方式を用いた場合の従来技術を示
す図である。
す図である。
【図９】自動配置配線方式を用いた場合の他の従来技術
を示す図である。
を示す図である。
【図１０】自動配置配線方式を用いた場合の別の従来技
術を示す図である。
術を示す図である。
【図１１】図１０の配線用セルの配置、配線の様子を示
す図である。
す図である。
１（１ａ，１ｂ） 論理セル領域 ２（２ａ，２ｂ，２ｃ） 配線チャネル領域 ３（３ａ，３ｂ，３ｃ，３ｘ，３ｙ） 論理セル ４ スルーホール ５（５ａ〜５ｉ） 端子 ６ バッテイング方法で配線接続できる隣接端子 ７（７ａ，７ｂ，７ｃ） 未配線隣接端子 ９ａ エッジタイプα ９ｂ エッジタイプβ ９ｃ エッジタイプγ １０（１０ａ，１０ｂ） 配線チャネル領域に配線を
引き出す配線引き出し用セル １１（１１ａ，１１ｂ，１１ｃ） 配線引き出し用セ
ル１０内に発生させた配線情報 １２（１２ａ〜１２ｆ） 配線引き出し用セル１０内
に発生させた端子 １３（１３ａ，１３ｂ，１３ｃ） 配線引き出し用セ
ル１０内に発生させたノード １４ａ 第１層目のアルミで形成されＸ方向を延在す
る配線 １４ｂ 第２層目のアルミで形成されＹ方向を延在す
る配線
引き出す配線引き出し用セル １１（１１ａ，１１ｂ，１１ｃ） 配線引き出し用セ
ル１０内に発生させた配線情報 １２（１２ａ〜１２ｆ） 配線引き出し用セル１０内
に発生させた端子 １３（１３ａ，１３ｂ，１３ｃ） 配線引き出し用セ
ル１０内に発生させたノード １４ａ 第１層目のアルミで形成されＸ方向を延在す
る配線 １４ｂ 第２層目のアルミで形成されＹ方向を延在す
る配線
Claims (5)
- 【請求項１】 論理セル領域および配線チャネル領域が
共に半導体基板の第１の方向に延在し、かつ前記第１の
方向と直角の第２の方向にたがいに隣接して配置されて
おり、同一の前記論理セル領域内に第１の論理セルと第
２の論理セルとを有し、前記配線チャネル領域に複数の
チャネル配線が前記第１の方向に延在して形成され、 前記第１の論理セルの前記第２の論理セルに対向する端
に位置する該第１の論理セルの配線状態と前記第２の論
理セルの前記第１の論理セルに対向する端に位置する該
第２の論理セルの配線状態とは直接両者を接続できない
半導体装置において、 前記第１の論理セルと前記第２の論理セルとの間に第１
及び第２の配線引き出し用セルを設け、 前記第１の論理セルの前記第２の論理セルに対向する端
に位置する該第１の論理セルの複数の配線部分をそれぞ
れ前記第１の配線引き出し用セルにより前記配線チャネ
ル領域に引き出して該当する前記チャネル配線にそれぞ
れ接続し、これにより、 前記第２の論理セルの前記第１の論理セルに対向する端
に位置する該第２の論理セルの複数の配線部分をそれぞ
れ前記第２の配線引き出し用セルにより前記配線チャネ
ル領域に引き出して該当する前記チャネル配線にそれぞ
れ接続し、 前記第１の論理セルの前記配線部分のそれぞれと前記第
２の論理セルの所定の前記配線部分とを前記チャネル配
線を介して配線接続したことを特徴とする半導体装置。 - 【請求項２】 前記論理セル領域の前記第２の方向に隣
接して該論理セル領域の両側にそれぞれ前記配線チャネ
ル領域が設けられており、前記第１および第２の複数の
配線部分のうち一群の配線部分をそれぞれ一方の側の配
線チャネル領域に引き出してそこの前記チャネル配線を
通して前記配線接続を行い、前記第１および第２の複数
の配線部分のうち残りの一群の配線部分をそれぞれ他方
の側の配線チャネル領域に引き出してそこの前記チャネ
ル領域を通して前記配線接続を行ったことを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 半導体基板上に論理セル領域と、該論理
セル領域に隣接する配線チャネル領域とを有する半導体
装置の配線設計方法において、 前記論理セル領域内に論理セルの自動配置を行う段階
と、 前記論理セル領域内で隣接する論理セルのそれぞれが持
つ仮想端子接続配列の比較を行う段階と、 前記比較において隣接する論理セルの仮想端子接続配列
がたがいに異なる場合、それぞれの論理セルのサイズ、
仮想端子情報をもとに、仮想端子もしくは仮想端子およ
びノード、並びにこれらの仮想端子、ノードと論理セル
内の仮想端子間の配線情報を内部に発生させた、前記配
線チャネル領域側のみに配線を引き出す配線引き出し用
セルを自動生成する段階と、 前記自動生成した配線引き出し用セルを前記論理セル領
域内に配置し、前記論理セルの未配線仮想端子から前記
配線チャネル領域への配線を可能にする段階と、 しかる後、自動配線方式により全体の配線設計を行う段
階と、 を具備し、上記各段階を順番に実行することにより前記
請求項１もしくは請求項２記載の配線構造を得ることを
特徴とする半導体装置の配線設計方法。 - 【請求項４】 第１の論理セル、第１の配線引き出し用
セル、第２の配線引き出し用セルおよび第２の論理セル
がこの順に配列して設けられた論理セル領域と、前記論
理セル領域に隣接して設けられた配線チャネル領域と、
前記第１の論理セルの端子を前記第１の配線引き出し用
セル内に引き出す手段と、前記第１の配線引き出し用セ
ル内に引き出された前記第１の論理セルの端子と前記配
線チャネル領域の所定の配線チャネルとを接続する第１
の配線と、前記第２の論理セルの端子を前記第２の配線
引き出し用セル内に引き出す手段と、前記第２の配線引
き出し用セル内に引き出された前記第２の論理セルの端
子と前記所定の配線チャネルとを接続する第２の配線
と、前記所定の配線チャネルにおいて前記第１の配線と
前記第２の配線とを接続する第３の配線とを備えること
を特徴とする半導体装置。 - 【請求項５】 論理セル内に互いに隣接する第１および
第２の論理セルを配置するステップと、前記第１の論理
セルと前記第２の論理セルとが直接接続できないことを
検出するステップと、前記第１および第２の論理セル間
に第１および第２の配線引き出し用セルを挿入して配置
するステップと、前記第１の論理セルと前記第１の配線
引き出し用セルとを接続するステップと、前記第２の論
理セルと前記第２の配線引き出し用セルとを接続するス
テップと、前記第１の配線引き出し用セルと前記論理セ
ル領域に隣接して設けられた配線チャネルとを接続する
ステップと、前記第２の配線引き出し用セルと前記配線
チャネルとを接続するステップとからなり、前記第１の
論理セルと前記第２の論理セルとを、前記第１の配線引
き出し用セル、前記配線チャネル並びに前記第２の配線
引き出し用セルを介して接続することを特徴とする半導
体装置の配線設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5122237A JP2874518B2 (ja) | 1993-05-25 | 1993-05-25 | 半導体装置及びその配線設計方法 |
| US08/247,541 US5532501A (en) | 1993-05-25 | 1994-05-23 | Semiconductor device having wiring take-out cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5122237A JP2874518B2 (ja) | 1993-05-25 | 1993-05-25 | 半導体装置及びその配線設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334041A JPH06334041A (ja) | 1994-12-02 |
| JP2874518B2 true JP2874518B2 (ja) | 1999-03-24 |
Family
ID=14830982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5122237A Expired - Fee Related JP2874518B2 (ja) | 1993-05-25 | 1993-05-25 | 半導体装置及びその配線設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5532501A (ja) |
| JP (1) | JP2874518B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798541A (en) * | 1994-12-02 | 1998-08-25 | Intel Corporation | Standard semiconductor cell with contoured cell boundary to increase device density |
| US5768146A (en) * | 1995-03-28 | 1998-06-16 | Intel Corporation | Method of cell contouring to increase device density |
| JP3186715B2 (ja) * | 1998-10-29 | 2001-07-11 | 日本電気株式会社 | 半導体集積回路装置 |
| US6651236B2 (en) * | 2000-09-13 | 2003-11-18 | Ricoh Company, Ltd. | Semiconductor integrated circuit device, and method of placement and routing for such device |
| US7613503B2 (en) * | 2002-08-09 | 2009-11-03 | Boston Scientific Scimed, Inc. | Device with infusion holes for imaging inside a blood vessel |
| JP4758621B2 (ja) * | 2003-08-28 | 2011-08-31 | パナソニック株式会社 | 基本セル、端部セル、配線形状、配線方法、シールド線の配線構造 |
| JP2013183123A (ja) * | 2012-03-05 | 2013-09-12 | Elpida Memory Inc | 半導体装置及びその設計方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114550A (ja) * | 1984-11-09 | 1986-06-02 | Toshiba Corp | 論理回路装置 |
| JP2538565B2 (ja) * | 1986-08-22 | 1996-09-25 | 株式会社東芝 | 自動レイアウト方法 |
-
1993
- 1993-05-25 JP JP5122237A patent/JP2874518B2/ja not_active Expired - Fee Related
-
1994
- 1994-05-23 US US08/247,541 patent/US5532501A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06334041A (ja) | 1994-12-02 |
| US5532501A (en) | 1996-07-02 |
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