JP2013191976A - 集積回路 - Google Patents

Abstract

【課題】逐次比較型Ａ／Ｄ変換器と他の回路とが電源線を介して干渉の影響を受け、逐次比較型Ａ／Ｄ変換器の比較動作に遅延等が発生する。
【解決手段】Ｎビットの出力を得る逐次比較型Ａ／Ｄ変換器２００は、集積回路１の各回路の動作タイミングに基づき、逐次比較型Ａ／Ｄ変換器２００の動作に影響を及ぼすタイミングで動作を中断する。逐次比較型Ａ／Ｄ変換器２００は、サンプリング信号と比較基準電圧との比較を、アナログ信号をサンプリングするサンプリング期間と、サンプリングされた信号を比較電圧と１ビットごとに逐次比較するＮステートの比較期間と、比較期間に続くＭステートの予備期間とにより実行する。逐次比較型Ａ／Ｄ変換器２００は、動作の中断があると、比較期間において比較されなかったビットの比較動作を予備期間において実行する。
【選択図】図６

Description

本発明は、集積回路に関し、特に、アナログ入力信号を複数の比較基準電圧と逐次比較し、その比較結果に基づいてアナログ入力信号をデジタル信号に変換する逐次比較型アナログ／デジタル変換回路を含む集積回路に関する。

一般に、処理回路はデジタル回路で構成されているため、アナログ信号はデジタル信号に変換されて処理に用いられる。例えば、マイクロコンピュータなどのプロセッサにおいては、温度センサや速度センサなど、動作環境を検知するセンサからアナログ信号が入力される。プロセッサは、このアナログ信号をデジタル信号に変換し、デジタル信号に基いて、センサが検知した動作環境に応じた処理を実行する。

アナログ信号からデジタル信号への変換は、アナログ／デジタル変換回路（Ａ／Ｄ変換回路）によりなされる。このようなＡ／Ｄ変換回路の１つに、逐次比較型Ａ／Ｄ変換回路（SAR ADC:Successive Approximation Register Analog Digital Converter）がある。

逐次比較型Ａ／Ｄ変換回路は、入力されるアナログ信号をサンプリングし、サンプリングされた入力信号を、内蔵のＤ／Ａ変換器（デジタル／アナログ変換器）で生成された比較基準信号と比較器を用いて比較する。この比較結果に応じて次の比較基準信号を内蔵のＤ／Ａ変換器で生成する。この操作を繰返すことにより、アナログ入力信号をデジタル信号に変換する。

通常の逐次比較型Ａ／Ｄ変換回路は、２進探索アルゴリズムを用いてアナログ／デジタル変換を行なう。Ｎビットの分解能となるＡ／Ｄ変換は、Ｎステップ（Ｎ回の比較）で行われる。比較器は、アナログ入力信号Ｖｉｎを、比較信号（比較基準電圧）と比較する。１ステップ目においては、比較基準電圧Ｖｒｅｆ（１）は２＾（Ｎ−１）である。比較結果において、アナログ入力信号Ｖｉｎが１回目の比較基準電圧Ｖｒｅｆ（１）よりも大きいときには、比較器の出力が“１”となり、２ステップ目の比較基準電圧Ｖｒｅｆ（２）は、次式で表わされる電圧となる：
Ｖｒｅｆ（２）＝２＾（Ｎ−１）＋２＾（Ｎ−２）
一方、このアナログ入力信号Ｖｉｎが、１回目の比較基準電圧Ｖｒｅｆ（１）よりも低いときには、比較器の出力信号は“−１”（０）となり、比較基準電圧Ｖｒｅｆ（２）は次式で表わされる：
Ｖｒｅｆ（２）＝２＾（Ｎ−１）−２＾（Ｎ−２）
すなわち、２進探索アルゴリズムにおいては、次の比較基準電圧は、比較結果に応じて前のサイクルの比較基準電圧の１／２倍が加減算されたものとなる。

逐次比較型Ａ／Ｄ変換回路の動作シーケンスは、下記の特開２０１０−１２４４０５号公報（特許文献１）にも示されるように、（１）サンプルホールド回路により入力アナログ信号のサンプリングを行うサンプリング期間と、（２）比較器等によりＮビットのデジタル信号を得る比較期間とに分けられる。例えば、サンプリング期間に１１ステート、比較期間に１０ステートを割り当てて１０ビットのＡ／Ｄ変換が行われる。

特開２０１０−１２４４０５号公報 特開２００９−２９０５４０号公報 特開２００６−８０６４６号公報

近年では、さらなる回路の小型化等の要請に応えるため、複数の回路について、電源を共通にしていることがある。しかし、電源を共通にしているために、ある回路の動作に応じて動作電流が発生し、電源ラインを介して他の回路に干渉等の悪影響を及ぼすことがある。

このような悪影響への対処方法は様々なものが考案されている。例えば、回路ごとに電源を別にする、電源ラインのインピーダンスを下げる等の物理的な対策もある。しかし、このような物理的な対策は、別ピンを用意したり、配線を太くしたり、電源とグランド間に容量を挿入したりなど、ピン数の増加やチップ面積の増加につながる。その結果、コスト増につながる。

特開２００９−２９０５４０号公報（特許文献２）は、アナログ回路内のサンプルアンドホールド回路と比較器とが同時に動作しないようにすることで、サンプルアンドホールド回路の動作による電源ノイズの悪影響を低減する。しかし、サンプルアンドホールド回路と比較器との間の干渉のみを対象としており、他のアナログ回路（Ｄ／Ａコンバータ等）との干渉は解決されていない。

この他に、ある回路が動作している間は、もう一方の動作を制限することで干渉を避ける技術も開示されている。例えば、特開２００６−８０６４６号公報（特許文献３）では、デジタル回路とアナログ回路とが同時に動作しないようにすることで、デジタル回路の動作に基づく干渉等の影響を低減する。しかし、Ａ／Ｄ変換を途中で中断しているため、動作を中断した分、変換結果の出力が遅延する。例えば、比較が完了していないため、比較結果を放棄するか、次の比較期間まで比較結果の出力がなされない。

このように、上記特許文献等に記載の技術では、電源を介した干渉の影響の低減になお課題があり、また、Ａ／Ｄ変換の結果の出力が遅延しうる。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、Ｎビットの出力を得る逐次比較型Ａ／Ｄ変換器は、集積回路の各回路の動作タイミングに基づき、逐次比較型Ａ／Ｄ変換器の動作に影響を及ぼすタイミングで動作を中断する。逐次比較型Ａ／Ｄ変換器は、サンプリング信号と比較基準電圧との比較を、アナログ信号をサンプリングするサンプリング期間と、サンプリングされた信号を比較電圧と１ビットごとに逐次比較するＮステートの比較期間と、比較期間に続くＭステートの予備期間とにより実行する。逐次比較型Ａ／Ｄ変換器は、動作の中断があると、比較期間において比較されなかったビットの比較動作を予備期間において実行する。

前記一実施の形態によれば、逐次比較型Ａ／Ｄ変換器を含む集積回路において、電源を介した干渉の影響を低減し、Ａ／Ｄ変換の出力の遅延を防ぐことができる。

逐次比較型Ａ／Ｄ変換器１００の構成を示す図である。 遷移コードＳｔを示す図である。 逐次比較型Ａ／Ｄ変換器１００の動作期間を示す図である。 逐次比較型Ａ／Ｄ変換器の動作の詳細を示す図である。 逐次比較型Ａ／Ｄ変換器を搭載した集積回路の一例を示す図である。 実施例１における集積回路１の構成を示す図である。 逐次比較型Ａ／Ｄ変換器２００の構成を示す図である。 関連技術における比較動作の各期間を示す図である。 実施例１における比較動作の各期間を示す図である。 実施例２における集積回路の構成を示す図である。 実施例２における動作例を示す図である。 実施例３における集積回路の構成を示す図である。 信号ＡＤ＿ｓｔａｔｅを示す図である。 各逐次比較型Ａ／Ｄ変換器の動作状態に応じた動作中断信号の出力を示す図である。 各逐次比較型Ａ／Ｄ変換器の動作状態に応じて、比較動作の中断を制御する処理を示すフローチャートである。 逐次比較型Ａ／Ｄ変換器の動作状態において、動作電流による影響が大きいステートおよび干渉の影響を受けやすいステートを示す図である。 実施例４における集積回路の構成を示す図である。 ＤＡＣ８の動作状態に応じて動作中断信号を生成する処理を示すフローチャートである。 実施例５における集積回路の構成を示す図である。 冗長２進数逐次比較型Ａ／Ｄ変換器を用いる場合の、干渉により影響を受けやすいステートを示す図である。 各ＩＰコアが同期していない場合のタイミングチャートである。

以下、図面を用いて各実施の形態について説明する。
＜関連技術との対比＞
まず、各実施の形態の逐次比較型Ａ／Ｄ（アナログ／デジタル）変換器（ＳＡＲ ＡＤＣ：）の説明と対比するため、関連する逐次比較型Ａ／Ｄ変換器の技術について説明する。

＜関連技術の構成＞
図１は、逐次比較型Ａ／Ｄ変換器１００の構成を示す図である。

逐次比較型Ａ／Ｄ変換器１００は、入力されるアナログ入力電圧を、二分探索アルゴリズムによりデジタル値として出力する。逐次比較型Ａ／Ｄ変換器１００は、サンプル／ホールド回路１１と、コンパレータ１２と、ＬｏｃａｌＤＡＣ１３と、制御部５０とを含む。

サンプル／ホールド回路１１は、逐次比較型Ａ／Ｄ変換器１００に入力されるアナログ電圧をサンプリングし、逐次比較型Ａ／Ｄ変換器１００のＡ／Ｄ変換動作の間、保持する。

コンパレータ１２は、サンプル／ホールド回路１１の出力と、後述するＬｏｃａｌＤＡＣ１３の出力を受け付けて大小を比較し、比較結果を出力する。比較結果の出力を逐次行うことにより、ＮビットのＡ／Ｄ変換が行われる。

ＬｏｃａｌＤＡＣ１３は、逐次比較型Ａ／Ｄ変換器１００に内蔵されるＤ／Ａ（デジタル／アナログ）変換器であり、比較コードに従ってアナログ電圧を出力する。比較コードは、コンパレータ１２においてサンプル／ホールド回路１１の出力と比較するためのアナログ電圧の大きさを示すものであり、制御部５０により出力される。

制御部５０は、ＬｏｃａｌＤＡＣ１３により出力されるアナログ電圧の大きさを制御するため、比較コードを決定してＬｏｃａｌＤＡＣ１３に出力する。具体的には、制御部５０は、カウンタ１６と、遷移コード生成部１７と、加算器１８と、減算器１９と、セレクタ１５と、ＦＦ（フリップフロップ）１４とを含み、コンパレータ１２の出力結果に応じて比較コードを決定する。

カウンタ１６は、カウント値を遷移コード生成部１７に出力する。カウンタ１６は、逐次比較型Ａ／Ｄ変換器１００においてサンプル／ホールド回路１１の出力とＬｏｃａｌＤＡＣ１３の出力とを逐次比較する比較期間において、１ステートごとにカウントダウンする。比較期間については後述する。

遷移コード生成部１７は、カウンタ１６の出力結果に応じて、遷移コードＳｔを加算器１８および減算器１９に出力する。遷移コードＳｔは、ＬｏｃａｌＤＡＣ１３の出力電圧を遷移させる量を示す。

図２は、遷移コードＳｔを示す図である。図２に示すように、カウンタ１６のカウント値に応じて遷移コードＳｔが対応付けられている。図２に示す例では、カウンタ１６はカウント値「８」からカウントダウンし、遷移コードＳｔは、カウンタ１６のカウント値に応じて遷移コードＳｔを出力する。

加算器１８と減算器１９は、ＬｏｃａｌＤＡＣ１３が出力中の比較コードに基づいて、次に出力する比較コードの候補を予め算出する。

加算器１８は、後述するＦＦ１４により保持されている比較コードと遷移コードＳｔとを加算してセレクタ１５に出力する。

減算器１９は、ＦＦ１４により保持されている比較コードから遷移コードＳｔを減算してセレクタ１５に出力する。

セレクタ１５は、逐次比較型Ａ／Ｄ変換器１００により次に比較するビット位置に用いる比較コードを、コンパレータ１２の比較結果に応じて選択する。セレクタ１５は、加算器１８および減算器１９の出力と、コンパレータ１２の比較結果を受け付けて、加算器１８と減算器１９との出力のいずれかをＦＦ１４へ出力する。

例えば、コンパレータ１２において、サンプル／ホールド回路１１により保持されているアナログ電圧がＬｏｃａｌＤＡＣ１３の出力より大きいという比較結果（同図ではコンパレータ１２が「１」を出力する場合）を出力したとする。この場合、セレクタ１５は、比較コードに遷移コードＳｔを加えた値（加算器１８の出力）を選択してＦＦ１４に出力する。

またコンパレータ１２において、アナログ電圧の入力がＬｏｃａｌＤＡＣ１３の方が大きいという比較結果（同図ではコンパレータ１２が「０」を出力する場合）を出力したとする。この場合、セレクタ１５は、比較コードに遷移コードＳｔを減算した値（減算器１９の出力）を選択してＦＦ１４に出力する。

ＦＦ１４は、セレクタ１５の出力結果である比較コードを保持してＬｏｃａｌＤＡＣ１３に出力する。

＜関連技術の動作＞
上記の構成を備える逐次比較型Ａ／Ｄ変換器１００の動作について説明する。

逐次比較型Ａ／Ｄ変換器１００の動作は、主に、サンプリング期間と比較期間とによりなされる。

図３は、逐次比較型Ａ／Ｄ変換器１００の動作期間を示す図である。
サンプリング期間とは、Ａ／Ｄ変換の対象となるアナログ入力電圧を受け付けてサンプル／ホールド回路１１によりアナログ信号をサンプリングする期間である。

比較期間とは、コンパレータ１２、ＬｏｃａｌＤＡＣ１３、制御部５０等の動作によって、ＬｏｃａｌＤＡＣ１３の出力を逐次切り替えてコンパレータ１２において比較を行ってＡ／Ｄ変換を行う期間である。

コンパレータ１２においてＮ回の比較が行われることにより、Ｎビットの比較結果（Ａ／Ｄ変換結果）が得られる。

例えば、図３に示すように、サンプリング期間として１１ステート、比較期間として１０ステートを用意しており、この逐次比較型Ａ／Ｄ変換器では１０ビットのＡ／Ｄ変換結果が得られる。

具体的に逐次比較型Ａ／Ｄ変換器の動作を説明する。
図４は、逐次比較型Ａ／Ｄ変換器の動作の詳細を示す図である。

図４では、４ビットのＡ／Ｄ変換を行う逐次比較型Ａ／Ｄ変換器について示している。
図４に示すように、この４ビットの出力を得る逐次比較型Ａ／Ｄ変換器は、サンプリング期間において、クロックＭＣＬＫに同期して動作し、サンプル／ホールド回路１１にアナログ入力電圧がサンプリングされる。サンプル／ホールド回路１１は、サンプリングが終了した時の電圧を、比較期間において保持する。図示する例のように、所定数のクロックＭＣＬＫを１ステートとして比較動作がなされる。

このサンプル／ホールド回路１１において保持された電圧を、ＬｏｃａｌＤＡＣ１３が生成する電圧と比較していく。ＬｏｃａｌＤＡＣ１３が比較期間において初めに出力する電圧を（1/2 Vref）とする。サンプル／ホールド回路１１において保持された電圧がＬｏｃａｌＤＡＣ１３よりも大きい場合は、比較結果を「１」とする。またサンプル／ホールド回路１１において保持された電圧がＬｏｃａｌＤＡＣ１３よりも小さい場合は、比較結果を「０」とする。二分探索アルゴリズムにより、１回目の比較後は、ＬｏｃａｌＤＡＣ１３により出力する電圧を（1/4 Vref）変化させる。２回目の比較後は、同様に（1/8 Vref）変化させる。以下同様に比較をしていく。

電圧をこのように変化させると、比較期間において、上位ビットより順に比較結果が出力される。図４の例では、１回目の比較ではサンプル／ホールド回路１１の電圧の方が大きいためコンパレータ１２の出力は「１」となる。

２回目の比較では、（1/2 Vref）に（1/4 Vref）を加算した（3/4 Vref）をＬｏｃａｌＤＡＣ１３の出力とする。

２回目の比較においては、ＬｏｃａｌＤＡＣ１３の出力のほうが大きいためコンパレータ１２は「０」を出力する。そのため、制御部５０は、３回目の比較では、（3/4 Vref）から（1/8 Vref）を減算した電圧により比較が行われるよう比較コードを決定する。

３回目の比較においては、（3/4 Vref）から（1/8 Vref）を減算した（5/8 Vref）をＬｏｃａｌＤＡＣ１３の出力とする。３回目の比較においても、ＬｏｃａｌＤＡＣ１３の出力の方が大きいためコンパレータ１２は「０」を出力する。そのため、制御部５０では、４回目の比較では、(5/8 Vref)から（1/16 Vref）を減算した（9/16 Vref）をＬｏｃａｌＤＡＣ１３の出力とする。

４回目の比較においては、ＬｏｃａｌＤＡＣ１３の出力を（9/16 Vref）としてサンプル／ホールド回路１１の出力との比較がコンパレータ１２においてなされる。４回目の比較では、サンプル／ホールド回路１１の出力の方が大きいためコンパレータ１２は「１」を出力する。

このようにして逐次比較型Ａ／Ｄ変換器１００は比較期間において１ビットごとに逐次ＬｏｃａｌＤＡＣ１３の出力を切り替えてサンプル／ホールド回路１１の出力と比較している。これにより逐次比較型Ａ／Ｄ変換器１００は４ビットの比較結果「１００１」を得る。

＜関連技術を搭載した集積回路＞
上記のように関連技術として説明した逐次比較型Ａ／Ｄ変換器は、集積回路等に搭載されてその機能を発揮する。

集積回路に対して小型化等の機能向上が求められるにつれて、複数の回路が共通の電源を用いるようになってきている。

図５は、逐次比較型Ａ／Ｄ変換器を搭載した集積回路の一例を示す図である。
同図に示すように、集積回路１は、複数のＩＰコア（intellectual property core）（ＩＰコア３、４、５、６、７）と、ＭＣＵ（Micro Control Unit）２とを含む。ＭＣＵ２は、各ＩＰコアの動作を制御するための動作制御信号を各ＩＰコアに出力することにより、各ＩＰコアの動作を統括的に制御する。

同図では、逐次比較型Ａ／Ｄ変換器１００とＤＡＣ（digital to analog converter）８とが電源を共通にしている。ＤＡＣ８の動作電流により、電源線に基づいて逐次比較型Ａ／Ｄ変換器１００に干渉し、逐次比較型Ａ／Ｄ変換器１００の動作に影響を与える。

＜１ 実施例１＞
次に、関連技術における問題点（電源線を各ＩＰコアで共通にしていることによる干渉の問題）に対処する逐次比較型Ａ／Ｄ変換器および集積回路について、一実施形態を説明する。実施例１では、逐次比較型Ａ／Ｄ変換器２００の動作に干渉する他の回路として、ＤＡＣ８を例にして説明する。

図６は、実施例１における集積回路１の構成を示す図である。
同図の例においても、逐次比較型Ａ／Ｄ変換器２００とＤＡＣ８とが電源を共通にしているものとする。そのためＤＡＣ８の動作電流により、逐次比較型Ａ／Ｄ変換器１００の動作に影響を与えるとする。

上記関連技術と比較すると、相違点は、集積回路１が変換動作制御部（コントローラ）６１と、逐次比較型Ａ／Ｄ変換器２００を含んでいる点である。以下、この相違点を具体的に説明する。

＜１．１ 実施例１の構成＞
実施例１では、ＤＡＣ８の動作タイミングにおいて逐次比較型Ａ／Ｄ変換器２００の動作を中断することにより、上記問題に対処する。

図６に示すように、変換動作制御部６１は、逐次比較型Ａ／Ｄ変換器２００の動作に干渉する回路の動作タイミングに基づいて、逐次比較型Ａ／Ｄ変換器２００における各ビットの比較動作の中断タイミングを決定する。

具体的には、ＭＣＵ２は、逐次比較型Ａ／Ｄ変換器２００へ動作制御信号（Ｓａｄ）を出力し、ＤＡＣ８へ動作制御信号（Ｓｄａ）を出力する。変換動作制御部６１は、ＭＣＵ２によりＤＡＣ８へ出力される動作制御信号（Ｓｄａ）を取得する。変換動作制御部６１には、ＤＡＣ８の動作電流により逐次比較型Ａ／Ｄ変換器２００の動作に干渉を及ぼすタイミングが予め記憶されている。変換動作制御部６１は、動作制御信号（Ｓｄａ）を取得したタイミングから、ＤＡＣ８が逐次比較型Ａ／Ｄ変換器２００の動作に干渉を及ぼすタイミングを決定し、決定したタイミングにおいて動作中断信号（ＡＤＣ＿ｆｒｚ）をオンにして逐次比較型Ａ／Ｄ変換器２００へ出力する。

例えば、変換動作制御部６１は、ＭＣＵ２からＤＡＣ８への動作制御信号の出力（活性化）から特定周期の間を、逐次比較型Ａ／Ｄ変換器２００における比較動作の中断タイミングと決定し、この特定周期の間、活性化される動作中断信号を生成することとしてもよい。なお、中断する特定周期は、レジスタ等により保持して可変とすることとしてもよい。

図７は、逐次比較型Ａ／Ｄ変換器２００の構成を示す図である。
逐次比較型Ａ／Ｄ変換器２００は、動作制御信号（Ｓｄａ）に基づいて動作する。関連技術と比較すると、制御部５１の構成においてセレクタ２２を含んでいる。またカウンタ１６に代えてカウンタ２１を含んでいる。図７において、動作中断信号（ＡＤＣ＿ｆｒｚ）は、変換動作制御部６１により出力される。逐次比較型Ａ／Ｄ変換器２００は、この動作中断信号（ＡＤＣ＿ｆｒｚ）に従って、コンパレータ１２における各ビットの比較動作を中断する（中断時は、次のビットの比較に進まない）。同図の例では、逐次比較型Ａ／Ｄ変換器２００は、動作中断信号（ＡＤＣ＿ｆｒｚ）が「１（オン）」のとき、コンパレータ１２における比較動作を中断し、「０（オフ）」のとき、比較動作を行う。

逐次比較型Ａ／Ｄ変換器２００では、遷移コード生成部１７と加算器１８と減算器１９とセレクタ１５とを含むことにより、デジタル値生成部９１を構成する。デジタル値生成部９１は、カウンタ２１のカウント値、すなわちコンパレータ１２において比較しているビット位置に応じて、次のビット位置の比較動作におけるＬｏｃａｌＤＡＣ１３の出力電圧の大きさを示すデジタル値を生成する。

デジタル値保持部９２は、セレクタ２２を含むことにより、コンパレータ１２において比較しているビット位置に応じてＬｏｃａｌＤＡＣ１３より出力されているアナログ電圧の大きさを示すデジタル値、および、デジタル値生成部９１により生成されたデジタル値の入力を受け付けて、いずれか一方をＦＦ１４へ出力する。

セレクタ２２は、逐次比較型Ａ／Ｄ変換器２００による比較動作を中断するか否かに応じてＬｏｃａｌＤＡＣ１３へ出力する比較コードを切り替える。図示するように、セレクタ２２は、ＦＦ１４により保持されているＬｏｃａｌＤＡＣ１３の比較コードと、セレクタ１５により出力されている、次のステートにおける比較コードと、動作中断信号（ＡＤＣ＿ｆｒｚ）の入力を受け付ける。動作中断信号（ＡＤＣ＿ｆｒｚ）がオンのとき（図示する例では「１」のとき）、セレクタ２２は、ＦＦ１４により保持されている比較コードを出力し続けて、ＬｏｃａｌＤＡＣ１３の比較コードの更新を中断する。

カウンタ２１は、動作中断信号に応じてカウンタ値のカウントダウンを制御する。同図に示すように、逐次比較型Ａ／Ｄ変換器２００の比較動作を中断する場合、カウンタ２１は、カウントダウンを停止する。カウンタ２１は、逐次比較型Ａ／Ｄ変換器２００の比較動作を行う場合はカウントダウンする。

このようにして、逐次比較型Ａ／Ｄ変換器２００は動作中断信号（ＡＤＣ＿ｆｒｚ）により比較動作を中断する。

＜１．２ 実施例１の動作＞
逐次比較型Ａ／Ｄ変換器２００は、Ａ／Ｄ変換を行うために、サンプリング期間、比較期間に加え、Ｍ（Ｍは１以上の自然数）ステートの予備期間を設けている。比較期間において比較がなされなかったビットについては、予備期間において比較動作がなされる。この実施形態の説明では、逐次比較型Ａ／Ｄ変換器２００は、予備期間に３ステートを設けている。

関連技術における比較動作と、実施形態における比較動作について中断があった場合を対比する。

図８は、関連技術における比較動作の各期間を示す図である。
図８（ａ）に示すように、中断がない場合は、図示する例では１１ステートあるサンプリング期間においてサンプル／ホールド回路１１にアナログ信号がサンプリングされ、１０ステートある比較期間において１０ビットのＡ／Ｄ変換が行われる（ステート１２〜２１）。

しかし、図８（ｂ）に示すように、比較動作において中断があった場合（例えばステート１８において中断あり）は、その中断のあったステートの比較が次のステートにおいてなされる。そのため比較期間において９ステートの比較動作が行われる。１０ビット目の比較動作は完了していない。そのためこの比較結果が破棄されるか、１０ビット目の比較が次の逐次比較型Ａ／Ｄ変換器の動作時になされる。

図９は、実施例１における比較動作の各期間を示す図である。
図９（ａ）に示すように、比較動作において中断があった場合（例えばステート１８において中断あり）は、比較期間において９ステートの比較が行われる。中断があったため、１０ビット目の比較は、比較期間においてなされない。しかし、本実施形態では予備期間を設けているため、１０ビット目の比較が予備期間においてなされることとなる。

このように動作中断信号が逐次比較型Ａ／Ｄ変換器２００に入力されることにより、逐次比較型Ａ／Ｄ変換器２００は比較動作を中断する。比較動作では、予備期間を設けている。そのため、逐次比較型Ａ／Ｄ変換器２００は、中断があったとしても、逐次比較型Ａ／Ｄ変換器２００が出力するビット数分の比較を完了することができる。

上記実施例１の構成によれば、逐次比較型Ａ／Ｄ変換器２００の動作に干渉する他の回路（ＤＡＣ８）の動作タイミングに応じて逐次比較型Ａ／Ｄ変換器２００における比較動作を中断する。そのため干渉の影響を回避できる。

また、関連技術のような逐次比較型Ａ／Ｄ変換器の構成では、比較動作の中断があった場合に、アナログからデジタルへの変換が全てのビットについてなされず、比較結果が破棄される等、必ずしも変換が完了するとは限らない。これに対し逐次比較型Ａ／Ｄ変換器２００では、比較動作において予備期間を設けている。比較動作の中断があった場合も、予備期間において比較がなされるため、アナログ信号の入力に対してデジタルへの変換時間を安定させることができる。

ＤＡＣが動作する際に発生する電源電圧変動は、一定時間の経過により減衰し定常状態に至る。そのため上記実施例１の構成により、電源電圧が変動している間に逐次比較型Ａ／Ｄ変換器２００の動作を中断し、ある程度、ＤＡＣによる電源電圧変動が減衰してから動作を再開することができる。これにより、干渉による影響を低減できる。

＜２ 実施例２＞
次に、別の実施の形態にかかる逐次比較型Ａ／Ｄ変換器および集積回路について説明する。

＜２．１ 実施例２の構成＞
図１０は、実施例２における集積回路の構成を示す図である。

図１０では、集積回路の一部の構成を示しており、実施例１の構成と比較すると、変換動作制御部６２を含んでいる。

実施例２では、実施例１のようにＤＡＣ８が逐次比較型Ａ／Ｄ変換器２００の動作に干渉するタイミングに加えて、逐次比較型Ａ／Ｄ変換器２００による比較動作において、干渉を受けにくいステートであるか否かに応じて変換動作制御部６２が動作中断信号を出力する。

同図（Ａ）に示すように、変換動作制御部６２は、論理回路Ａ７１と、論理回路Ｂ７２と、ＡＮＤ回路７３とを含む。また同図（Ｂ）には論理回路Ａ７１の構成をより具体的に示しており、論理回路Ａ７１は、論理回路Ｃ７５とレジスタ７６を含む。

変換動作制御部６２は、ＭＣＵ２から逐次比較型Ａ／Ｄ変換器２００へ出力される動作制御信号（Ｓａｄ）と、ＤＡＣ８へ出力される動作制御信号（Ｓｄａ）を取得する。

論理回路Ａ７１は、取得された動作制御信号（Ｓａｄ）に基づいて、逐次比較型Ａ／Ｄ変換器２００が干渉の影響を受けやすいステートか否かを示す信号（ＡＤ＿ａｃｔｉｖｅ）をＡＮＤ回路７３へ出力する。逐次比較型Ａ／Ｄ変換器２００が干渉の影響を受けやすいタイミングにおいて信号ＡＤ＿ａｃｔｉｖｅをオンにする。例えば、Ｓａｄに逐次比較型Ａ／Ｄ変換器２００の動作開始信号と、サンプリングに用いるステート数と、変換動作時の遷移コードＳｔとが含まれていれば、これらにより信号ＡＤ＿ａｃｔｉｖｅを生成する。または、逐次比較型Ａ／Ｄ変換器２００のサンプリングに用いるステート数等が固定されており、論理回路Ａ７１のレジスタ７６に書き込まれている場合もある。

具体的には、同図に示すように、論理回路Ａ７１は、論理回路Ｃ７５とレジスタ７６を含む。論理回路Ｃ７５では、動作制御信号（Ｓａｄ）の入力を受け付けて、逐次比較型Ａ／Ｄ変換器２００が干渉の影響を受けやすいタイミング（例えば、サンプリング期間の後半と比較期間）において信号ＡＤ＿ａｃｔｉｖｅをオンにする。なお、干渉の影響を受けやすいタイミングについては、レジスタ７６に記憶させ、可変としてもよい。また、論理回路Ｃ７５は、動作中断信号（ＡＤＣ＿ｆｒｚ）を受け付けて、信号ＡＤ＿ａｃｔｉｖｅの出力を制御する。動作中断信号（ＡＤＣ＿ｆｒｚ）により逐次比較型Ａ／Ｄ変換器２００の比較動作が中断するため、中断後の逐次比較型Ａ／Ｄ変換器２００の比較動作は中断したステート数だけずれたステートに行われる。したがって、論理回路Ｃ７５は、動作中断信号（ＡＤＣ＿ｆｒｚ）を受け付けて、中断後の逐次比較型Ａ／Ｄ変換器２００の比較動作と信号ＡＤ＿ａｃｔｉｖｅが対応するように、中断後の信号ＡＤ＿ａｃｔｉｖｅは中断したステート数だけずれるように制御して出力する。

論理回路Ｂ７２は、取得された動作制御信号（Ｓｄａ）に基づいて、実施例１の変換動作制御部６１と同様に、ＤＡＣ８が逐次比較型Ａ／Ｄ変換器２００の動作に干渉を及ぼすタイミングにおいて信号（ＤＡ＿ａｃｔｉｖｅ）をオンにしてＡＮＤ回路７３へ出力する。例えば、ＳｄａにはＤＡＣ８の起動信号やＤＡＣ８にアナログ信号を出力させるための入力コード等が含まれている。ＤＡＣ８が大きな動作電流を発生させる入力コードの変化があった場合に、論理回路Ｂ７２は、信号ＤＡ＿ａｃｔｉｖｅをオンにする。

なお、”大きな動作電流を発生させる入力コードの変化”は、予めシミュレーション等により判明しており、このような変化があった場合にのみ信号ＤＡ＿ａｃｔｉｖｅをオンにすることとしてもよい。またレジスタ等により、信号ＤＡ＿ａｃｔｉｖｅをオンとするだけの”大きな動作電流を発生させる入力コードの変化”がどの程度か設定できることとしてもよい。

ＡＮＤ回路７３は、逐次比較型Ａ／Ｄ変換器２００が干渉の影響を受けやすいタイミングで、かつ、ＤＡＣ８が逐次比較型Ａ／Ｄ変換器２００の動作に干渉を及ぼすタイミングにおいて動作中断信号（ＡＤＣ＿ｆｒｚ）を逐次比較型Ａ／Ｄ変換器２００へ出力する。図示するように、信号ＡＤ＿ａｃｔｉｖｅと信号ＤＡ＿ａｃｔｉｖｅを受け付けてＡＮＤ回路により動作中断信号（ＡＤＣ＿ｆｒｚ）を出力する。

＜２．２ 実施例２の動作＞
このように構成された実施例２におけるＡＮＤ回路７３の動作、および逐次比較型Ａ／Ｄ変換器２００の比較動作について説明する。

図１１は、実施例２における動作例を示す図である。
図１１（ａ）は、逐次比較型Ａ／Ｄ変換器２００が干渉の影響を受けやすいステートを示している。干渉の影響を受けやすいステートであるか否かは、設計時に予め確認しておき、その情報を組み込んでおくか、設計後に確認してレジスタ７６に設定できるようにしておく。

干渉の影響を受けやすいステートとは、例えばサンプリング期間の後半や比較期間としている。同図においては、ステート１１からステート２０を、干渉の影響を受けやすいステートとしている。例えばステート１１は、サンプリング期間の終端である。このステートにおいて干渉を受けると、サンプリングの結果への影響が大きくなる。また比較期間において逐次比較型Ａ／Ｄ変換器２００が干渉の影響を受けると、比較結果であるデジタル値の出力にも影響しうる。

図１１（ａ）に示すように、信号ＡＤ＿ａｃｔｉｖｅと信号ＤＡ＿ａｃｔｉｖｅがともにオンの場合に、動作中断信号（ＡＤＣ＿ｆｒｚ）が変換動作制御部６２から出力される。

図１１（ｂ）では、ステート７、１８においてＤＡＣ８が干渉を及ぼす動作をし、逐次比較型Ａ／Ｄ変換器２００の動作がステート１１から２０において干渉の影響を受けやすい場合の動作例を示している。

ステート１８において動作中断信号（ＡＤＣ＿ｆｒｚ）がオンとなっている。そのため、逐次比較型Ａ／Ｄ変換器２００は、動作を停止し、１ステート後にステート１８の比較動作を再開する。なお、信号ＡＤ＿ａｃｔｉｖｅは、比較動作の中断がなければ、同図中の点線のようになるが、中断動作が１ステート発生したために実線のように出力される。

上記の実施例２によれば、逐次比較型Ａ／Ｄ変換器が影響を受けやすい動作タイミングであるか否かに応じて、逐次比較型Ａ／Ｄ変換器における比較動作の中断を制御することができる。

＜３ 実施例３＞
次に、別の実施の形態にかかる逐次比較型Ａ／Ｄ変換器および集積回路について説明する。

＜３．１ 実施例３の構成＞
図１２は、実施例３における集積回路の構成を示す図である。

実施例１、２の構成と比較すると、変換動作制御部６３を含んでおり、２つの逐次比較型Ａ／Ｄ変換器（逐次比較型Ａ／Ｄ変換器３０１、逐次比較型Ａ／Ｄ変換器３０２）を含んでいる。

逐次比較型Ａ／Ｄ変換器も動作時に動作電流が発生するため、他のＩＰコアに影響を及ぼしうる。そのため実施例３では、逐次比較型Ａ／Ｄ変換器が他のＩＰコアに影響を及ぼす場合の構成を示している。例えば２つの逐次比較型Ａ／Ｄ変換器（逐次比較型Ａ／Ｄ変換器３０１、逐次比較型Ａ／Ｄ変換器３０２）が電源を共通にしている場合である。

変換動作制御部６３は、各逐次比較型Ａ／Ｄ変換器への動作制御信号を取得する。取得した動作制御信号に基づいて、上記実施例のように各逐次比較型Ａ／Ｄ変換器が影響を受けるタイミングに加え、各逐次比較型Ａ／Ｄ変換器が他のＩＰコアに影響を及ぼす動作タイミングに応じて動作中断信号を各逐次比較型Ａ／Ｄ変換器へ出力する。

逐次比較型Ａ／Ｄ変換器が２つ（逐次比較型Ａ／Ｄ変換器３０１、逐次比較型Ａ／Ｄ変換器３０２）あるため、双方が動作電流を発生させ、双方がいずれかもう一方の動作電流に影響される。そこで、変換動作制御部６３は、各逐次比較型Ａ／Ｄ変換器の状態を示すための信号ＡＤ＿ｓｔａｔｅをそれぞれの逐次比較型Ａ／Ｄ変換器について生成する。信号ＡＤ＿ｓｔａｔｅは、各逐次比較型Ａ／Ｄ変換器の動作状態が、他のＩＰコアへ与える影響が大きいか（大きな動作電流を発生させるか）、および、干渉の影響を受けやすいかを示している。

また、変換動作制御部６３は、各逐次比較型Ａ／Ｄ変換器において、予備期間による比較動作が可能なステートがどれだけ残存しているかを記憶し（残存回数記憶部９７）、残存回数を示す信号ＡＤ＿ｗａｉｔを生成する。予備期間のステート数は予め判明しているものとし、変換動作制御部６３より各逐次比較型Ａ／Ｄ変換器へ出力した動作中断信号の回数により信号ＡＤ＿ｗａｉｔを減算する。これにより、変換動作制御部６３が各逐次比較型Ａ／Ｄ変換器のいずれか一方の比較動作を中断させる場合に、各逐次比較型Ａ／Ｄ変換器における予備期間の残存期間に応じていずれを中断させるかを決定することができる。

図１３は、信号ＡＤ＿ｓｔａｔｅを示す図である。
図示するように、逐次比較型Ａ／Ｄ変換器の状態を４つに分類している。

図１４は、各逐次比較型Ａ／Ｄ変換器の動作状態に応じた動作中断信号の出力を示す図である。

図１４では、２つの逐次比較型Ａ／Ｄ変換器の動作状態について、第１の逐次比較型Ａ／Ｄ変換器（ＳＡＲ ＡＤＣ１）の動作状態を信号ＡＤ０＿ｓｔａｔｅ、第２の逐次比較型Ａ／Ｄ変換器（ＳＡＲ ＡＤＣ２）の動作状態を信号ＡＤ１＿ｓｔａｔｅとしている。

図１４に示すように、いずれか一方の逐次比較型Ａ／Ｄ変換器の動作状態が干渉の影響を受けるタイミングで、もう一方の逐次比較型Ａ／Ｄ変換器の動作状態が他のＩＰコアへ与える影響が大きい場合に、動作中断信号をオンにする。

変換動作制御部６３は、取得した各逐次比較型Ａ／Ｄ変換器の動作制御信号により、それぞれの逐次比較型Ａ／Ｄ変換器について信号ＡＤ＿ｓｔａｔｅを生成する。

図１５は、各逐次比較型Ａ／Ｄ変換器の動作状態に応じて、比較動作の中断を制御する処理を示すフローチャートである。

同図では、変換動作制御部６３より第１の逐次比較型Ａ／Ｄ変換器へ出力する動作中断信号を信号ＡＤ０＿ｆｒｚとし、第２の逐次比較型Ａ／Ｄ変換器へ出力する動作中断信号を信号ＡＤ１＿ｆｒｚとしている。

図１５に示すように、変換動作制御部６３は、各逐次比較型Ａ／Ｄ変換器についての信号ＡＤ＿ｓｔａｔｅを取り込む（Ｓ１１、Ｓ１２）。

変換動作制御部６３は、各逐次比較型Ａ／Ｄ変換器についての信号ＡＤ＿ｗａｉｔを取り込む（Ｓ１３、Ｓ１４）。

なお、図１５に示すフローチャートは逐次比較型Ａ／Ｄ変換器の比較期間における１ステート分(１比較分)のフローチャートであり、ＡＤ＿ｗａｉｔはＡ／Ｄ変換開始時に初期値が与えられるものとする。初期値は予備期間に割り当てられたステート数である。

変換動作制御部６３は、図１４において信号ＡＤＣ＿ｆｒｚが０、すなわち各逐次比較型Ａ／Ｄ変換器が干渉により比較動作を中断する必要がない場合は、各逐次比較型Ａ／Ｄ変換器を中断させないよう動作中断信号をオフにする（信号ＡＤ０＿ｆｒｚおよび信号ＡＤ１＿ｆｒｚをともにオフにする）（Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１９）。

変換動作制御部６３は、図１４において信号ＡＤＣ＿ｆｒｚが１、すなわち逐次比較型Ａ／Ｄ変換器のいずれかが干渉により影響を受ける場合は、各逐次比較型Ａ／Ｄ変換器の予備期間の残存回数を比較する（Ｓ１８）。

変換動作制御部６３は、ステップＳ１８において、残存回数の大きい方の逐次比較型Ａ／Ｄ変換器を優先して比較動作を中断するよう動作中断信号を生成する（Ｓ１８、Ｓ２０、Ｓ２２）。また変換動作制御部６３は、比較動作を中断させる逐次比較型Ａ／Ｄ変換器の残存回数を示す信号ＡＤ＿ｗａｉｔをデクリメントする（Ｓ２１、Ｓ２３）。

変換動作制御部６３は、生成した動作中断信号を各逐次比較型Ａ／Ｄ変換器へ出力する（Ｓ２４）。

ここで、逐次比較型Ａ／Ｄ変換器の動作状態において、どのステートを、”動作電流により他のＩＰコアへの影響が大きいか”、”干渉の影響を受けやすいか”とするかの具体例を説明する。

なお図１５において、ステップＳ１５、Ｓ１６、Ｓ１７、Ｓ１８、Ｓ１９、Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３の各処理を処理ｃｈａｒｔ＿１１とする。

図１６は、逐次比較型Ａ／Ｄ変換器の動作状態において、動作電流による影響が大きいステートおよび干渉の影響を受けやすいステートを示す図である。

図１６（ａ）に示すように、逐次比較型Ａ／Ｄ変換器の動作において、干渉の影響を受けやすいステートは、例えばサンプリング期間の終端と、比較期間である。

図１６（ｂ）に示すように、逐次比較型Ａ／Ｄ変換器の動作において、他のＩＰコアへの影響が大きいステートは、サンプリング期間の一部と、サンプリング期間から比較期間へと切り替わるステートであるとしてもよい。

図１６（ｃ）には、各ステートにおける信号ＡＤ＿ｓｔａｔｅを示している。
実施例３の構成によれば、逐次比較型Ａ／Ｄ変換器が他のＩＰコア（例えば、他の逐次比較型Ａ／Ｄ変換器）に影響を及ぼす場合にも干渉の影響を低減することができる。

また、複数の逐次比較型Ａ／Ｄ変換器が互いに干渉する場合において、各逐次比較型Ａ／Ｄ変換器における比較動作の中断回数に応じて、または予備期間の残存回数に応じて、いずれの逐次比較型Ａ／Ｄ変換器の比較動作を中断させるか制御することができる。

＜４ 実施例４＞
次に、別の実施の形態にかかる逐次比較型Ａ／Ｄ変換器および集積回路について説明する。

＜４．１ 実施例４の構成＞
図１７は、実施例４における集積回路の構成を示す図である。

実施例４では、実施例３のように逐次比較型Ａ／Ｄ変換器が複数ある構成と、実施例１，２のようにＤＡＣがある構成である。図示するように２つの逐次比較型Ａ／Ｄ変換器と１つのＤＡＣが電源を共通にしている場合である。

変換動作制御部６４は、各逐次比較型Ａ／Ｄ変換器（逐次比較型Ａ／Ｄ変換器３０１、逐次比較型Ａ／Ｄ変換器３０２）とＤＡＣ８への動作制御信号を取得する。変換動作制御部６４は、ＤＡＣ８が動作していない場合は上記実施例３の動作をする。変換動作制御部６４は、ＤＡＣ８が動作している場合は、各逐次比較型Ａ／Ｄ変換器が干渉されやすいステートであるか否かにより動作中断信号の出力を制御する。

変換動作制御部６４では、実施例２で説明したように、ＤＡＣ８が各逐次比較型Ａ／Ｄ変換器に影響を及ぼすタイミングを示す信号ＤＡ＿ａｃｔｉｖｅを生成する。

図１８は、ＤＡＣ８の動作状態に応じて動作中断信号を生成する処理を示すフローチャートである。

変換動作制御部６４は、実施例３において説明したように、各逐次比較型Ａ／Ｄ変換器の動作状態についての信号ＡＤ＿ｓｔａｔｅ（ＡＤ０＿ｓｔａｔｅ、ＡＤ１＿ｓｔａｔｅ）を取り込む（Ｓ１１、Ｓ１２）。

変換動作制御部６４は、各逐次比較型Ａ／Ｄ変換器についての信号ＡＤ＿ｗａｉｔ（ＡＤ０＿ｗａｉｔ、ＡＤ１＿ｗａｉｔ）を取り込む（Ｓ１３、Ｓ１４）。

変換動作制御部６４は、ＤＡＣ８が各逐次比較型Ａ／Ｄ変換器に影響を及ぼすタイミングであるか否かに応じて、影響を及ぼすタイミングでなければ（Ｓ３５：ＹＥＳ）、図１５に示す処理ｃｈａｒｔ＿１１の処理を実行して各逐次比較型Ａ／Ｄ変換器についての動作中断信号を生成する（Ｓ３６）。

変換動作制御部６４は、ＤＡＣ８が各逐次比較型Ａ／Ｄ変換器に影響を及ぼすタイミングであれば（Ｓ３５：ＮＯ）、第一の逐次比較型Ａ／Ｄ変換器が干渉の影響を受けない場合（ＡＤ０＿ｓｔａｔｅが図１３に示す「０」または「２」の場合）には（Ｓ３７：ＹＥＳ）、第一の逐次比較型Ａ／Ｄ変換器の比較動作を中断させないよう動作中断信号をオフにする（Ｓ３８）。

変換動作制御部６４は、ステップＳ３７において第一の逐次比較型Ａ／Ｄ変換器が干渉の影響を受ける動作状態であれば（Ｓ３７：ＮＯ）、第一の逐次比較型Ａ／Ｄ変換器の比較動作を中断し、予備期間の残存回数を示す信号ＡＤ０＿ｗａｉｔをデクリメントする（Ｓ３９）。
変換動作制御部６４は、ＤＡＣ８が各逐次比較型Ａ／Ｄ変換器に影響を及ぼすタイミングであれば（Ｓ３５：ＮＯ）、第二の逐次比較型Ａ／Ｄ変換器が干渉の影響を受けない場合（ＡＤ１＿ｓｔａｔｅが図１３に示す「０」または「２」の場合）には（Ｓ４０：ＹＥＳ）、第二の逐次比較型Ａ／Ｄ変換器の比較動作を中断させないよう動作中断信号をオフにする（Ｓ４１）。

変換動作制御部６４は、ステップＳ４０において第二の逐次比較型Ａ／Ｄ変換器が干渉の影響を受ける動作状態であれば（Ｓ４０：ＮＯ）、第二の逐次比較型Ａ／Ｄ変換器の比較動作を中断し、予備期間の残存回数を示す信号ＡＤ１＿ｗａｉｔをデクリメントする（Ｓ４２）。

変換動作制御部６４は、上記ステップＳ３６、３７、３８、３９、４０、４１、４２に従って各逐次比較型Ａ／Ｄ変換器の動作中断信号を出力する（Ｓ２４）。

上記の実施例の構成によれば、ＤＡＣ８が動作しているか否かに応じて、複数の逐次比較型Ａ／Ｄ変換器の比較動作を制御することができる。ＤＡＣ８が動作していない場合は実施例３と同様の効果を得られ、ＤＡＣ８が動作している場合は実施例２と同様の効果が得られる。

＜５ 実施例５＞
次に、別の実施の形態にかかる逐次比較型Ａ／Ｄ変換器および集積回路について説明する。

＜５．１ 実施例５の構成＞
図１９は、実施例５における集積回路の構成を示す図である。

実施例１〜４においては、逐次比較型Ａ／Ｄ変換器やＤＡＣ８へ動作制御信号を出力する制御回路（ＭＣＵ２）が集積回路１の内部にあるものとして説明してきた。

これに限らず、ＭＣＵ２を搭載せず、各ＩＰコアにより構成されており、逐次比較型Ａ／Ｄ変換器やＤＡＣ８の制御信号が外部から入力される場合も、変換動作制御部６５において動作制御信号を取り込むことにより、上記実施例１等と同等の効果を得ることができる。

＜６ 実施例６＞
次に、別の実施の形態にかかる逐次比較型Ａ／Ｄ変換器および集積回路について説明する。

実施例６では、上記の実施例１〜５で説明してきた逐次比較型Ａ／Ｄ変換器を、冗長２進数逐次比較型Ａ／Ｄ変換器としたものである。

冗長２進数逐次比較型Ａ／Ｄ変換器では、比較期間の後半において補正が行われる。そこで、比較期間の比較的前半のステートにおいては、干渉により影響を受けにくいものとしてもよい。

図２０は、冗長２進数逐次比較型Ａ／Ｄ変換器を用いる場合の、干渉により影響を受けやすいステートを示す図である。

Ｎビットの変換を行う冗長２進数逐次比較型Ａ／Ｄ変換器の場合、比較回数はＮ回を上回る。この図の例では、ＡＤＣの変換精度を１０ビットとし、比較を１４回行う構成としている。比較期間における前半の比較では（同図の例ではステート１２から１７）、ある程度の誤差が生じたとしても、後半の比較で補正される。そのためこれらのステートでは干渉の影響を受けないものとしている。

なお、実施例２と同様に、干渉の影響を受けない期間を、レジスタ等により記憶させ、可変としてもよい。

実施例６の構成によれば、干渉の影響を受けるステートを、より限定することができる。

＜７ 実施例７＞
次に、別の実施の形態にかかる逐次比較型Ａ／Ｄ変換器および集積回路について説明する。

上記実施例１〜６の構成において、各ＩＰコアが同期していない場合においても、干渉の影響を低減し、Ａ／Ｄ変換の出力の遅延を防ぐことができる。

図２１は、各ＩＰコアが同期していない場合のタイミングチャートである。
図２１では、実施例２と同じ構成としている。ＤＡＣ８はクロックＭＣＬＫ１に同期し、逐次比較型Ａ／Ｄ変換器２００はクロックＭＣＬＫ２に同期している。

この場合、信号ＤＡ＿ａｃｔｉｖｅと信号ＡＤ＿ａｃｔｉｖｅは、対応するＤＡＣ８と逐次比較型Ａ／Ｄ変換器２００の動作制御信号に基づき生成されるため、信号ＤＡ＿ａｃｔｉｖｅは、クロックＭＣＬＫ１に同期したものとなる。信号ＡＤ＿ａｃｔｉｖｅは、クロックＭＣＬＫ２に同期したものとなる。

同図では、ステート１８において、信号ＤＡ＿ａｃｔｉｖｅが遅れて立ち上がっている。この場合、実施例２の構成における変換動作制御部６２は、所定ステート先の（例えば２つ先のステート）信号ＤＡ＿ａｃｔｉｖｅと信号ＡＤ＿ａｃｔｉｖｅにより、生成すべき信号ＡＤ＿ｆｒｚを予測して生成することとしてもよい。例えばステート１８の期間において信号ＤＡ＿ａｃｔｉｖｅが立ち上がることを動作制御信号により予測する。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１１ サンプル／ホールド回路、１２ コンパレータ、１３ ＬｏｃａｌＤＡＣ、１４ ＦＦ、１５ セレクタ、１６ カウンタ、１７ 遷移コード生成部、１８ 加算器、１９ 減算器、２１ カウンタ、２２ セレクタ、５０ 制御部、５１ 制御部、６１ 変換動作制御部、６３ 変換動作制御部、６４ 変換動作制御部、６５ 変換動作制御部、７１ 論理回路Ａ、７２ 論理回路Ｂ、７３ ＡＮＤ回路、７５ 論理回路Ｃ、７６ レジスタ、９１ デジタル値生成部、９２ デジタル値保持部、９７ 残存回数記憶部、１００ 逐次比較型Ａ／Ｄ変換器、２００ 逐次比較型Ａ／Ｄ変換器、３０１ 逐次比較型Ａ／Ｄ変換器、３０２ 逐次比較型Ａ／Ｄ変換器、１ 集積回路１、２ ＭＣＵ、３ ＩＰコア、４ ＩＰコア、５ ＩＰコア、６ ＩＰコア、７ ＩＰコア、８ ＤＡＣ。

Claims (12)

1. Ｎ（Ｎは１以上の数）ビットの比較結果を得る逐次比較型Ａ／Ｄ（アナログ／デジタル）変換器を含む集積回路であって、
   前記逐次比較型Ａ／Ｄ変換器の動作に干渉する所定の回路の動作タイミングに基づいて、前記逐次比較型Ａ／Ｄ変換器における比較動作の中断タイミングを決定する変換動作制御部を含み、
   前記逐次比較型Ａ／Ｄ変換器は、アナログ信号をサンプリングするサンプリング期間と、前記サンプリングされた信号を比較電圧と１ビットごとに逐次比較するＮステートの比較期間と、Ｍ（Ｍは１以上の数）ビットの比較が可能な、前記比較期間に続くＭステートの予備期間とにより前記Ｎビットの比較結果を得るものであり、
   前記決定された中断タイミングに従って動作を中断し、前記中断により前記比較期間において比較不足となったビットの比較動作を前記予備期間において実行する、
   集積回路。
2. 前記変換動作制御部は、
   各回路の動作を制御する制御回路により出力される動作制御信号を取得する取得部と、
   前記取得された前記動作制御信号に基づいて前記中断タイミングを決定し、前記逐次比較型Ａ／Ｄ変換器の動作を中断させるタイミングを示す動作中断信号を生成する生成部と、
   生成された前記動作中断信号を前記逐次比較型Ａ／Ｄ変換器へ出力する出力部とを含み、
   前記逐次比較型Ａ／Ｄ変換器は、前記動作中断信号に従って前記比較動作を中断する、
   請求項１記載の集積回路。
3. 前記逐次比較型Ａ／Ｄ変換器は、
   アナログ信号をサンプリングするサンプル／ホールド回路と、
   入力されるデジタル値に応じた比較基準電圧のアナログ信号を出力する内蔵Ｄ／Ａ（デジタル／アナログ）変換器と、
   前記サンプリングされた信号を、前記比較基準電圧のアナログ信号と比較して比較結果を出力する比較器と、
   前記比較器の出力結果に応じて前記内蔵Ｄ／Ａ変換器に入力するデジタル値を制御する制御部とを含み、
   前記制御部は、
   比較中のビット位置を示すカウンタ値を保持する保持部と、
   比較中のビットの位置に応じて、次のビットの比較動作における比較基準電圧の大きさを示す次デジタル値を生成するデジタル値生成部と、
   前記内蔵Ｄ／Ａ変換器により出力されている、前記サンプリング信号と比較中のビットの位置にかかる比較基準電圧の大きさを示す現デジタル値、および、前記生成された次デジタル値を保持し、いずれか一方を前記内蔵Ｄ／Ａ変換器に出力するデジタル値保持部とを含み、
   前記比較動作の中断は、前記変換動作制御部により決定された中断タイミングで前記保持部における前記カウンタ値の更新を停止し、前記デジタル値保持部により現デジタル値を前記出力することによりなされる、
   請求項１記載の集積回路。
4. 前記変換動作制御部は、
   前記逐次比較型Ａ／Ｄ変換器の前記比較動作において、干渉の影響を受けやすいタイミングおよび干渉の影響を受けにくいタイミングを、前記比較動作における各ステートと対応付けて記憶しており、
   前記干渉の影響を受けにくいステートについては前記比較動作の中断タイミングとしないよう前記決定する、
   請求項１記載の集積回路。
5. 前記変換動作制御部は、
   各回路の動作を制御する制御回路により出力される動作制御信号を取得する取得部と、
   前記取得された前記動作制御信号に基づいて前記中断タイミングを決定し、前記逐次比較型Ａ／Ｄ変換器の動作を中断させるタイミングを示す動作中断信号を生成する生成部と、
   生成された前記動作中断信号を前記逐次比較型Ａ／Ｄ変換器へ出力する出力部とを含み、
   前記生成部は、前記記憶にかかる前記逐次比較型Ａ／Ｄ変換器の比較動作において干渉の影響を受けやすいステートと、前記動作制御信号に示される前記所定の回路の動作タイミングとが一致するステートにおいて前記動作中断信号を生成し、
   前記逐次比較型Ａ／Ｄ変換器は、前記動作中断信号に示される中断タイミングに従って前記比較動作を中断する、
   請求項４記載の集積回路。
6. 前記変換動作制御部は、
   前記逐次比較型Ａ／Ｄ変換器の比較動作により前記逐次比較型Ａ／Ｄ変換器が他の回路に干渉する動作タイミングを前記各ステートと対応付けて記憶しており、
   前記逐次比較型Ａ／Ｄ変換器が他の回路に干渉する動作タイミングと、前記他の回路の動作タイミングとに基づいて前記逐次比較型Ａ／Ｄ変換器の中断タイミングを決定する、
   請求項１記載の集積回路。
7. 前記変換動作制御部は、
   前記逐次比較型Ａ／Ｄ変換器の前記比較動作において、干渉の影響を受けやすいタイミングおよび干渉の影響を受けにくいタイミングを、前記比較動作における各ステートと対応付けて記憶しており、
   各回路の動作を制御する制御回路により出力される動作制御信号を取得する取得部と、
   前記取得された前記動作制御信号に基づいて前記中断タイミングを決定し、前記逐次比較型Ａ／Ｄ変換器の動作を中断させるタイミングを示す動作中断信号を生成する生成部と、
   生成された前記動作中断信号を前記逐次比較型Ａ／Ｄ変換器へ出力する出力部とを含み、
   前記生成部は、前記記憶にかかる前記逐次比較型Ａ／Ｄ変換器の比較動作において干渉の影響を受けやすいステートと、前記逐次比較型Ａ／Ｄ変換器が他の回路に干渉するステートと、前記動作制御信号に示される前記所定の回路の動作タイミングとに基づいて前記動作中断信号を生成し、
   前記逐次比較型Ａ／Ｄ変換器は、前記動作中断信号に従って前記比較動作を中断する、
   請求項６記載の集積回路。
8. 前記逐次比較型Ａ／Ｄ変換器が干渉する他の回路とは、他の逐次比較型Ａ／Ｄ変換器であり、
   各逐次比較型Ａ／Ｄ変換器は、前記サンプリング期間、前記比較期間、前記予備期間により比較動作をし、
   前記変換動作制御部の生成部は、前記各逐次比較型Ａ／Ｄ変換器が互いに干渉するステートにおいて、各逐次比較型Ａ／Ｄ変換器の動作を中断した中断回数に基づいて、いずれかの逐次比較型Ａ／Ｄ変換器の動作を中断させるよう前記動作中断信号を生成する、
   請求項７記載の集積回路。
9. 前記生成部は、
   前記動作制御信号に示される前記所定の回路の動作タイミングにかかるステートでは前記所定の回路の動作タイミングに基づいて前記動作中断信号を生成し、
   前記所定の回路が動作していないタイミングにかかるステートでは、前記記憶にかかる前記逐次比較型Ａ／Ｄ変換器の比較動作において干渉の影響を受けやすいステートと、前記逐次比較型Ａ／Ｄ変換器が他の回路に干渉するステートとに基づいて前記動作中断信号を生成する、
   請求項７記載の集積回路。
10. 前記取得部が動作制御信号を取得する制御回路は、前記集積回路の外部にある、
    請求項２記載の集積回路。
11. 前記逐次比較型Ａ／Ｄ変換器は、冗長２進数逐次比較型Ａ／Ｄ変換器であり、
    前記変換動作制御部は、前記逐次比較型Ａ／Ｄ変換器の前記比較期間の開始から所定数のステートについては干渉の影響を受けにくいタイミングとし、以後のステートについては干渉の影響を受けやすいタイミングとして前記記憶している、
    請求項４記載の集積回路。
12. 前記集積回路における前記逐次比較型Ａ／Ｄ変換器と前記所定の回路は、非同期である、
    請求項１記載の集積回路。

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