JP2013235960A

JP2013235960A - 半導体装置

Info

Publication number: JP2013235960A
Application number: JP2012107426A
Authority: JP
Inventors: Kohei Ebihara; 洪平海老原; Shuhei Nakada; 修平中田; Takashi Kawakami; 剛史川上; Masayuki Imaizumi; 昌之今泉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2012-05-09
Filing date: 2012-05-09
Publication date: 2013-11-21
Anticipated expiration: 2032-05-09
Also published as: JP6132478B2

Abstract

【課題】本発明は、チップ面積を増大させずに高耐圧を実現可能な半導体装置を提供することを目的とする。
【解決手段】本発明は、第１導電型の半導体チップ本体のｎ⁻ドリフト層１に設けられた活性領域と、活性領域を平面視上囲み、ｎ⁻ドリフト層１表面に形成された第２導電型の耐圧保持構造２と、チップ本体端部９の表面において、耐圧保持構造２と離間して形成された高抵抗領域としてのｐ⁻領域４とを備え、ｐ⁻領域４が形成された半導体チップ本体の表面は、電圧印加時に空乏化することを特徴とする。
【選択図】図２

Description

本発明は、縦型構造のダイオード、電界効果トランジスタ（ＭＯＳＦＥＴ：ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）等に適用可能な半導体装置に関するものである。

従来、例えば縦型構造の半導体装置においては、装置のオフ耐圧を確保するため耐圧保持構造を有する終端領域が、半導体基板の平面視外周部に形成されていた。この耐圧保持構造としては様々な種類のものが開示されており、ガードリング構造、リサーフ（ＲＥＳＵＲＦ：ＲｅｄｕｃｅｄＳｕｒｆａｃｅＦｉｅｌｄ）構造等がよく知られている。

例えば半導体チップ本体においてｎ型のドリフト層を有する半導体装置は、オフ耐圧を保持するためのｐ型の耐圧保持構造を有する終端領域をドリフト層において備えている。

高電圧が半導体装置に印加された場合には、ｎ型のドリフト層とｐ型の耐圧保持構造との間のｐｎ接合から空乏層が広がることにより、活性領域端部の電界集中が緩和され半導体装置のオフ耐圧が保持される。

例えば特許文献１には、ガードリング構造と低不純物濃度のＲＥＳＵＲＦ構造とを組み合わせた耐圧保持構造に加え、耐圧保持構造を平面視上囲んで形成されたｐ型のストッパ領域をさらに備えた半導体装置が開示されている。ここでｐ型のストッパ領域は、電位固定の目的で半導体チップ本体端部のドリフト層に形成されるものであり、ガードリング構造と同様に形成されている。またｐ型のストッパ領域は、必ずしも必要な構成ではない。

特開平８−３０６９３７号公報

上記のような終端領域を有する半導体装置は、終端領域における耐圧保持構造によって装置内部の電界強度を低減することができる。しかし、半導体チップ本体端部を含む装置外部での電界集中により所望の耐圧が得られない場合がある。半導体装置が所望の耐圧を得られない具体例としては、高電界により装置外部の封止材が破壊される場合や、チップテスト時に沿面放電が発生する場合がある。

半導体チップ本体端部の電界強度を低減するためには、終端領域の外周から半導体チップ本体端部までの領域である無効領域をできるだけ長く形成する、すなわち、終端領域から半導体チップ本体端部までの距離をできるだけ長くすることが有効な方法の１つとして考えられる。

しかし、このように無効領域を長く形成すると半導体装置に用いられるチップ本体面積が余分に大きくなってしまい、１枚の半導体ウエハから製造できる半導体装置の数が減少してしまう。よって、半導体装置の高コスト化につながってしまうという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、チップ面積を増大させずに高耐圧を実現可能な半導体装置を提供することを目的とする。

本発明の一態様に関する半導体装置は、第１導電型の半導体チップ本体に設けられた活性領域と、前記活性領域を平面視上囲み、前記半導体チップ本体表面に形成された第２導電型の耐圧保持構造と、前記半導体チップ本体端部の表面において、前記耐圧保持構造と離間して形成された高抵抗領域とを備え、前記高抵抗領域が形成された前記半導体チップ本体表面が、電圧印加時に空乏化することを特徴とする。

本発明の上記態様によれば、前記半導体チップ本体端部の表面において、前記耐圧保持構造と離間して形成された高抵抗領域を備えることにより、第１導電型の層と第２導電型の層との接合部から空乏層が広がり、半導体チップ本体端部までの範囲を含めて空乏領域とすることができる。

空乏領域では比較的なだらかな電界が形成されるため、チップ本体端部に急激な電位差が生じにくく、チップ本体端部での電界集中を抑制することができる。チップ本体端部における電界集中を抑制することで、チップ面積を増大させずに高耐圧な半導体装置を得ることができる。

本発明の実施形態に関する半導体装置（ショットキーダイオード）の構成を示す要部断面図である。本発明の実施形態に関する半導体装置（ＭＯＳＦＥＴ）の構成を示す要部断面図である。ｎ^＋領域が形成された半導体装置の構成を示す要部断面図である。本発明の実施形態に関する半導体装置の構成を示す要部断面図である。本発明の実施形態の半導体装置の異なる構成を示す要部断面図である。ｎ^＋領域が形成された半導体装置の構成を示す要部断面図である。本発明の前提技術に関する半導体装置の構造を示した要部断面図である。

以下、添付の図面を参照しながら、本発明の実施形態について説明する。

まず本発明の前提技術として、ｎ型のドリフト層を有する半導体装置の構造について説明する。

図７は、本発明の前提技術に関するｎ型のドリフト層を有する半導体装置の構造を示した要部断面図である。

図７に示されるようにｎ型のｎ⁻ドリフト層１を有する半導体装置は、オフ耐圧を保持するためのｐ型の耐圧保持構造２を有する終端領域を備えている。

終端領域は、活性領域を平面視上囲んで形成されている。また終端領域は、無効領域によって平面視上囲まれて形成されている。なお、活性領域のｎ⁻ドリフト層１上には、金属電極３が形成されている。

高電圧が当該半導体装置に印加された場合には、ｎ⁻ドリフト層１と耐圧保持構造２との間のｐｎ接合から広がる空乏層により活性領域端部の電界集中が緩和され、半導体装置のオフ耐圧が保持される。

しかし、上記の半導体装置では、チップ本体端部９を含む装置外部での電界集中により耐圧が得られない場合がある。チップ本体端部９の電界強度を低減する方法として無効領域をできるだけ長く形成することが考えられるが、チップ面積が余分に大きくなってしまい、結果として高コスト化につながってしまうという問題があった。

以下に示す本発明の実施形態では、上記のような問題を解決するチップ面積を増大させずに高耐圧を実現する半導体装置について説明する。

＜第１実施形態＞
＜構成＞
発明の実施形態を以下に説明する。以下の説明では第１導電型をｎ型、第２導電型をｐ型としたが、その逆としてもよい。半導体基板には４Ｈ−ＳｉＣ等が用いられ、ｎ型領域を形成する不純物の例としては窒素、リン等、ｐ型の不純物を形成する不純物の例としてはホウ素、アルミニウム等が挙げられる。

図１は、本発明の第１実施形態に関する半導体装置の構成を示す要部断面図である。高耐圧半導体装置の例として縦型構造のショットキーダイオードを挙げている。

図１に示されたショットキーダイオードは、図示しない半導体基板上に形成されたｎ⁻ドリフト層１主面上の活性領域に対応する領域に、ショットキー接合となる金属電極３が形成されている。

またショットキーダイオードには、活性領域を平面視上囲んで、ガードリング等のｐ型の耐圧保持構造２を有する終端領域が形成されている。当該終端領域は、金属電極３を形成する前の段階においてあらかじめ形成される。

金属電極３が終端領域とオーバーラップするように形成されることで、局所的な電界集中が抑制され、装置の耐圧が保持されている。

本実施形態に示された半導体装置の、終端領域を平面視上さらに囲んで形成された無効領域においては、高抵抗領域としてのｐ⁻領域４が形成されている。ｐ⁻領域４はチップ本体端部９の表面に形成され、終端領域における耐圧保持構造２とは離間して形成されている。またｐ⁻領域４は、耐圧保持構造２として形成されたｐ型領域よりも低濃度のｐ型領域であり、耐圧保持構造２よりも抵抗が高い領域である。

チップ本体端部９にｐ⁻領域４を形成した場合、耐圧保持構造２とｎ⁻ドリフト層１との間のｐｎ接合部からｐ⁻領域４の内部へ空乏層が広がり、チップ本体端部９までの範囲を含めた空乏領域が形成される。

このときｐ⁻領域４が耐圧保持構造２よりも低濃度であることにより、チップ本体端部９にまで十分に空乏層が広がり、チップ本体端部９における電位変化が比較的なだらかとなる。よって、チップ本体端部９での電界集中を抑制することが可能である。

このように、チップ本体端部９への電界集中を抑制することで、高電界による封止材の破壊や、チップテスト時の沿面放電の発生等による耐圧低下を抑制し、高耐圧な半導体装置を得ることができる。

さらに、チップ本体端部９の表面まで空乏領域に含めようとする場合の、チップ本体端部９のｐ⁻領域４の濃度とｐ⁻領域４が形成される深さの関係は、以下のように求めることができる。

チップ本体端部９に形成されたｐ⁻領域４とｎ⁻ドリフト層１とが階段接合となるようなｐｎ接合を形成した場合、ｐｎ接合部から広がる空乏層幅Ｗは以下の式（１）で表される。

ここで、ｘ_ｐはｐｎ接合部からｐ⁻領域４内部の方向に広がる空乏層幅、ｘ_ｎはｐｎ接合部からｎ⁻ドリフト層１の方向に広がる空乏層幅、ε_ｓは半導体材料の比誘電率、ｑは電気素量、Ｎ_ａはｐ⁻領域４の濃度、Ｎ_ｄはｎ⁻ドリフト層１の濃度、Ｖ_ｂｉは内蔵電位（ビルトインポテンシャル）である。ここで、式（２）に示されるように、

という関係が成り立つことから、ｐｎ接合部からｐ⁻領域４およびｎ⁻ドリフト層１に広がる空乏層幅（ｘ_ｐ、ｘ_ｎ）は、式（３）に示されるように、

となる。式（３）から、ｐ⁻領域４の濃度Ｎ_ａが低いほど、ｐｎ接合部からｐ⁻領域４内部の方向に広がる空乏層幅ｘ_ｐが大きくなることが分かる。

炭化珪素半導体を半導体材料として用いた場合、Ｖ_ｂｉは数ボルト程度と予想され、また、電圧印加時においてもチップ本体端部９付近での電位差はほとんどないため、半導体装置に印加される電圧の大小に関わらず空乏層幅Ｗはほぼ一定である。よって、チップ本体端部９の表面まで空乏領域に含めようとする場合には、ｐｎ接合部の深さ、すなわちチップ本体端部９の表面からｐｎ接合部までの距離が、式（３）のｘ_ｐの値以下となるように、ｐ⁻領域４の濃度と形成深さとを調節すればよい。

ｐ⁻領域４に広がる空乏層幅ｘ_ｐは、４Ｈ−ＳｉＣにおいてｎ⁻ドリフト層１の濃度が１×９^１６ｃｍ^−３の場合、ｐ⁻領域４の濃度が１×９^１６ｃｍ^−３で約０．４μｍ、５×９^１５ｃｍ^−３で約０．６μｍとなり、空乏領域をチップ本体端部９の表面にまで形成する場合には、ｐ⁻領域４とｎ⁻ドリフト層１とのｐｎ接合部（境界面）の位置は、これらよりも浅く形成すればよい。

ｐ⁻領域４の濃度が低くなると、ｐｎ接合部からｐ⁻領域４の内部に広がる空乏層幅ｘ_ｐは大きくなる代わりにｐｎ接合部からｎ⁻ドリフト層１に広がる空乏層幅ｘ_ｎは小さくなるが、空乏層幅ｘ_ｐが大きくなることによる電界集中抑制の効果の方が、空乏層幅ｘ_ｎが大きくなることによるその効果よりも大きいため、ｐ⁻領域４の濃度はできるだけ低いほうが良い。

また、ｐ⁻領域４は少なくともチップ本体端部９の表面に形成されていればよいが、半導体ウエハをダイシングして半導体チップを得る際のダイシング位置精度を考慮すると、ｐ⁻領域４はダイシング予定位置上、および、ダイシング予定位置を挟んで両側の半導体チップ本体となる領域の２０μｍ程度内側までに形成されることが望ましい。

以上の説明では、ｐ⁻領域４とｎ⁻ドリフト層１とが階段接合となるような場合について説明したが、本発明は、ｐ⁻領域４の濃度プロファイルによらず用いることができる。

また、以上の説明においてｐ⁻領域４は、ガードリング等の耐圧保持構造２と比べて濃度が低くなっているが、耐圧保持構造２とは別工程で形成されることが望ましい。ただし、レジスト厚みを適切にコントロールし、耐圧保持構造２のｐ型領域を形成する工程と同時にレジスト越しにｐ型領域を形成する不純物等を注入することで、実効的な注入量を下げて形成されてもよい。

また、本発明は半導体基板が炭化珪素である場合に特に顕著な効果があるが、珪素等の他の半導体基板においても効果が得られる。

＜効果＞
本発明に関する実施形態によれば、半導体装置は、第１導電型の半導体チップ本体のｎ⁻ドリフト層１に設けられた活性領域と、活性領域を平面視上囲み、ｎ⁻ドリフト層１表面に形成された第２導電型の耐圧保持構造２と、チップ本体端部９の表面において、耐圧保持構造２と離間して形成された高抵抗領域としてのｐ⁻領域４とを備える。ここで、高抵抗領域としてのｐ⁻領域４が形成された半導体チップ本体の表面は、電圧印加時に空乏化する。

このような半導体装置によれば、耐圧保持構造２とｎ⁻ドリフト層１との間のｐｎ接合部からｐ⁻領域４の内部へ空乏層が広がり、チップ本体端部９までの範囲を含めて空乏領域とすることができる。

空乏領域では比較的なだらかな電界が形成されるため、チップ本体端部９に急激な電位差が生じにくく、チップ本体端部９での電界集中を抑制することができる。チップ本体端部９における電界集中を抑制することで、高電界による封止材の破壊や、チップテスト時の沿面放電の発生等による耐圧低下を抑制し、チップ面積を増大させずに高耐圧な半導体装置を得ることができる。

また、高抵抗領域としてのｐ⁻領域４が耐圧保持構造２とは離間して形成されることで、空乏層がチップ本体端部９まで広がり電界強度を低減できるとともに、チャネルストッパとしての効果も得られる。

＜第２実施形態＞
＜構成＞
図２は、本発明の第２実施形態に関する半導体装置の構成を示す要部断面図である。高耐圧半導体装置の例として縦型構造のＭＯＳＦＥＴを挙げている。図１と同様の構成については、同じ符号を付して図示し詳細な説明については省略する。

図２に示されたＭＯＳＦＥＴは、図示しない半導体基板上に形成されたｎ⁻ドリフト層１主面の活性領域に対応する表面に、ｐ型領域であるｐ型ウェル領域５が複数互いに離間して形成されている。ｐ型ウェル領域５表面には、高濃度のｎ型領域であるｎ^＋ソース領域６が選択的に形成されている。

さらに、離間したｐ型ウェル領域５に跨るように、ｎ⁻ドリフト層１上にゲート電極７が形成され、ゲート電極７を覆うゲート絶縁膜およびｐ型ウェル領域５をさらに覆って、金属電極３が形成されている。

またＭＯＳＦＥＴには、活性領域を平面視上囲んで、ガードリング等のｐ型の耐圧保持構造２を有する終端領域が形成されている。なお、金属電極３は、終端領域とオーバーラップするように形成されている。

さらに、終端領域を平面視上囲む無効領域において、ｐ⁻領域４が形成されている。ｐ⁻領域４はチップ本体端部９の表面に形成され、終端領域における耐圧保持構造２とは離間して形成されている。またｐ⁻領域４は、耐圧保持構造２として形成されたｐ型領域よりも低濃度のｐ型領域であり、耐圧保持構造２よりも抵抗が高い領域である。

ＭＯＳＦＥＴのオン動作時には、キャリアがｎ⁻ドリフト層１からｐ型ウェル領域５の表面付近を通ってｎ^＋ソース領域６に流れる。

ＭＯＳＦＥＴのオフ動作時には、ｐ型ウェル領域５からｎ⁻ドリフト層１に空乏層が広がることで耐圧を保持する。チップ本体端部９の表面まで空乏領域に含めようとする場合には、第１実施形態と同様にｐ⁻領域４の濃度と形成深さとを調節すればよい。

ＭＯＳＦＥＴを作成する際には、ｐ型ウェル領域５や、オーミックコンタクトをとるためのｐ^＋領域（図示せず）等、複数のｐ型領域が形成されることが多いが、終端領域ではそれらと同等か、それ以下の濃度の耐圧保持構造２が形成される。

ＭＯＳＦＥＴにおいては、チャネルストッパ領域として、チップ本体端部９付近にソース形成工程と同時に、ｎ^＋領域が形成されることがある。

図３は、上記のチャネルストッパ領域としてのｎ^＋領域８が形成された半導体装置の構成を示す要部断面図である。

図３に示されるように、第１導電型のｎ^＋領域８がチップ本体端部９にかからないように無効領域に対応するｎ⁻ドリフト層１表面に形成されていることで、ｎ^＋領域８がチャネルストッパ領域としての役割を果たしつつ、チップ本体端部９の電界強度低減の効果を奏する半導体装置を得ることができる。

また、本実施形態ではＭＯＳＦＥＴを挙げたが、ＩＧＢＴやｐｎダイオードにおいても同様の効果が得られる。

＜効果＞
本発明に関する実施形態によれば、半導体装置は、耐圧保持構造２よりも平面視外側のチップ本体端部９でない表面に形成された、第１導電型のチャネルストッパ領域としてのｎ^＋領域８をさらに備える。

このような半導体装置によれば、ｎ^＋領域８がチャネルストッパ領域としての役割を果たしつつ、チップ本体端部９の電界強度低減の効果を奏する半導体装置を得ることができる。

＜第３実施形態＞
＜構成＞
図４は、本発明の第３実施形態に関する半導体装置の構成を示す要部断面図である。高耐圧半導体装置の例として縦型構造のショットキーダイオードを挙げている。図１と同様の構成については、同じ符号を付して図示し詳細な説明については省略する。

図４に示されたショットキーダイオードは、図１のｐ⁻領域４に代わり、耐圧保持構造２を持つ終端領域と離間して、深い準位を持つ高抵抗領域としてのイオン注入領域１０を備える。イオン注入領域１０は、アルゴン、チタン、バナジウム、クロム等のイオン注入により形成することができる。

イオン注入領域１０においては、深い準位にｎ⁻ドリフト層１内の電子が捕獲され、少数キャリアである正孔により電荷補償される。このとき、式（３）において、Ｎ_aを深い準位の密度（捕獲された電子の密度）、ｘ_ｐをイオン注入領域１０の深さに置き換えて考えると、イオン注入領域１０はｐ⁻領域４と同等の効果が得られ、イオン注入領域１０の内部で空乏層が広がり、チップ本体端部９表面までの範囲を含めた空乏領域が形成される。

このときイオン注入領域１０が高い抵抗を有する領域であることにより、チップ本体端部９表面にまで十分に空乏層が広がり、チップ本体端部９における電位変化が比較的なだらかとなる。よって、チップ本体端部９での電界集中を抑制することが可能である。

また、図５は、本発明の第３実施形態に関する半導体装置の異なる構成を示す要部断面図である。高耐圧半導体装置の例として縦型構造のＭＯＳＦＥＴを挙げている。図２と同様の構成については、同じ符号を付して図示し詳細な説明については省略する。

図５に示されたＭＯＳＦＥＴは、図２のｐ⁻領域４に代わり、耐圧保持構造２を持つ終端領域と離間して、深い準位を持つ高抵抗領域としてのイオン注入領域１０を備える。イオン注入領域１０は、アルゴン、チタン、バナジウム、クロム等のイオン注入により形成することができる。

図６は、上記のチャネルストッパ領域としてのｎ^＋領域８が形成された半導体装置の構成を示す要部断面図である。

図６に示されるように、ｎ^＋領域８がチップ本体端部９にかからないように無効領域に対応するｎ⁻ドリフト層１表面に形成されていることで、ｎ^＋領域８がチャネルストッパ領域としての役割を果たしつつ、チップ本体端部９の電界強度低減の効果を奏する半導体装置を得ることができる。

また、本発明は半導体基板が炭化珪素である場合に特に顕著な効果があるが、他のバンドギャップを有する半導体基板であっても有効である。

＜効果＞
本発明に関する実施形態によれば、半導体装置が、高抵抗領域として深い準位を形成するイオン注入領域１０を備えている。

このような半導体装置によれば、チップ本体端部９付近に空乏領域が形成され、チップ本体端部９での電界集中を低減することができる。

本発明の実施形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。

なお本発明は、その発明の範囲内において、各実施形態の自由な組み合わせ、あるいは各実施形態の任意の構成要素の変形、もしくは各実施形態において任意の構成要素の省略が可能である。

１ｎ⁻ドリフト層、２耐圧保持構造、３金属電極、４ｐ⁻領域、５ｐ型ウェル領域、６ｎ^＋ソース領域、７ゲート電極、８ｎ^＋領域、９チップ本体端部、１０イオン注入領域。

Claims

第１導電型の半導体チップ本体に設けられた活性領域と、
前記活性領域を平面視上囲み、前記半導体チップ本体表面に形成された第２導電型の耐圧保持構造と、
前記半導体チップ本体端部の表面において、前記耐圧保持構造と離間して形成された高抵抗領域とを備え、
前記高抵抗領域が形成された前記半導体チップ本体表面が、電圧印加時に空乏化することを特徴とする、
半導体装置。
前記耐圧保持構造よりも平面視外側の前記半導体チップ本体の端部でない表面に形成された、第１導電型のチャネルストッパ領域をさらに備えることを特徴とする、
請求項１に記載の半導体装置。
前記半導体チップ本体の材料が炭化珪素であることを特徴とする、
請求項１または２に記載の半導体装置。
前記高抵抗領域が、深い準位を形成するイオン注入領域であることを特徴とする、
請求項１〜３のいずれかに記載の半導体装置。
前記高抵抗領域が、前記耐圧保持構造よりも低濃度である第２導電型の半導体領域であることを特徴とする、
請求項１〜３のいずれかに記載の半導体装置。
電荷素量をｑ、前記半導体チップ本体の比誘電率をε_ｓ、前記半導体チップ本体の不純物濃度をＮ_ｄ、前記高抵抗領域の不純物濃度をＮ_ａ、前記高抵抗領域と前記半導体チップ本体とのｐｎ接合部におけるビルトインポテンシャルをＶ_ｂｉとしたとき、
前記ｐｎ接合部の前記半導体チップ本体表面からの距離ｘ_ｐが、

であることを特徴とする、
請求項５に記載の半導体装置。