JP5002148B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、スーパージャンクション構造を用いたトレンチゲート構造の半導体装置に関する。
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体装置が用いられる。なかでも、ソース、ゲート、ドレインが垂直方向に並ぶ縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が一般的である。パワー半導体装置には、高耐圧や、低オン抵抗（ＲＯＮ）などの特性が求められる。縦型パワーＭＯＳＦＥＴのオン抵抗（ＲＯＮ）は、伝導層（以下、ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベース領域とドリフト層が形成するｐｎ接合の耐圧に応じた限界以上に上げることができない。このため、素子材料で決まる素子耐圧とオン抵抗（ＲＯＮ）には、トレードオフの関係がある。このトレードオフを改善することが、縦型パワーＭＯＳＦＥＴにとって重要な課題となっている。
この問題を解決する縦型ＭＯＳＦＥＴとして、スーパージャンクション（Super Junction）構造が挙げられる。スーパージャンクション構造は、従来構造のｎ型層に替わり、ドリフト層の部分にｐピラー領域とｎピラー領域とが交互に埋め込まれている。ｐピラー領域とｎピラー領域に含まれる不純物量を同じとすることで、擬似的にドリフト層をノンドープ層とし、オフ時には水平方向に広がる空乏層によって高耐圧を維持する。また、オン時には高濃度にドープされたｎピラー領域を通して電流を流す。このように、スーパージャンクション構造を用いたことで、材料を限界を超えた高耐圧と低オン抵抗（ＲＯＮ）な素子の実現が可能となった。
実際に、スーパージャンクションを用いて耐圧とオン抵抗（ＲＯＮ）とのトレードオフを改善するためは、スーパジャンクション構造の横方向周期を狭くする必要がある。また、素子全体のオン抵抗（ＲＯＮ）の低減のためにはＭＯＳゲート構造の横方向周期、いわゆるセルピッチも同時に狭くする必要がある。
このような要求に対して、ＭＯＳゲート構造をトレンチゲート構造とした縦型ＭＯＳＦＥＴが提案されている（特許文献１）。例えば、特許文献１の図４に表されるトレンチゲート構造の縦型ＭＯＳＦＥＴは、ドリフト層５がｎピラー領域６とｐピラー領域７が交互に埋め込まれたスーパージャンクション構造を有し、制御ゲート電極はＧはｐベース領域３に設けられたトレンチ内にゲート絶縁膜１を介して形成されている。オン時には、ゲート絶縁膜１と接するｐベース領域２にチャネルが形成され、ソース領域２からドレイン領域４に電流が流れる。
上述したトレンチゲート構造においては、チャネルを確保するためにトレンチ底部がｐベース領域３と同等もしくはそれよりも深く形成される必要がある。トレンチゲート底部がｐベース領域３より深く形成されると、高電圧印加時にトレンチゲート底部の電界が最も大きくなってしまう。このため、トレンチ底部において、高電圧によるアバランシェ降伏（avalanche breakdown）が起きる。アバランシェ降伏により発生したホールは、ＭＯＳチャネルを介してｐベース領域３へと流れ込む。チャネルを介したホールの排出抵抗は高いため、ホールが速やかに排出されず、アバランシェ耐量が低下する。また、アバランシェ降伏により発生したキャリアがゲート絶縁膜１へと飛び込むことにより、ゲート絶縁膜の信頼性も低下してしまう。
このように、トレンチゲート構造の縦型ＭＯＳＦＥＴは、横型ＭＯＳＦＥＴよりもアバランシェ耐量が低くなり、ゲート絶縁膜の信頼性も低下してしまうという問題があった。
米国特許第５，２１６，２７５号明細書
本発明は、アバランシェ耐量やゲート絶縁膜の信頼性を維持したスーパージャンクション構造を用いたトレンチゲート構造の半導体装置を提供する。
本発明の一態様によれば、
第１導電型の半導体層と、
前記第１導電型の半導体層の第１の面の上に設けられた第１導電型の第１の半導体領域と、
前記第１導電型の第１の半導体領域に、前記第１の面に平行な方向に所定の間隔で設けられた第２導電型の第２の半導体領域と、
前記第１の半導体領域の上に形成された第２導電型の第３の半導体領域と、
前記第３の半導体領域領域の表面の一部に形成された第１導電型の第４の半導体領域と、
前記第４の半導体領域と第３の半導体領域と第１の半導体領域とにそれぞれ接するように形成された溝部内に絶縁膜を介して設けられた制御電極と、
前記第１導電型の半導体層の前記第１の面とは反対側の第２の面に電気的に接続された第１の電極と、
前記第３および第４の半導体領域に接合するよう形成された第２の電極と、
前記第２の半導体領域の上に設けられ、前記絶縁膜と、前記第１の半導体領域と、前記第２の半導体領域と、にそれぞれ接するように形成され、その底面は前記制御電極の底面よりも深く、前記第２の半導体領域の上面を被覆する第２導電型の第５の半導体領域と、
を備えたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、
第１導電型の半導体層と、
前記第１導電型の半導体層の第１の面の上に設けられた第１導電型の第１の半導体領域と、
前記第１導電型の第１の半導体領域に、前記第１の面に平行な方向に所定の間隔で設けられた第２導電型の第２の半導体領域と、
前記第１の半導体領域の上に形成された第２導電型の第３の半導体領域と、
前記第３の半導体領域領域の表面の一部に形成された第１導電型の第４の半導体領域と、
前記第４の半導体領域と第３の半導体領域と第１の半導体領域とにそれぞれ接するように形成された溝部内に絶縁膜を介して設けられた制御電極と、
前記第１導電型の半導体層の前記第１の面とは反対側の第２の面に電気的に接続された第１の電極と、
前記第３および第４の半導体領域に接合するよう形成された第２の電極と、
前記第２の半導体領域の上に設けられ、前記絶縁膜から離間し、前記第１の半導体領域と前記第２の半導体領域とにそれぞれ接するように形成され、その底面は前記制御電極の底面よりも深く、前記第２の半導体領域の上面を被覆する第２導電型の第５の半導体領域と、
を備えたことを特徴とする半導体装置が提供される。
本発明によれば、スーパージャンクション構造を用いたトレンチゲート構造の半導体装置において、高耐圧、低オン抵抗（ＲＯＮ）を維持しつつ、信頼性を高めることが可能となる。
以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は、本発明の第１の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。なお、以下の実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明するが、本発明はこれに限定されるものではない。
図１に表すＭＯＳＦＥＴは、ｎ＋ドレイン層１（第１導電型の半導体層）の主面上にスーパージャンクション構造を形成するｎピラー領域２（第１の半導体領域）とｐピラー領域３（第２の半導体領域）とが交互に形成されている。また、ｎ＋ドレイン層１の裏面には、ドレイン電極４（第１の主電極）が形成されている。
ｎピラー領域２の表面にはｐベース領域５（第３の半導体領域）が形成され、ｐベース領域５表面にはｎソース領域６（第４の半導体領域）が形成されている。そして、ｐピラー領域３の表面には、ｐピラー領域より高濃度なｐガードリング領域７（第５の半導体領域）が形成されている。ｎソース領域６からｐベース領域５を介してｎピラー領域２に達するようにトレンチ溝が形成され、ゲート絶縁膜８を介してゲート電極９（制御電極）が形成されている。
ｐベース領域５、ｎソース領域６、ｐガードリング領域７上に、これらと電気的に接続されたソース電極１０（第２の主電極）が形成されている。
図１より、ｐガードリング領域７の底部がトレンチ溝の底部より深く形成されていることが分かる。このｐガードリング領域７を設けたことで、アバランシェ耐量の低下およびゲート絶縁膜の劣化の問題を解決することが可能となる。以下に、ｐガードリング領域７の働きについて参考図（図２）を用いて説明する。
図２は、図１に表すＭＯＳＦＥＴの一部を拡大した模式断面図（ａ）と、ｐガードリング領域を設けていないＭＯＳＦＥＴの同じ部分を拡大した模式断面図（ｂ）である。
図２（ｂ）に表すｐガードリング領域が設けられていないＭＯＳＦＥＴにおいては、高電圧を印加するとトレンチゲート底部の電界が最も高くなる。このとき、トレンチ底部においてアバランシェ降伏が起きる。アバランシェ降伏により発生したホールは、ＭＯＳチャネルＣＨを介してｐベース領域へと流れ込む。しかしながら、ＭＯＳチャネルＣＨは排出抵抗が高いため、ホールの排出が遅滞して素子が破壊されてしまう。このため、ｐベース領域表面に水平方向にチャネルを形成するプレーナゲート構造と比べて、アバランシェ耐量が低下してしまう。また、アバランシェ降伏により発生したキャリアが、ゲート絶縁膜へと飛び込むため、ゲート絶縁膜の信頼性も低下してしまう。
これに対して、図２（ａ）に表す本発明の第1の実施の形態にかかるＭＯＳＦＥＴの場合は、トレンチゲート底部より深く形成されたｐガードリング領域７の底部の電界が最も高くなる。したがって、アバランシェ降伏は、トレンチゲート底部ではなくｐガードリング領域７の底部で起こる。このとき発生するホールは、ｐガードリング領域７を介して速やかにソース電極へと排出される。ｐベース領域５にはホール電流が流れ込まなくなるため、寄生バイポーラトランジスタが動作しにくくなる。こうして、高いアバランシェ耐量を得ることができる。また、ｐガードリング領域７がゲート電極９より深く形成されるため、アバランシェ降伏が起こるポイントは、ゲート絶縁膜より離れた位置に移動する。さらに、ゲート絶縁膜８にかかる電界が小さくなるため、発生したホールがゲート絶縁膜８に飛び込むことがなくなる。したがって、高いゲート絶縁膜の信頼性を得ることができるようになる。
通常のトレンチゲート構造を有するパワーＭＯＳＦＥＴでは、トレンチ側壁の両側にｎソース領域を形成しチャネル密度を増やしているものが多いが、高耐圧のＭＯＳＦＥＴにおいては、素子全体のオン抵抗（ＲＯＮ）に対するチャネル抵抗が占める割合は１パーセント程度と小さい。このため、図１に表すＭＯＳＦＥＴのようにトレンチ側壁の片側にのみチャネルが形成される構造としても、オン抵抗（ＲＯＮ）の増加は問題とはならない。
図３は、図１に表すＭＯＳＦＥＴのＡ−Ａ’断面から見た斜視模式図である。
図３に表したように、ｐガードリング領域７、ゲート電極９、ｎソース領域６は、それぞれ平行にストライプ状に形成することができる。ｐガードリング領域５の不純物濃度が高いほど、ホールの排出抵抗を小さくすることができる。図３からも分かるように、ｐガードリング領域５はチャネル形成領域とは無関係の領域に形成されるため、ゲートしきい値電圧（Ｖth）には影響を与えない。このため、ｐガードリング領域５の濃度を十分に高く設定することができる。ｐガードリング領域７を高濃度にすることで、短い熱工程であっても十分な接合深さを得ることが可能となる。もちろん、深いｐガードリング領域を形成するために、高い加速電圧によるイオン注入を行ってもよい。
図４は、本発明の第２の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。図１に表すＭＯＳＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図に表したＭＯＳＦＥＴが図１に表わされるＭＯＳＦＥＴと異なる部分は、ｐベース領域５を分断するようにトレンチゲートが形成されている点である。本図のような構造でも、ｐガードリング領域７の底部がトレンチ溝の底部より深く形成されているので、アバランシェ降伏が起きるポイントは、ゲート電極よりも深いｐガードリング領域７の底部となる。このため、図１に表すＭＯＳＦＥＴと同様に、アバランシェ耐量およびゲート絶縁膜の信頼性を高めることができる。また、図１に表されたＭＯＳＦＥＴより少ないゲート電極の数で、同じチャネル密度を確保することができる。
図５は、本発明の第３の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。図１に表すＭＯＳＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図に表したＭＯＳＦＥＴが図１に表されるＭＯＳＦＥＴと異なる部分は、ｐガードリング領域７とソース電極１０とのコンタクトにトレンチコンタクトを用いた点である。本図のような構造でも、ｐガードリング領域７の底部がトレンチ溝の底部より深く形成されているので、アバランシェ降伏が起きるポイントは、ゲート電極よりも深いｐガードリング領域７の底部となる。このため、図１に表すＭＯＳＦＥＴと同様に、アバランシェ耐量およびゲート絶縁膜の信頼性を高めることができる。さらに、トレンチコンタクトを用いることで、より深い接合深さを実現することが可能となる。
図６は、本発明の第４の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。図１に表すＭＯＳＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図に表したＭＯＳＦＥＴが図１に表されるＭＯＳＦＥＴと異なる部分は、隣り合うゲート電極９を連結して、その断面形状を逆Ｕ字型となるようにした点である。本図のような構造でも、ｐガードリング領域７の底部がトレンチ溝の底部より深く形成されているので、アバランシェ降伏が起きるポイントは、ゲート電極よりも深いｐガードリング領域７の底部となる。このため、図１に表すＭＯＳＦＥＴ同様、アバランシェ耐量およびゲート絶縁膜の信頼性を高めることができる。さらに、ゲート電極９の断面積が大きくなるので、ゲート電極引き出し抵抗を低減することが可能となる。
なお、図６に表した断面においては、ｐガードリング領域７はソース電極１０に接続されていないが、チップ内の図示されていない領域でｐガードリング領域７はソース電極１０と接続されている。
図７は、本発明の第５の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。図１に表すＭＯＳＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図に表したＭＯＳＦＥＴが図１に表されるＭＯＳＦＥＴと異なる部分は、ｐガードリング領域７がｐピラー領域３により分断され、これらの上にもｐベース領域５が形成されている点である。このような構造となるのは、ｐガードリング領域７をｐピラー領域３より先に形成する工程を採用しているためである。
図８は、図７に表すＭＯＳＦＥＴの製造工程の一部を表す、工程断面図である。図７においては、その特徴的な部分であるｐガードリング領域７およびｐピラー領域３形成工程のみを表し、それ以外の部分は省略してある。
まず、図８（ａ）に表すように、ｎ＋ドレイン層１となる高濃度ｎ＋シリコン基板上にｎピラー領域２となるｎ型シリコン層をエピタキシャル成長させる。ｎ型シリコン層２表面の所定の領域にインプラ、拡散工程を用いて比較的高濃度なｐ型領域８１を形成する。このｐ型領域８１がｐガードリング領域７となる。
次に、図８（ｂ）に表すように、このｐ型領域８１の中央部に、図示しないエッチングマスクを用いて深いトレンチＴを形成する。したがって、ガードリング領域７はトレンチＴの上部側面に形成されることになる。
次いで、図８（ｃ）に表すように、エピタキシャル成長法を用いて、トレンチＴを埋め込むようにｐ型半導体層８２を形成させる。後の工程でｐ型半導体層８２は平坦化されてｐピラー領域３となり、その上にｐベース領域が形成される。
このように、高濃度のｐガードリング領域を形成するための熱工程をｐピラー領域３を形成する前に行うことにより、ｐピラー領域３形成後の熱工程が短くなる。このため、ｐピラー領域３のドーパントがｎピラー領域２へと拡散することを抑制することができる。ｎピラー領域２への不純物のしみ出しを抑えることで実行的なピラー不純物濃度を大きく保つことができ、低オン抵抗（ＲＯＮ）を得ることができる。
図７に表すＭＯＳＦＥＴの構造であっても、ｐガードリング領域７の底部がトレンチ溝の底部より深く形成されているので、アバランシェ降伏が起きるポイントは、ゲート電極よりも深いｐガードリング領域７底部となる。このため、図１に表すＭＯＳＦＥＴ同様、アバランシェ耐量およびゲート絶縁膜の信頼性を高めることができる。さらに、ｎピラー領域２の実行不純物濃度が下がることを抑えて、高オン抵抗（ＲＯＮ）特性を高めることが可能となる。
図９は、本発明の第６の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。図１に表すＭＯＳＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図に表したＭＯＳＦＥＴが図１に表されるＭＯＳＦＥＴと異なる部分は、ｐガードリング領域７がトレンチゲートの決まった一方にのみ形成されている点である。このような構造となるのは、ｐガードリング領域７を斜め方向からのイオン注入により形成する工程を採用しているためである。
図１０は、図９に表すＭＯＳＦＥＴの製造工程の一部を表す、工程断面図である。図９においても、その特徴的な部分であるｐガードリング領域７の形成工程のみを表し、それ以外の部分は省略してある。
まず、図１０（ａ）に表すように、ｎ＋ドレイン層１となる高濃度ｎ＋シリコン基板上にｎピラー領域２となるｎ型シリコン層をエピタキシャル成長させ、ストライプ上にｐピラー領域３となるｐ型半導体領域を埋めこみ、表面にｐベース領域５となるｐ型半導体層をエピタキシャル成長させる。
次に、図１０（ｂ）に表すように、ｐピラー領域３の決まった一方の側面に沿ってトレンチｔを形成する。トレンチｔのｐピラー領域３側の側壁に対して、斜め方向からｐ型不純物をイオン注入する。この結果、トレンチｔのｐピラー領域側の側面および底面に接する半導体層にｐ型不純物がイオン注入される。
次いで、図１０（ｃ）に表すように、熱処理を施すことにより注入されたｐ不純物を拡散させてｐガードリング領域７を形成する。後の工程で、トレンチｔ内にゲート絶縁膜８を介してゲート電極９を形成する。
このように、斜め方向からのイオン注入法を用いることで、トレンチゲート構造とセルフアラインでｐガードリング領域７を形成する。
図９に表すＭＯＳＦＥＴの構造であっても、ｐガードリング領域７の底部がトレンチ溝の底部より深く形成されているので、アバランシェ降伏が起きるポイントは、ゲート電極よりも深いｐガードリング領域７底部となる。このため、図１に表すＭＯＳＦＥＴ同様、アバランシェ耐量およびゲート絶縁膜の信頼性を高めることができる。さらに、アバランシェ降伏時に流れるホール電流の経路は、ｐガードリング領域７のみとなるため、ｎソース領域６下のｐベース領域５にはホール電流が流れ込まない。このため、寄生バイポーラトランジスタは動作し難くなり、高いアバランシェ耐量が期待できる。
以上、図１に表すＭＯＳＦＥＴを基本として、その構造に変化をもたせたＭＯＳＦＥＴについて説明してきた。これらＭＯＳＦＥＴにおいては、スーパージャンクションを形成するｐピラー領域およびｎピラー領域に含まれる不純物量を変化させることにより、アバランシェ降伏が発生する領域を移動させることが可能である。アバランシェ降伏が発生するポイントを半導体基板中の深い領域にすることで、ゲート絶縁膜からの距離を大きくとることができる。以下に、スーパージャンクションを形成するｐピラー領域およびｎピラー領域に含まれる不純物量と電界強度についてＭＯＳＦＥＴの模式断面図および図表を用いて説明する。
図１１（ａ）は、本発明の第７の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。
本図に表したＭＯＳＦＥＴは図１に表すＭＯＳＦＥＴと同じ構造であるが、ｐピラー領域３の不純物量がｎピラー領域に含まれる不純物量より５〜１０パーセント程度多くなっている。図１１（ｂ）は、このような条件下での基板の深さと電界強度との関係を表すグラフ図である。
ここで述べる不純物量とは、１つのピラーの不純物濃度を横方向に積分した値である。すなわち、ピラー内の不純物濃度が一定ならば、不純物濃度とピラー幅の積となる。ｐピラー領域３の不純物量をｎピラー領域の不純物量よりも多くすると、高電圧印加時のスーパージャンクション構造内の電界分布は、図表に表すように深さ方向に向かって大きくなる。したがって、トレンチゲート底部よりもスーパージャンクション構造の底部の方が高電界となり、アバランシェ降伏はスーパジャンクション構造底部で発生し易くなる。このため、ゲート電極からより離れた領域でアバランシェ降伏を発生させることにより、アバランシェ耐量とゲート絶縁膜の信頼性をさらに高めることが可能となる。
図１２（ａ）は、本発明の第８の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。
本図に表したＭＯＳＦＥＴは図１に表すＭＯＳＦＥＴと同じ構造であるが、ｐピラー領域３内の不純物量が深さ方向に従って小さくなるように形成されている。図１２（ｂ）及び（ｃ）は、このような条件下での基板の深さとｐピラー不純物量との関係および基板の深さと電界強度との関係をそれぞれ表すグラフ図である。
ｐピラー領域３内の不純物量を深さ方向に小さくした場合、スーパジャンクション構造内の電界は、中央部で最も大きくなる。したがって、トレンチゲート底部よりもスーパージャンクション構造の中央部の方が高電界となり、アバランシェ降伏はスーパジャンクション構造中央部で発生し易くなる。このため、ゲート電極から離れた領域でアバランシェ降伏を発生させることにより、アバランシェ耐量とゲート絶縁膜の信頼性をさらに高めることが可能となる。
図１３（ａ）は、本発明の第９の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。
本図に表したＭＯＳＦＥＴは図１に表すＭＯＳＦＥＴと同じ構造であるが、深さ方向に従ってｐピラー領域３内の不純物量が小さくｎピラー領域２内の不純物量が大きくなるように形成されている。また、図１３（ｂ）及び（ｃ）は、このような条件下での基板の深さと各ピラー不純物量との関係および基板の深さと電界強度との関係をそれぞれ表したグラフ図である。
ｐピラー領域３内の不純物量を深さ方向に小さくし、ｎピラー領域２内の不純物量を深さ方向に小さくした場合、スーパジャンクション構造内の電界は、中央部で最も大きくなり、図１２の場合と比べると電界集中はさらに大きくなる。したがって、アバランシェ降伏はスーパジャンクション構造中央部でより発生し易くなる。このため、ゲート電極から離れた領域でアバランシェ降伏を発生させる確立を高めことにより、アバランシェ耐量とゲート絶縁膜の信頼性をさらに高めることが可能となる。
図１４は、本発明の第１０の実施の形態にかかるＭＯＳＦＥＴの構造を表す、斜視模式図である。図３に表すＭＯＳＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図に表したＭＯＳＦＥＴが図３に表わされるＭＯＳＦＥＴと異なる部分は、ｐガードリング領域７がゲート電極９と直行する方向にストライプ状に形成されている点である。ｐガードリング領域７はゲート電極と直行する部分では、トレンチ底部に形成されている。本図のような構成とすることで、ゲート電極９の間隔を狭めて素子の密度を上げることが可能となる。
また、ガードリング領域７は、その間隔Ｌを狭くすることで、トレンチゲート底部の電界を小さくすることが可能となる。図３に表すＭＯＳＦＥＴのようにガードリング領域７がゲート電極と垂直に配置される場合、ガードリング層の間隔Ｌはスーパージャンクション構造の間隔で決まる。これに対して、本図に表すＭＯＳＦＥＴの構造であれば、ガードリング層の間隔Ｌを自由に決めることが可能となり、トレンチゲート底部での電界抑制の効果をさらに大きくすることができる。
これまで、ＭＯＳＦＥＴのセル部分の構造について説明してきた。これらの素子が実際にパワー素子として動作するためには、その終端部分の構造も重要な要素となってくる。以下に、これまで説明してきたＭＯＳＦＥＴの素子構造について図面を用いて説明する。
図１５は、本発明の第１１の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。詳しくは、図１に表すＭＯＳＦＥＴのセル部に加えて終端部分の構造が表されている。図１に表すＭＯＳＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本実施形態においては、ＭＯＳゲートが形成されているセル部の外周にも、第２のｐガードリング領域１１が形成されている。第２のｐガードリング領域を形成することで、終端部での電界集中による耐圧低下を防ぐことが可能となる。また、終端部の半導体層上に形成される絶縁膜１２上にソース電極１０を伸ばしてフィールドプレート電極１３とすることで、横方向に空乏層を伸ばして第２のｐガードリング領域１１端部にかかる電界集中を緩和することもできる。フィールドストップ層１４を設けることで、高電圧印加時に空乏層がダイシングラインに到達することを防止し、高電圧印加時の信頼性を確保している。
図１６は、本発明の第１２の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。詳しくは、図１に表すＭＯＳＦＥＴのセル部に加えて終端部分の構造が表されている。図１５に表すＭＯＳＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本実施形態のＭＯＳＦＥＴが図１５に表わされるＭＯＳＦＥＴと異なる部分は、フィールドプレート電極１３を設ける代わりに、終端部にｐ−型半導体層のＲＥＳＵＲＦ層１５を設けた点である。ＲＥＳＵＲＦ（Reduced Surface Field：表面電界緩和）構造を採用することで、ＭＯＳＦＥＴがオフ時に横方向に空乏層が伸び易くなり、第２のｐガードリング領域１１端部にかかる電界集中を緩和し、素子の耐圧を上げている。
図１７は、本発明の第１３の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。図１５に表すＭＯＳＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本実施形態のＭＯＳＦＥＴが図１５に表わされるＭＯＳＦＥＴと異なる部分は、終端部にスーパージャンクション構造を形成せずに、高抵抗層１７とした点である。基板表面に第３のガードリング領域１６を形成することで、高耐圧を得ることが可能である。第３のガードリング領域５は第１のガードリング領域７、第２のガードリング領域１１と同じ工程で形成することが可能である。
図１８は、本発明の第１４の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。図１に表すＭＯＳＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本実施形態のＭＯＳＦＥＴが図１に表わされるＭＯＳＦＥＴと異なる部分は、ｎ＋ドレイン層１とスーパージャンクション構造との間にｎ−層１８を形成した点である。本図のような構造でも、ｐガードリング領域７の底部がトレンチ溝の底部より深く形成されているので、アバランシェ降伏が起きるポイントは、ゲート電極よりも深いｐガードリング領域７底部となる。このため、図１に表すＭＯＳＦＥＴ同様、アバランシェ耐量およびゲート絶縁膜の信頼性を高めることができる。さらに、ｎ−層１８を新たに設けることで、オフ状態での電圧をスーパジャンクション構造とｎ−層１８とで保持することができ、高耐圧を得ることが可能となる。
これまで、本発明の第１〜第１４の実施の形態について図面を用いて説明してきたが、本発明はこれらの実施の形態の限りではない。例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また、各実施形態のいずれか複数を技術的に可能な範囲で組み合わせたものも本発明の範囲に包含される。例えば、第１〜第１０の実施の形態にかかるＭＯＳＦＥＴセル部と第１１〜第１４の実施の形態にかかるＭＯＳＦＥＴ終端部との組み合わせは適宜自由であり、これらいずれも本発明の範囲に包含される。
さらに、当業者が適宜設計変更したものも本発明の要旨を含む限り本発明の範囲に包含される。たとえば、ＭＯＳゲートやスーパージャンクション構造の平面パターンは、ストライプ状に限らず格子状や千鳥状に形成してもよい。
また、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを例に説明したが、例えば、シリコンカーバイド（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることもできる。
さらに、スーパージャンクション構造を有するＭＯＳＦＥＴを例示して説明したが、トレンチゲート構造とスーパージャンクション構造の両方を有する素子であれば、例えば、ＭＯＳＦＥＴとショットキバリアダイオード（ＳＢＤ：Schottky Barrier Diode）との混載素子やＩＧＢＴ（Insulated Gate Bipolar Transistor）などへの適用も本発明の範囲に包含される。
図１９は、本発明の実施の形態にかかるＩＧＢＴを表す、模式断面図である。
図１９に表すように、縦型ＩＧＢＴは、コレクタ層１９とバッファ層２０とドリフト層２１の表面に形成されるベース領域２２と、ベース領域内に形成されるトレンチ型ゲート電極２３と、エミッタ２４と、より形成される。図１に表すＭＯＳＦＥＴと比べて、個々の名称や一部の構造が異なるものの、ゲート電極付近の構造は同じである。このため、ＩＧＢＴにおいても本発明の第１〜第１０の実施の形態と同様の効果を得ることができる。
また、図８や図１０では、トレンチ溝を形成し溝内を結晶成長によって埋め込むプロセスを用いてスーパージャンクション構造を形成する方法を説明したが、本発明はスーパージャンクション構造の形成プロセスに制限されるものではない。例えば、イオン注入と埋め込み結晶成長を複数回繰り返すプロセスや、トレンチ溝を形成しその側壁にイオン注入や気相拡散によりピラー層を形成するプロセスなど、他のプロセスを用いても実施可能である。
本発明の第１の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。 図１に表すＭＯＳＦＥＴの一部を拡大した模式断面図（ａ）と、ｐガードリング領域を設けていないＭＯＳＦＥＴの同じ部分を拡大した模式断面図（ｂ）である。 図１に表すＭＯＳＦＥＴのＡ−Ａ’断面から見た斜視模式図である。 本発明の第２の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。 本発明の第３の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。 本発明の第４の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。 本発明の第５の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。 図７に表すＭＯＳＦＥＴの製造工程の一部を表す、工程断面図である。 本発明の第６の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。 図９に表すＭＯＳＦＥＴの製造工程の一部を表す、工程断面図である。 本発明の第７の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図及びその電界分布を表すグラフ図である。 本発明の第８の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図及びその不純物濃度分布と電界分布をそれぞれ表すグラフ図である。 本発明の第９の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図及びその不純物濃度分布と電界分布をそれぞれ表すグラフ図である。 本発明の第１０の実施の形態にかかるＭＯＳＦＥＴの構造を表す、斜視模式図である。 本発明の第１１の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。 本発明の第１２の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。 本発明の第１３の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。 本発明の第１４の実施の形態にかかるＭＯＳＦＥＴの構造を表す、模式断面図である。 本発明の実施の形態にかかるＩＧＢＴの構造を表す、模式断面図である。
符号の説明
１ ｎ＋ドレイン層、２ ｎピラー領域、３ ｐピラー領域、４ ドレイン電極、５ ｐベース領域、６ ｎソース領域、７ ｐガードリング領域、８ ゲート絶縁膜、９、２３ ゲート電極、１０ ソース電極、１１ 第２のガードリング領域、 １２ 絶縁膜、１３ フィールドプレート電極、１４ フィールドストップ層、１５ ＲＥＳＵＲＦ層、１６ 第３のガードリング領域、１７ 高抵抗層、１８ ｎ−層、１９ コレクタ層、２０ バッファ層、２１ ドリフト層、２２ ベース領域、２４ エミッタ

Claims (4)

  1. 第１導電型の半導体層と、
    前記第１導電型の半導体層の第１の面の上に設けられた第１導電型の第１の半導体領域と、
    前記第１導電型の第１の半導体領域に、前記第１の面に平行な方向に所定の間隔で設けられた第２導電型の第２の半導体領域と、
    前記第１の半導体領域の上に形成された第２導電型の第３の半導体領域と、
    前記第３の半導体領域領域の表面の一部に形成された第１導電型の第４の半導体領域と、
    前記第４の半導体領域と第３の半導体領域と第１の半導体領域とにそれぞれ接するように形成された溝部内に絶縁膜を介して設けられた制御電極と、
    前記第１導電型の半導体層の前記第１の面とは反対側の第２の面に電気的に接続された第１の電極と、
    前記第３および第４の半導体領域に接合するよう形成された第２の電極と、
    前記第２の半導体領域の上に設けられ、前記絶縁膜と、前記第１の半導体領域と、前記第２の半導体領域と、にそれぞれ接するように形成され、その底面は前記制御電極の底面よりも深く、前記第２の半導体領域の上面を被覆する第２導電型の第５の半導体領域と、
    を備えたことを特徴とする半導体装置。
  2. 第１導電型の半導体層と、
    前記第１導電型の半導体層の第１の面の上に設けられた第１導電型の第１の半導体領域と、
    前記第１導電型の第１の半導体領域に、前記第１の面に平行な方向に所定の間隔で設けられた第２導電型の第２の半導体領域と、
    前記第１の半導体領域の上に形成された第２導電型の第３の半導体領域と、
    前記第３の半導体領域領域の表面の一部に形成された第１導電型の第４の半導体領域と、
    前記第４の半導体領域と第３の半導体領域と第１の半導体領域とにそれぞれ接するように形成された溝部内に絶縁膜を介して設けられた制御電極と、
    前記第１導電型の半導体層の前記第１の面とは反対側の第２の面に電気的に接続された第１の電極と、
    前記第３および第４の半導体領域に接合するよう形成された第２の電極と、
    前記第２の半導体領域の上に設けられ、前記絶縁膜から離間し、前記第１の半導体領域と前記第２の半導体領域とにそれぞれ接するように形成され、その底面は前記制御電極の底面よりも深く、前記第２の半導体領域の上面を被覆する第２導電型の第５の半導体領域と、
    を備えたことを特徴とする半導体装置。
  3. 前記第５の半導体領域の不純物濃度は、前記第３の半導体領域の不純物濃度よりも高いことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第５の半導体領域は、前記第２の電極に接続されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
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