JP2014013893A - トンネル電界効果トランジスタデバイスおよびそのデバイスの製造方法 - Google Patents

Abstract

【課題】トンネル電界効果トランジスタデバイス（ＴＦＥＴ）およびそのデバイスの製造方法を提供する。
【解決手段】少なくとも以下の層、高ドープされたドレイン層６、高ドープされたソース層２、チャネル層５、ソース層２に沿って延びるゲート誘電体層８とゲート電極層９、およびゲート誘電体層８とソース層２との間にこれらに沿って延びる高ドープポケット層３、を含み、ポケット層３はソース層２およびチャネル層５の間まで、これらに沿って延びている。
【選択図】図１

Description

本発明は、第１請求項のプレアンブルにかかるトンネル電界効果トランジスタデバイス（ＴＦＥＴ）に関連する。

本発明は、また、そのデバイスの製造方法に関する。

そのようなＴＦＥＴデバイスは、既に当業者に知られている。米国特許ＵＳ５５８９６９６は、例えば、少なくとも以下の層：
ドレイン半導体材料からなる、高くｎドープされたドレイン層、
ドレイン層に対して反対にドープされ、高くｐドープされた、ソース半導体材料からなるソース層、および
ゲート誘電体層とゲート電極層を含むゲート構造、
からなるトンネル電界効果トランジスタデバイス（ＴＦＥＴ）について記載される。

ゲート電極層はソース層に沿って延び、一方ゲート電極層は、ソース層に面するゲート誘電体層の面と反対のゲート誘電体層の面に沿って延びる。ゲート電極層はゲート誘電体層を越えて延びない。デバイスは更にソース層に対して高くカウンタードープされた層を含み、これにより、ｎドープのポケット層は、ゲート誘電体層とソース層の間でこれらに沿って延びる。

しかしながら、そのようなＴＦＥＴは、ソースからカウンタードープされた層に基板を通る電荷キャリアの流れを、ゲートを用いて効率的に制御できず、電荷キャリアは、ソースからゲート電極で覆われていないｎドープポケット層の一部にトンネルし、入力特性の望まないテイルによるより悪い閾値下の振れ（subthreshold swing）となる。そのようなＴＦＥＴの他の欠点は、少なくとも（別のエピタキシャル成長により直ちに先行されないエピタキシャル成長を意味する）（多量のトラップを形成し、これによりオフ状態のリーク電流を引き起こす）エピタキシャル再成長か、（接合が急峻に形成できない）注入無しに形成できないことである。

2008 International Symposium on VLSI Technology, Systems and Applications (VLSI-TSA)の“Green Transistor - A VDD Scaling Path for Future Low Power ICs”において、Huらは、ＴＦＥＴについて類似のコンセプトを発表した。このＴＦＥＴは以下の層：
ドレイン半導体材料からなる高くｐドープされたドレイン層、
ソース半導体材料からなる高くｎドープしたソース層、
ゲート誘電体層とゲート電極層を含むゲート構造、
ソース層に対してカウンタードープされ、ソース層とゲート構造のゲート誘電体層との間にこれらに沿って延びるポケット層、
ソースとドレイン層の間に配置されたチャネル半導体材料からなる低ドープチャネル層、を含む。

ゲート誘電体層はポケット層とチャネル層に沿って延び、一方、ゲート電極層は、ポケット層と、ポケット層とチャネル層に面するゲート誘電体層の面と反対のゲート誘電体層の面に隣り合うゲート誘電体層に沿って延びる。ゲート電極層は、ゲート誘電体層を超えて延びない。

しかしながら、そのようなＴＦＥＴでは、デバイスがポケットの絶対的および相対的なドーピングレベルと位置に比較的敏感であるため、デバイスの動作にとって重要なソースとポケット層の相対位置とドーピングを、ＴＦＥＴの製造中に厳密な制御できない。そのようなＴＦＥＴの他の欠点は、少なくとも（多量のトラップを形成し、これによりオフ状態のリーク電流を引き起こす）エピタキシャル再成長か、（接合が急峻に形成できない）注入無しに形成できないことである。

それゆえに改良されたＴＦＥＴデバイスを提供することが、本発明の目的である。

これは、第１請求項の特徴部分にかかる本発明のＴＦＥＴデバイスによって達成される。

それに加えて、ポケット層は、ソース層とチャネル層の間まで、これらに沿って延びる。

そのような構成では、ゲート誘電体層とゲート電極層がソース層およびポケット層に沿って配置されている、ポケット層およびソース層のアセンブリで活性領域が定義される。活性領域では、所望のトンネル電流が形成される。ソース層からポケット層に向って、活性領域中に電荷キャリアがトンネルした後、それらは、ゲート構造の近くの、チャネル層中のゲート誘起低電位障壁透過層を通って、ドレイン層に排出される。

そのような構成は、ソース層から、通常はゲート制御されない領域である、活性領域の外部の領域中のドレイン層に、電荷キャリアの流れの改善された抑制を可能にすることが分かった。

そのようなデバイスで、改善された動作は、トンネル電流の急激な増加と、急峻な閾値下の勾配により可能になることが更に分かった。

更に、活性領域は、ゲート構造とポケット層に沿って延び、ソース層は互いに沿って配置され、電荷キャリアがソース層に向かってトンネルするために比較的広い面積が得られ、トンネル電流の可能性が増加する。

また、ポケット層の存在は、活性層に向かうトンネルが起きるように供給されるオンセット電圧を減らすことが分かり、そして電界誘起量子閉じ込めの量を減らすことが分かる。それゆえに、ソース領域から直接チャネル領域中への、電荷キャリアの望まないトンネルは、特に以下で説明するようなリークストップ層の存在により、避けることができる。なぜなら、ソース領域から直接チャネル中への望まない電荷キャリアのトンネルのために必要な電圧より低い電圧で、活性領域中への所望のトンネルが開始するためである。

また、選択エッチングに基づく、そのようなポケット層を形成するプロセス手続きは、その上にゲート誘電体が堆積される、高品質のポケット表面となり、これは、デバイスの動作に重要である、例えば粗さがより少なく、より低い欠陥密度を有することを意味する。これは以下において更に複雑である。

本発明の好適な具体例では、ゲート電極層とゲート誘電体層の少なくとも一部は、少なくともチャネル層の一部に沿って延びる。

本発明の好適な具体例では、少なくともチャネル層の一部に沿って延びるゲート誘電体層の少なくとも一部は、チャネル層と接続される。

本発明の好適な具体例では、ゲート電極層は、もし存在しても、ドレイン層および／またはドレインコンタクト電極に沿って実質的に延びず、これにより、ドレイン層中またはドレイン−チャネル接合近傍での望まないバンド間トンネルを避けて、同時に比較的小さなゲート−ドレインキャパシタンスを保つ。

本発明の好適な具体例では、ソース層、ポケット層、チャネル層、およびドレイン層は実質的に平坦で、互いの上に沿って配置される。

しかしながら、好適な具体例では、ＴＦＥＴは３次元Ｆｉｎ−ＦＥＴ状の構造（Ｆｉｎ−ＴＦＥＴ）であり、フィン状構造がソース層を形成するか、または、ＴＦＥＴは垂直ナノ構造（ナノワイヤ）でありナノワイヤがソース層を形成する。

本発明の好適な具体例では、ポケット層は、チャネル層やドレイン層に対するエッチストップ層である。そのようなエッチストップ層は、本発明にかかるＴＦＥＴの改良された製造方法を可能とし、例えば、低減されたポケット表面粗さ、改良されたポケット膜厚制御、および活性領域中でのトンネルのより均一な開始を可能とする。

本発明の好適な具体例では、ドレイン層はドレインコンタクト電極と電気的に接続し、および／またはソースはソースコンタクト電極と電気的に接続し、および／またはゲート電極はゲートコンタクト電極と電気的に接続する。

本発明は、また、本発明にかかるＴＦＥＴの製造方法に関する。

本発明の好適な具体例では、ソース層、ポケット層、チャネル層およびドレイン層を含む層スタックが提供される。その後に、ドレイン層とチャネル層の一部がポケット層まで除去され、その後、層スタックの露出した表面上にゲート誘電体層が形成され、その後、ゲート誘電体層にゲート電極が形成される。

本発明にかかるＴＦＥＴのそのような製造方法は、ソースおよびポケット層の相対位置とドーピングがより良く制御でき、これはデバイスの動作のために重要であることが分かった。なお、エピタキシャル再成長または注入工程を避けることで、トラップアシストトンネルや好適には定められない接合の発生を避ける。

本発明の好適な具体例では、ゲート電極層は、もし存在しても、実質的に、ドレイン層に沿って延びず、および／またはドレインコンタクト電極に沿って延びず、更に、ドレイン層中またはドレイン−チャネル接合近傍での望まないバンド間トンネルを避けて、同時に比較的小さなゲート−ドレインキャパシタンスを保つ。

本発明の好適な具体例では、少なくとも部分的にエッチストップ層まで、好適にはウェットまたはドライの選択エッチング技術で、エッチングすることにより、ドレイン層およびチャネル層の一部がポケット層まで除去される。例えばエッチストップ層は、チャネル層とポケット層との間にこれらに沿って存在するか、またはポケット層がエッチストップ層となる。好適には、エッチストップ層の材料は、その周囲の層の材料とは異なり、選択除去プロセスを可能にする。

本発明の好適な具体例では、エッチストップ層はポケット層である。そのような構成では、ドレイン層とチャネル層をポケット層まで選択的に除去するために、１つの工程で十分である。そのような方法では、より粗くなく、より低欠陥密度の、ポケット層の改良された表面品質を得ることができ、閾値下の勾配を小さくすることが分かっている、ソース層から活性領域中にトラップを介して電荷キャリアがトンネルするいわゆるトラップアシストトンネリング（ＴＡＴ）を避けることができる。

本発明の代わりの具体例では、エッチストップ層はポケット層とは異なり、ドレイン層とチャネル層をエッチストップ層までエッチングした後に、例えば選択除去法により除去される。そのような方法は、ポケット層の改良された表面品質を可能にし、閾値下の勾配を小さくすることが分かっている、ソース層から活性領域中にトラップを介して電荷キャリアがトンネルするいわゆるトラップアシストトンネリング（ＴＡＴ）を避けることができる。そのような構成では、エッチストップ層は、好適には、リークストップ層としても機能して、ソースからドレインに層スタックのバルクを通る電流を防止する。そのような場合、エッチストップ層は、好適には１０^１６ｃｍ^−３以上、例えば１０^１６ｃｍ^−３と５×１０^２０ｃｍ^−３の間、好適には１０^１７ｃｍ^−３と１０^２０ｃｍ^−３の間のドーピングレベルを有する半導体材料から形成される。エッチストップ層は、好適にはソース層と同じドーピング型（ｎ型またはｐ型）である。

本発明の好適な具体例では、特にエッチストップ層がポケット層である場合の具体例では、もし存在するならば、リークストップ層がポケット層とチャネル層との間に形成され、ソースからドレインに層スタックのバルクを通る電流の流れを防止する。このリークストップ層は、好適には部分的に選択的に除去され、更に好適には、ドレインおよびチャネル層の一部の選択除去中に除去される。好適には、ゲート誘電体およびゲート電極は、リークストップ層の少なくとも一部に沿って延びる。リークストップ層は、好適には１０^１６ｃｍ^−３以上、例えば１０^１６ｃｍ^−３と５×１０^２０ｃｍ^−３の間、好適には１０^１７ｃｍ^−３と１０^２０ｃｍ^−３の間のドーピングレベルを有する半導体材料から形成される。リークストップ層は、好適にはソース層と同じドーピング型（ｎ型またはｐ型）である。

本発明にかかる方法の好適な具体例では、ドレインコンタクト電極がドレイン層の上に形成される、そのような構成では、ドレインコンタクト電極は、例えばウエットエッチングのような、エッチングプロセスのマスクとして使用される。そのような構成では、ドレインコンタクト電極は、例えばアンダーエッチされる。ドレインコンタクト電極とドレイン層での形状の急激な変化により、ゲート電極層はその位置で中断され、ゲート層とドレイン層の短絡を防止する。発明に対しては重要ではないが、ゲート誘電体層はドレインコンタクト電極とドレイン層の位置で中断されないで残る。

本発明は、更に、以下の記載や添付された図の手段により、更に明らかにされるであろう。

本発明にかかるトンネル電界効果トランジスタ（ＴＦＥＴ）の具体例の断面図を示す。 本発明にかかるトンネル電界効果トランジスタ（ＴＦＥＴ）の異なる具体例の断面図を示す。 本発明にかかるトンネル電界効果トランジスタ（ＴＦＥＴ）の他の具体例の概略図を示す。 本発明にかかるトンネル電界効果トランジスタ（ＴＦＥＴ）の他の具体例の断面図を示す。 本発明にかかる方法の具体例を示す。 本発明にかかる方法の具体例を示す。 本発明にかかる方法の具体例を示す。 本発明にかかる方法の具体例を示す。 本発明にかかる方法の具体例を示す。 本発明にかかる方法の具体例を示す。

以下の詳細な説明では、本発明の全体の理解と、特別な具体例でどのように実施されるかを提供するために、多数の特定の細部が述べられる。しかしながら、本発明はそれらの細部無しでも実施できることが理解されるであろう。他の例では、公知の方法、手続き、および技術については、本発明を不明確にしないために詳細には述べられない。本発明が、特定の具体例に関して、特定の図面を参照しながら記載されるが、本発明はこれに限定されるものではない。ここに含まれ記載された図面は模式的であり、本発明の範囲を限定するものではない。図面において同じ要素の大きさは誇張され、それゆえに図示目的で縮尺通りではない。

本発明は特別な具体例に関して、所定の図面を参照しながら記載されるが、本発明はこれに限定されるものではなく、請求の範囲により限定される、記載された図面は、単に模式的であり、限定的ではない、図面において、図示目的のために、いくつかの要素の大きさは誇張されて、縮尺通りではない。寸法と相対寸法は、本発明の実施のために、実際の縮小に対応する必要はない。

更に、説明や請求の範囲の中の第１、第２、第３などの用語は、類似の要素の間で区別するために使用され、順序または時間的な順番のために記載される必要はない。用語は適当な状況下で入れ替え可能であり、本発明の具体例は、ここで記載や図示された以外の順序でも実施することができる。

更に、説明や請求の範囲中の上、下、上に、下に等の用語は記載目的で使用され、相対的な位置を示す必要は無い。そのように使用された用語は、適当な条件下で入れ替え可能であり、ここで記載された本発明の具体例はここで記載や図示された以外の方向でも実施が可能であることが理解されるであろう。

請求の範囲中で使用される「含む（comprising）」の用語は、それ以降に列挙された手段に限定されるものと解釈されるべきではなく、これは他の具体例や工程を排除しない。言及された特徴、整数、工程、または成分の存在を、言及されたように特定して解釈すべきであり、１またはそれ以上の他の特徴、整数、工程、または成分、またはそれらのグループの存在や追加を排除しない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡおよびＢのみからなるデバイスに限定すべきではない。

図１は、本発明にかかるトンネル電界効果トランジスタ（ＴＦＥＴ）の具体例の断面図である。

より正確には、図１は、少なくとも以下の層から形成されるトンネル電界効果トランジスタ（ＴＦＥＴ）を示す。
例えば１０^１６ｃｍ^−３と５×１０^２０ｃｍ^−３の間、好適には１０^１７ｃｍ^−３と１０^２０ｃｍ^−３の間のような、１０^１６ｃｍ^−３以上のドーピングレベルを有する、ドレイン半導体材料からなる高ドープされたドレイン層６。
例えば１０^１６ｃｍ^−３と５×１０^２０ｃｍ^−３の間、好適には５×１０^１８ｃｍ^−３と１０^２０ｃｍ^−３の間のような、１０^１６ｃｍ^−３以上のドーピングレベルを有する、ドレイン層に対して反対にドープされた、ソース半導体材料からなる高ドープされたソース層２。
例えば０ｃｍ^−３と１０^１８ｃｍ^−３の間、好適には１０^１５ｃｍ^−３と１０^１７ｃｍ^−３の間のような１０^１８ｃｍ^−３より低いドーピングレベルの低ドープまたはアンドープのチャネル半導体材料からなるチャネル層５。チャネル層５は、ソース２とドレイン層６との間に配置される。
ゲート誘電体層８とゲート電極層９とを含むゲート構造８、９。ゲート誘電体層８は、ソース層２に沿って延び、ゲート電極層９は、ソース層２に面するゲート誘電体層８の面と反対のゲート誘電体層８の面に沿ったゲート誘電体層に沿って延びる。ゲート電極層９は、ゲート誘電体層８を超えて延びない。ゲート電極層９とゲート誘電体層８の少なくとも一部は、チャネル層５の少なくとも一部に沿って延びても良い。
ゲート誘電体層８とソース層２との間にこれらに沿って延びる、高ドープのポケット層３。ポケット層３は、例えば１０^１６ｃｍ^−３と５×１０^２０ｃｍ^−３の間、好適には１０^１７ｃｍ^−３と１０^２０ｃｍ^−３の間のような、１０^１６ｃｍ^−３以上のドーピングレベルを有する半導体材料からなる。

ソース層２は、ｐドープ層またはｎドープ層のいずれでも良い。ドレイン層は、ソース層に対してカウンタードープである。

チャネル層５は、もしドープされた場合、ＴＦＥＴの所望の特徴に依存してｐドープ層またはｎドープ層のいずれでも良い。

ポケット層３は、好適には、必ずしも必要ではないが、ソース層２に対してカウンタードープでの良い。

図１において、ポケット層３が、ソース層２とチャネル層５との間まで、それらに沿って延びるのが見られる。

異なる層に対して、どのようなタイプの半導体材料を選択しても良く、例えばＳｉ、Ｇｅ、Ｃまたはそれらの２元化合物のようなＩＶ族材料、またはＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎまたはそれらの２元、３元、または４元化合物のようなＩＩＩ／Ｖ族材料、またはＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、０またはそれらの２元、３元、または４元化合物のようなＩＩ／ＶＩ族材料、またはカーボンナノチューブ、グラフェン等の、少なくとも１つから選択される材料から選択されても良い。好適には、結果のヘテロ構造は、類似の格子定数を有する材料からなり、結果のヘテロ構造界面は、高品質を有し、これは低欠陥密度を意味する。そのような材料の組み合わせの例は、ＩｎＰ／Ｉｎ_０．５３Ｇａ_０．４７Ａｓ（格子整合）、ＩｎＡｓ／ＧａＳｂ（０．６％の小さな格子不整合）、Ｉｎ_０．５３Ｇａ_０．４７Ａｓ／ＧａＡｓ_０．５Ｓｂ_０．５（格子整合）である。

好適には、チャネル層５の少なくとも一部に沿って延びるゲート誘電体層８の少なくとも一部は、チャネル層５と接続されることがわかる。

他の代わりの具体例が以下で説明されるけれども、ソース層２、ポケット層３、チャネル層６、およびドレイン層６は実質的に平坦で、互いの上に沿って配置されることが更に示される。

上述のようなポケット層３とソース層２のアセンブリ中に形成された活性領域１２は、明確化のために、破線により模式的に規定される。

更に、図１は、好適には、ドレイン層６はドレインコンタクト電極７と電気的に接続し、および／またはソース２はソースコンタクト電極１０と電気的に接続し、および／またはゲート電極９はゲートコンタクト電極１１と電気的に接続することを示す。

図１は、ソース層２は好適には基板１の上に堆積されることを示し、更に、ソースコンタクト電極１０が基板１０の反対側の上に形成されることを示す。これは、しかしながら、本発明では重要ではなく、ソースコンタクト電極１０は、ソース層２の上に直接形成されても良く、例えばＴＦＥＴの所望の特徴によって基板層１は省略されても良い。

図１に示される具体例では、エッチストップ層４がチャネル層５とポケット層３との間に、これらに沿って存在する。図２は、ポケット層３がエッチストップ層４であり、好適にはリークストップ層１３が加えられる点で、図１とは異なり、図１では、リークストップ層１３はエッチストップ層４である。リークストップ層１３は、もし存在するならば、ドープされ、好適にはソース層２と同じドーピングである必要なない。リークストップ層は、例えば１０^１６ｃｍ^−３と５×１０^２０ｃｍ^−３の間、好適には１０^１７ｃｍ^−３と１０^２０ｃｍ^−３の間のような、１０^１６ｃｍ^−３以上のドーピングレベルを有する半導体材料からなる。

図１および図２に見られるように、チャネル５とドレイン層６と、もし存在するのであれば、図１に示すように、例えばポケット層３から分離された場合にリークストップ層としてこの構成で機能するエッチストップ層４と、図２に示すように、例えばポケット層３がエッチストップ層４の場合のリークストップ層１３は、ドレインコンタクト電極７に向かって先が細くなった区切られたエッジを有し、本発明にかかるＴＦＥＴの方法で、これは、例えば製造方法の結果として、特に特別なエッチングで、更に特別なウエットエッチングで形成される。細くなったエッジは、例えばＩｎＧａＡｓでは、特にＩｎ_０．５３Ｇａ_０．４７Ａｓでは｛１１１｝面のような、比較的稠密な原子を有する面に沿って形成され、更に表面品質を改良するのが好ましい。

図３は、ＴＦＥＴが３次元Ｆｉｎ−ＦＥＴ状の構造（Ｆｉｎ−ＴＦＥＴ）を有し、フィン状の構造がソース層２を形成する代わりの具体例を示す。

示された具体例では、エッチストップ層４は好適にはリークストップ層１３として機能し、ポケット層３から分離される。上でも述べたが、ポケット層３はエッチストップ層４になることができ、この場合、重要ではないが好適には、リークストップ層１３は図３に示されるエッチストップ層４の代わりに適用される。

図３で更に明らかなように、好適にはチャネル５とドレイン６と、もし存在するのであれば、例えばポケット層３から分離された場合のエッチストップ層４、および例えばポケット層３がエッチストップ層４である場合のリークストップ層１３は、もはや、ドレインコンタクト電極７に向かって細くなる区切られたエッジを有さない。

図４は、縦型ナノ構造（ナノワイヤ）のＴＦＥＴを示す。図４に示すように、ナノワイヤは、好適には、ソース層２を通る対称軸に関して対称である。

具体例では、図３および図４に示すように、上で説明されているようにエッチストップ層４はポケット層３から分離されているが、ポケット層３はエッチストップ層４でも良く、この場合、重要では無いが好適にはリークストップ層１３がエッチストップ層４の代わりに適用される。

更に、図４で明らかなように、好適には、チャネル５とドレイン層６と、もし存在する場合には、例えばポケット層３から分離された場合のエッチストップ層４と、例えばポケット層３がエッチストップ層４の場合のリークストップ層１３とは、ドレインコンタクト電極７に向かって細くなる区切られたエッジを有さない。

図５ａから図５ｈは、図１に示されるＴＦＥＴを製造する本発明にかかる方法の具体例を示す。

図５ａは、ソース層２、ポケット層３、チャネル層５およびドレイン層６を含む層スタックを示す。この層スタックでは、エッチストップ層４とポケット層３が互いに異なる。
更に、本発明では重要ではないが、基板層とソースコンタクト電極１０が提供される。
加えて、ドレインコンタクト電極７が示され、これはドレイン層６の上に提供される。

続いて、ポケット層３まで、ドレイン層６とチャネル層５の一部が撤去される。これは、例えば図５ｂと図５ｃに示されており、例えば、ドライエッチングまたは好適にはウエットエッチングで行われる。エッチストップ層４の材料と好適にはドレインコンタクト電極層７の材料は、エッチングされないように選択され、一方、ドレイン層６の材料とチャネル層５の材料は、エッチングされるように選択されることがわかる。説明したように、細くなったエッジは使用されたエッチング技術の結果であり、示された場合はウエットエッチングの結果である。続く工程で、例えばエッチストップ層４は実質的にポケット層３を覆っているため、エッチストップ層４はまた図５ｃに示すように部分的に除去され、ゲート構造８、９の適用のためにポケット層３を露出させる。

例えばエッチストップ層４とポケット層３が同一の場合、後続のエッチストップ層４の除去は不要である。そのような場合、リークストップ層１３はポケット層３とチャネル層５との間に形成され、ソース層２からドレイン層６に層スタックのバルクを通って電流が流れるのを防止し、リークストップ層１３の材料は、好適には、チャネル層５とドレイン層６と同時に除去されるように選択される。しかしながら、そのような具体例は、図には表されていない。

更に、図５ｄは、本発明にかかる方法の更なる工程を示す。この工程では、ゲート誘電体層８が層スタックの露出した表面に適用され、その後ゲート電極層９がゲート誘電体層８に提供される。ドレインコンタクト電極７は、例えばアンダーエッチされていることは明らかである。ドレインコンタクト電極７とドレイン層６とで形状が急激に変わるため、ゲート電極層９はこの位置で中断され、ゲート電極層９とドレイン層６との短絡を防止する。ゲート誘電体層８は、本発明には重要ではないが、ドレインコンタクト電極９とドレイン層６とで中断されないままである。

図５ｅは、基板１までの層スタックの一部の好適な除去を示し、図５ｆは、これに続く好適な、図５ｅで得られた層スタックの、ＴＦＥＴを電気的に分離するための誘電体材料による被覆工程であり、ゲート電極層９を電気的に接続するためのゲートコンタクト電極１１の形成である。最後に、上面が、少なくとも部分的に、ドレインコンタクト電極７と接続するためにドレインコンタクト電極７まで除去される。

Claims (16)

1. トンネル電界効果トランジスタデバイス（ＴＦＥＴ）であって、少なくとも以下の層：
   例えば１０^１６ｃｍ^−３と５×１０^２０ｃｍ^−３の間、好適には１０^１７ｃｍ^−３と１０^２０ｃｍ^−３の間のような、１０^１６ｃｍ^−３以上のドーピングレベルを有する、ドレイン半導体材料からなる高ドープされたドレイン層（６）、
   例えば１０^１６ｃｍ^−３と５×１０^２０ｃｍ^−３の間、好適には５×１０^１８ｃｍ^−３と１０^２０ｃｍ^−３の間のような、１０^１６ｃｍ^−３以上のドーピングレベルを有する、ドレイン層に対して反対にドープされた、ソース半導体材料からなる高ドープされたソース層（２）、
   例えば０ｃｍ^−３と１０^１８ｃｍ^−３の間、好適には１０^１５ｃｍ^−３と１０^１７ｃｍ^−３の間のような１０^１８ｃｍ^−３より低いドーピングレベルの低ドープの、またはアンドープのチャネル半導体材料からなり、ソース（２）とドレイン層（６）との間に配置されるチャネル層（５）、
   ゲート誘電体層（８）とゲート電極層（９）とを含むゲート構造（８、９）であって、ゲート誘電体層（８）はソース層（２）に沿って延び、ゲート電極層（９）はソース層（２）に面するゲート誘電体層（８）の面と反対のゲート誘電体層（８）の面に沿ったゲート誘電体層に沿って延び、ゲート誘電体層（８）を超えて延びないゲート構造（８、９）、
   例えば１０^１６ｃｍ^−３と５×１０^２０ｃｍ^−３の間、好適には１０^１７ｃｍ^−３と１０^２０ｃｍ^−３の間のような、１０^１６ｃｍ^−３以上のドーピングレベルを有する半導体材料からなり、ゲート誘電体層（８）とソース層（２）との間にこれらに沿って延びる、高ドープのポケット層（３）、
   から形成され、
   ポケット層（３）は、ソース層（２）とチャネル層（５）との間にこれらに沿って延びることを特徴とするＴＦＥＴ。
2. ポケット層（３）は、ソース層（２）に対してカウンタードープされた請求項１に記載のＴＦＥＴ。
3. 少なくともゲート誘電体層（８）の一部は、少なくともチャネル層（５）の一部に沿って延びて、チャネル層（５）と接続する請求項１または２に記載のＴＦＥＴ。
4. ソース層（２）、ポケット層（３）、チャネル層（５）、およびドレイン層（６）は、実質的に平坦で、互いに上部に沿うように配置される請求項１〜３のいずれかに記載のＴＦＥＴ。
5. ＴＦＥＴは、３次元Ｆｉｎ−ＦＥＴ状の構造（Ｆｉｎ−ＴＦＥＴ）を有し、フィン状の構造はソース層（２）を形成する請求項１〜３のいずれかに記載のＴＦＥＴ。
6. ＴＦＥＴは、垂直ナノ構造（ナノワイヤ）である請求項１〜３のいずれかに記載のＴＦＥＴ。
7. ドレイン層（６）はドレインコンタクト電極（７）と接続し、および／またはソース（２）はソースコンタクト電極（１０）と電気的に接続し、および／またはゲート電極（９）は、ゲートコンタクト電極（１１）と電気的に接続する、請求項１〜６のいずれかに記載のＴＦＥＴ。
8. エッチストップ層（４）は、チャネル層（５）とポケット層（３）との間にこれらに沿って存在し、エッチストップ層は、例えば１０^１６ｃｍ^−３と５×１０^２０ｃｍ^−３の間、好適には１０^１７ｃｍ^−３と１０^２０ｃｍ^−３の間のような、１０^１６ｃｍ^−３以上のドーピングレベルを有する半導体材料から形成される請求項１〜７のいずれかに記載のＴＦＥＴ。
9. リークストップ層（１３）は、チャネル層（５）とポケット層（３）との間に、これらに沿って存在し、リークストップ層は、例えば１０^１６ｃｍ^−３と５×１０^２０ｃｍ^−３の間、好適には１０^１７ｃｍ^−３と１０^２０ｃｍ^−３の間のような、１０^１６ｃｍ^−３以上のドーピングレベルを有する半導体材料から形成される請求項１〜８のいずれかに記載のＴＦＥＴ。
10. 請求項１〜９のいずれかにかかるＴＦＥＴの製造方法。
11. ソース層（２）、ポケット層（３）、チャネル層（５）、およびドレイン層（６）を含む層スタックが形成され、その後にドレイン層（６）とチャネル層（５）の一部がポケット層（３）まで除去され、その後にゲート誘電体層（８）が層スタックの露出した表面に適用され、その後にゲート電極層（９）がゲート誘電体層（８）に適用される請求項１０に記載のＴＦＥＴの製造方法。
12. エッチストップ層（４）までの少なくとも部分的なエッチングにより、ドレイン層（６）とチャネル層（５）の一部がポケット層（３）まで除去される請求項１１に記載のＴＦＥＴの製造方法。
13. エッチストップ層（４）はポケット層（３）である請求項１２に記載のＴＦＥＴの製造方法。
14. リークストップ層（１３）は、ポケット層（３）とチャネル層（５）との間に提供され、ソース（２）からドレイン（６）に層スタックのバルクを通って流れる電流を防止する請求項１３に記載のＴＦＥＴの製造方法。
15. エッチストップ層（４）はポケット層（３）とは異なり、ドレイン層（６）とチャネル層（５）の一部をエッチング除去した後に除去される、少なくとも請求項８と組み合わせた請求項１２に記載のＴＦＥＴの製造方法。
16. ドレインコンタクト電極（７）は、ドレイン層（６）の上に形成される請求項１０〜１５のいずれかに記載のＴＦＥＴの製造方法。

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