JPS6399580A - トンネル注入制御半導体デバイス - Google Patents
トンネル注入制御半導体デバイスInfo
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- JPS6399580A JPS6399580A JP62250183A JP25018387A JPS6399580A JP S6399580 A JPS6399580 A JP S6399580A JP 62250183 A JP62250183 A JP 62250183A JP 25018387 A JP25018387 A JP 25018387A JP S6399580 A JPS6399580 A JP S6399580A
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- semiconductor device
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Landscapes
- Bipolar Transistors (AREA)
- Non-Volatile Memory (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体デバイスの微細化高速化の極限にある
デバイスであり、制御電極の静電誘導効果によりソース
前面の電位分布を制御しトンネル注入電流を制御する半
導体デバイスに関する。
デバイスであり、制御電極の静電誘導効果によりソース
前面の電位分布を制御しトンネル注入電流を制御する半
導体デバイスに関する。
従来、キＡ・リアの注入量制御を動作原理と覆る１−ラ
ンジスタには、バイポーラ１−ランジスタ（以下Ｂ Ｐ
王ど称づ）及び静電誘ＩＩ ＋−ランジスタ〈以下ＳＩ
Ｔと称す）がある。Ｂｌ）Ｔでは、制御電極であるベー
ス電極の電圧でベースの電位をベース抵抗を介して制御
し、エミッタから流れ込む少数キャリアの量を制御して
いる。一方、ＳＩＴでは、電流の流れるチャンネル領域
は殆んともしくは完全に空乏化し、制御電極であるグー
１へ電極の電圧でチャンネル領域を容量結合で制御し、
ソース領域からのキャリアの注入量を制御している。い
ずれのトランジスタにおいても、電位障壁を熱■ネルギ
により越えて流れる電流を制御しているわけである。従
って、それほど多くはないが、電位障壁とソースもしく
は丁ミッタの間に、キャリノアの蓄積効果が存在し、超
高速動作時の速度制限の一つの要因になっていた。
ンジスタには、バイポーラ１−ランジスタ（以下Ｂ Ｐ
王ど称づ）及び静電誘ＩＩ ＋−ランジスタ〈以下ＳＩ
Ｔと称す）がある。Ｂｌ）Ｔでは、制御電極であるベー
ス電極の電圧でベースの電位をベース抵抗を介して制御
し、エミッタから流れ込む少数キャリアの量を制御して
いる。一方、ＳＩＴでは、電流の流れるチャンネル領域
は殆んともしくは完全に空乏化し、制御電極であるグー
１へ電極の電圧でチャンネル領域を容量結合で制御し、
ソース領域からのキャリアの注入量を制御している。い
ずれのトランジスタにおいても、電位障壁を熱■ネルギ
により越えて流れる電流を制御しているわけである。従
って、それほど多くはないが、電位障壁とソースもしく
は丁ミッタの間に、キャリノアの蓄積効果が存在し、超
高速動作時の速度制限の一つの要因になっていた。
本発明の目的は、こうしたキャリアの蓄積効果を殆んど
完全に除去し、極めて高速で動作Ｊる半導体デバイスを
提供づることである。
完全に除去し、極めて高速で動作Ｊる半導体デバイスを
提供づることである。
以下図面を参照しながら本発明の詳細な説明づる３゜
まず、ｐ ＋ ｎ接合ダイオ〜ドに逆バイアスを加えた
場合の１〜ンネル電流について）」（べる。直接）テ移
型トンネル電流密度の式は次式でＩｊえられる、。
場合の１〜ンネル電流について）」（べる。直接）テ移
型トンネル電流密度の式は次式でＩｊえられる、。
ただし、２：単位電荷、ｎｌｘ ：右効質吊、１）＝２
π毛ニブランク定数、ε督：バンドキャップ、■ｏＬ：
印加電圧、及びＦはｌｌ”ｌ’ｌ接合の最大で与えられ
る。ここで、ＮＤ：ｎ領域の不純物密ｍ、ε５：半導体
の誘電率、Ｖｂ；：ｐ”ｎ接合の拡散電位である。式く
１）、（２）で与えられるｐ”ｎ接合の逆方向１−ンネ
ル電流密度の逆り向印加電圧ユ依存性を第１図に承り。
π毛ニブランク定数、ε督：バンドキャップ、■ｏＬ：
印加電圧、及びＦはｌｌ”ｌ’ｌ接合の最大で与えられ
る。ここで、ＮＤ：ｎ領域の不純物密ｍ、ε５：半導体
の誘電率、Ｖｂ；：ｐ”ｎ接合の拡散電位である。式く
１）、（２）で与えられるｐ”ｎ接合の逆方向１−ンネ
ル電流密度の逆り向印加電圧ユ依存性を第１図に承り。
第１図は、半導体材料をＧａＡｓとして計紳した結果で
ある。従って、ε、＝１．４３ｅＶ、ε、＝１０．９ε
。である。ε。は真空の誘電率である。
ある。従って、ε、＝１．４３ｅＶ、ε、＝１０．９ε
。である。ε。は真空の誘電率である。
ｍ ＊ −（ｔ、−± １．、−ｓ
ｍｅ、 ｒｎｅ＋ｈ
であり、ＩＩＩ ｂ” ＝ ０ 、０６８ ｍ ＯＸ
ＩＩＩ ａｈ” ＝ ０．１２１１１０である。ｍｏは
自由電子の質量である。第１図には、電流密度が実線で
、電界強度が点線で示されている。Ｎは、ｎ領域の不純
物密度である。Ｎが大ぎくなるに゛っれ空乏層幅が狭く
なり、電界「が大きくなるから、電流密度は大きくなる
。例えば、Ｎ＝３Ｘ１Ｑ１８Ｑｌ−３では、電圧１Ｖで
３ Ｘ １０ｓＡ／ｃｍ２（１）電流密度が得られる。
ＩＩＩ ａｈ” ＝ ０．１２１１１０である。ｍｏは
自由電子の質量である。第１図には、電流密度が実線で
、電界強度が点線で示されている。Ｎは、ｎ領域の不純
物密度である。Ｎが大ぎくなるに゛っれ空乏層幅が狭く
なり、電界「が大きくなるから、電流密度は大きくなる
。例えば、Ｎ＝３Ｘ１Ｑ１８Ｑｌ−３では、電圧１Ｖで
３ Ｘ １０ｓＡ／ｃｍ２（１）電流密度が得られる。
ここで計算したように直接遷移でトンネル注入が生起す
る半導体材料の方が間接遷移のものよりも低い電圧でト
ンネル注入を効率よく起こすことができる。
る半導体材料の方が間接遷移のものよりも低い電圧でト
ンネル注入を効率よく起こすことができる。
第１図のように１５７られるトンネル電流を、制御電極
であるグー１−とドレイン電圧で制御する構造にしたも
のが本発明の半導体デバイスである。
であるグー１−とドレイン電圧で制御する構造にしたも
のが本発明の半導体デバイスである。
第２図に本発明の１ヘランジスタの動作を説明（るため
の断面構造を示す。ｐ１＋領域１１はソース領域、ｎ＋
領域１４はドレイン領域、１５及び１５′はゲート電極
であり、絶縁膜１６を介して電流通路となるｎ＋領領域
、ｎ領域１３の電位分布を制御している。各領域の不純
物密度は、グーｌ−・ゲート間隔にＪ、るが、ｐ＋＋領
域１１：５ｘ１０ −１Ｘｌ０”ｃｍ−３、ｎ＋１２＋
５ｘｌＯ−１ｘｌ０ ｃｍ 、ｎ１３：ｌＸ１０
〜 ｌＸ１０ Ｃｍ 、 ｎ １
４：１Ｘ１０′８〜５×１０２０ｃｌＴｌ−３である。
の断面構造を示す。ｐ１＋領域１１はソース領域、ｎ＋
領域１４はドレイン領域、１５及び１５′はゲート電極
であり、絶縁膜１６を介して電流通路となるｎ＋領領域
、ｎ領域１３の電位分布を制御している。各領域の不純
物密度は、グーｌ−・ゲート間隔にＪ、るが、ｐ＋＋領
域１１：５ｘ１０ −１Ｘｌ０”ｃｍ−３、ｎ＋１２＋
５ｘｌＯ−１ｘｌ０ ｃｍ 、ｎ１３：ｌＸ１０
〜 ｌＸ１０ Ｃｍ 、 ｎ １
４：１Ｘ１０′８〜５×１０２０ｃｌＴｌ−３である。
ｎ＋１２．１］１３各領域の不純物密度は、グー１−・
グー１ル間隔が短し舅よど、またソース・ドレイン間隔
が短い稈高くする。ゲート・ゲート間隔は例えば２μｍ
以上から１０００Ａ程麿、ソース・ドレイン間隔は、１
０００Ａから２〜３μｍ程度である。ｎ４“１２に接す
る絶縁膜１６は薄い程、有効にゲート電圧がｎ＋１２領
域に加わる３、トレインに正電圧を印加した状態のソー
ス・ドレイン方向の電位分布を第３図に示（。＜ａ＞は
グ−トにも正電圧を加えて導通状態になったときの電位
分布、（ｂ ）はゲートを零電位（ソースも同電位）と
したときの遮断状態での電位分布である。（ａ）では、
ゲートに正電圧が加わっているためソース前面の電位の
勾配がより急峻になっており、（ｂ）ではゲート電圧に
より、よりゆるやかになっている。この勾配から決まる
電界Ｅが（ａ ）では大きいからトンネル電流が流れ、
（ｂ）ではＥが小さいからトンネル電流が流れない。第
３図に示すように電流通路となるチャンネルの電位分布
が容量結合すなわち静電誘導効果により制御され、ソー
スからのトンネル電流が制御されることから、本発明の
トランジスタは、静電誘導トンネルトランジスタ（５ｔ
ａｔｉｃ Ｉｎｄｕｃｅｄ Ｔｕｎｎｅｌ
Ｔ ｒａｎｓｉｓｔ。
グー１ル間隔が短し舅よど、またソース・ドレイン間隔
が短い稈高くする。ゲート・ゲート間隔は例えば２μｍ
以上から１０００Ａ程麿、ソース・ドレイン間隔は、１
０００Ａから２〜３μｍ程度である。ｎ４“１２に接す
る絶縁膜１６は薄い程、有効にゲート電圧がｎ＋１２領
域に加わる３、トレインに正電圧を印加した状態のソー
ス・ドレイン方向の電位分布を第３図に示（。＜ａ＞は
グ−トにも正電圧を加えて導通状態になったときの電位
分布、（ｂ ）はゲートを零電位（ソースも同電位）と
したときの遮断状態での電位分布である。（ａ）では、
ゲートに正電圧が加わっているためソース前面の電位の
勾配がより急峻になっており、（ｂ）ではゲート電圧に
より、よりゆるやかになっている。この勾配から決まる
電界Ｅが（ａ ）では大きいからトンネル電流が流れ、
（ｂ）ではＥが小さいからトンネル電流が流れない。第
３図に示すように電流通路となるチャンネルの電位分布
が容量結合すなわち静電誘導効果により制御され、ソー
スからのトンネル電流が制御されることから、本発明の
トランジスタは、静電誘導トンネルトランジスタ（５ｔ
ａｔｉｃ Ｉｎｄｕｃｅｄ Ｔｕｎｎｅｌ
Ｔ ｒａｎｓｉｓｔ。
ｒ：５ＩＴＴ）と呼ばれる。トンネル電流を多く流そう
とすればｎ＋１２領域の不純物密度は高い方が良く、ま
たその厚さは薄い方が良い。
とすればｎ＋１２領域の不純物密度は高い方が良く、ま
たその厚さは薄い方が良い。
例えば厚さは０．２μｍから０．０３μｍといったよう
にである。ｎ＋１２領域の厚さが薄くなったときには、
ゲート・ゲート間隔も狭くする必要がある。チャンネル
全面をより有効に制御して電流を流すようにするためで
ある。例えば、１μｍから０．１μｍといったようにで
ある。
にである。ｎ＋１２領域の厚さが薄くなったときには、
ゲート・ゲート間隔も狭くする必要がある。チャンネル
全面をより有効に制御して電流を流すようにするためで
ある。例えば、１μｍから０．１μｍといったようにで
ある。
絶縁層１６は、ＳｉであればＳｉＯ２、Ｓｉ３Ｎ４、Ａ
見２０．、／ＩＮ等もしくはこれらの複合膜、ＧａＡＳ
であれば、ＧａＯ工Ｎｙ−８ｉ 、Ｎ４、Ａ、１２０３
、ＡｉＮ等である。
見２０．、／ＩＮ等もしくはこれらの複合膜、ＧａＡＳ
であれば、ＧａＯ工Ｎｙ−８ｉ 、Ｎ４、Ａ、１２０３
、ＡｉＮ等である。
これまで、ソース領域・ドレイン領域が互いに逆導電型
の高不純物密度領域で構成された構造のトランジスタで
説明してきたが、ソース・ドレインが同導電型の高不純
物密度領域で構成される場合にも、本発明の趣旨を生か
したトランジスタは形成できる。その実施例を第４図に
示す。ｎ４８領域３１がソース領域、ｎ十領域３４がド
レイン領域、３５．３５）がゲート電極、３６が絶縁層
である。ｐ＋領域３２がソースに対する電位障壁を作る
領域で、いわば真のゲート領域となっている。ｎ領域３
３は殆んど空乏化するようになって、不純物密度が決め
られる。ｐ＋領域３２の厚さ及び不純物密度は、ソース
ｎ＋＋領域との拡散電位及びｎ＋ドレイン領域との拡散
電位とトレインに加わる電圧で全領域空乏化するように
設定される。ｎ＋１ソース領域の不純物密度は、１０′
９〜ｌＸ１０”Ｃｌ１１−３、ｐ＋領域３２及びドレイ
ンｎ’？領域３４はそれぞれ５×１０〜１Ｑｃｍ 、ｎ
領域３３は１０〜１Ｑｃｍ 程度である。トレインに
正電圧を印加したときのソース・ドレイン方向の電位分
布を第５図に示す。空乏化したｐ＋領域３２がソースに
対して障壁を形成している。ソースからの電子注入は、
この障壁により阻止される。その障壁の幅が広いとたと
えゲート電圧で障壁高さを低下させても、トンネル注入
は起らず、障壁の上を越えるキャリアで電流が流れるよ
うになる。すなわち、従来型ＳＴＴである。しかし、障
壁の幅を１０００Ａ以下望ましくは５００Ａ以下にする
と、トンネル注入が顕著になる。ｐ 領域３２は、動作
状態にある間空乏化するようになされている。厚さＷＰ
と不純物密度Ｎ、の値を略々 ９Ｘ１０ ｃｍ ＜ＮａＷ２＜５ｘ１０’ｃｍ−’
のように選定する。例えば、Ｗ＝５００Ａとすると、 ３．６Ｘ１０１７ｃｍ−３＜Ｎａ ＜２ｘ１０”ｃｍ
−３Ｗ＝２００Ａなら ２．２５Ｘ１０′８ｃ＋＋＋−’＜Ｎａ ＜１．２５Ｘ
１ｏ ＋９ ｃ ｍ −３ といったようにである。
の高不純物密度領域で構成された構造のトランジスタで
説明してきたが、ソース・ドレインが同導電型の高不純
物密度領域で構成される場合にも、本発明の趣旨を生か
したトランジスタは形成できる。その実施例を第４図に
示す。ｎ４８領域３１がソース領域、ｎ十領域３４がド
レイン領域、３５．３５）がゲート電極、３６が絶縁層
である。ｐ＋領域３２がソースに対する電位障壁を作る
領域で、いわば真のゲート領域となっている。ｎ領域３
３は殆んど空乏化するようになって、不純物密度が決め
られる。ｐ＋領域３２の厚さ及び不純物密度は、ソース
ｎ＋＋領域との拡散電位及びｎ＋ドレイン領域との拡散
電位とトレインに加わる電圧で全領域空乏化するように
設定される。ｎ＋１ソース領域の不純物密度は、１０′
９〜ｌＸ１０”Ｃｌ１１−３、ｐ＋領域３２及びドレイ
ンｎ’？領域３４はそれぞれ５×１０〜１Ｑｃｍ 、ｎ
領域３３は１０〜１Ｑｃｍ 程度である。トレインに
正電圧を印加したときのソース・ドレイン方向の電位分
布を第５図に示す。空乏化したｐ＋領域３２がソースに
対して障壁を形成している。ソースからの電子注入は、
この障壁により阻止される。その障壁の幅が広いとたと
えゲート電圧で障壁高さを低下させても、トンネル注入
は起らず、障壁の上を越えるキャリアで電流が流れるよ
うになる。すなわち、従来型ＳＴＴである。しかし、障
壁の幅を１０００Ａ以下望ましくは５００Ａ以下にする
と、トンネル注入が顕著になる。ｐ 領域３２は、動作
状態にある間空乏化するようになされている。厚さＷＰ
と不純物密度Ｎ、の値を略々 ９Ｘ１０ ｃｍ ＜ＮａＷ２＜５ｘ１０’ｃｍ−’
のように選定する。例えば、Ｗ＝５００Ａとすると、 ３．６Ｘ１０１７ｃｍ−３＜Ｎａ ＜２ｘ１０”ｃｍ
−３Ｗ＝２００Ａなら ２．２５Ｘ１０′８ｃ＋＋＋−’＜Ｎａ ＜１．２５Ｘ
１ｏ ＋９ ｃ ｍ −３ といったようにである。
このように構成しておいてグー１〜に正電圧を印加すれ
ば、電位障壁が引き下げられトンネル電流が流れる。も
ちろん、ある程度障壁が低くなれば障壁の上を越えるキ
ャリアの注入も同時に起こるようになる。
ば、電位障壁が引き下げられトンネル電流が流れる。も
ちろん、ある程度障壁が低くなれば障壁の上を越えるキ
ャリアの注入も同時に起こるようになる。
これまでは、トンネル注入を制御するゲート電極は基本
的に１つのものを説明してきた。もちろん、分割された
ゲートも含まれてはいるがトンネル注入制御ゲート電極
を複数個設けて、制御電圧を加えるゲートを選ぶことに
よって機能を持った動作を行な４）辻ることがて゛きる
。１その例をしデル的に第Ｃ）図（［示１゜１１＋″４
１：ソース領域、ｎ ４４ニドレイン領域、４５．４５
’、４６．４６′はグー１〜電極、４１′、４４′はソ
ース電極、ドしツイン電極である５、この例では、４Ｇ
、４６ ’ ４ｑｔ浮遊電極になされており、グー１−
電圧は４５．４５′に印加される、３ドレイン（こ大き
な正電圧を印１１１１ ’ｕた状態で、グー１−４５に
正電圧を印加すると下側表面に近い所を電子は流れる。
的に１つのものを説明してきた。もちろん、分割された
ゲートも含まれてはいるがトンネル注入制御ゲート電極
を複数個設けて、制御電圧を加えるゲートを選ぶことに
よって機能を持った動作を行な４）辻ることがて゛きる
。１その例をしデル的に第Ｃ）図（［示１゜１１＋″４
１：ソース領域、ｎ ４４ニドレイン領域、４５．４５
’、４６．４６′はグー１〜電極、４１′、４４′はソ
ース電極、ドしツイン電極である５、この例では、４Ｇ
、４６ ’ ４ｑｔ浮遊電極になされており、グー１−
電圧は４５．４５′に印加される、３ドレイン（こ大き
な正電圧を印１１１１ ’ｕた状態で、グー１−４５に
正電圧を印加すると下側表面に近い所を電子は流れる。
この流れている電子のうち、高エネルギーに加速された
電子は絶縁層４７のバリアを越えて、浮遊ゲート４Ｇに
流れ込み蓄積される。浮遊ゲート４６に電子が蓄積され
ると、負に帯電するから下側表面近傍から電子は遠ざけ
られる。上側ゲート電極４５’、４Ｇ）でもＩＦ５様の
ことが行なえる。このようにドレインやグー１〜に正で
大きな電圧を加えて浮遊グー１へに電子を蓄積させると
、その表面近傍は電子が流れなくなる。正規の動作電圧
にトレイン電圧、ゲート電圧を戻して動作させると、次
のような動作になる。４Ｇ、４Ｇ）がい−４゛れも）電
１“ハ＼書き込まれていイ［１いとさもよ、４５．４５
′に＋Ｆのグー１〜電極を印加寸◇とぞれぞれの表面に
冶って電子は治れる。もし、４Ｇ、４６′に雷イが出き
込まれていると、４５．４５ １；電圧４加えた状態て
電子は中心付近に集中して流れろ。浮遊グー１−に電子
がジ１．！込まれてい４１いグー１−に電斤庖＋ｌｔ１
えれば、イの表面に沿う形で電子は流れる１、（二の例
では、ドレインを１って示したが、例えは、土、中、下
というように３つに分けて設けて、イねぞれ分離してお
りば、あるいはドレインをショットキ接合に１）でおけ
ば、電子の占き込み状態によって、電流の流れるドし・
インがかわることになる。
電子は絶縁層４７のバリアを越えて、浮遊ゲート４Ｇに
流れ込み蓄積される。浮遊ゲート４６に電子が蓄積され
ると、負に帯電するから下側表面近傍から電子は遠ざけ
られる。上側ゲート電極４５’、４Ｇ）でもＩＦ５様の
ことが行なえる。このようにドレインやグー１〜に正で
大きな電圧を加えて浮遊グー１へに電子を蓄積させると
、その表面近傍は電子が流れなくなる。正規の動作電圧
にトレイン電圧、ゲート電圧を戻して動作させると、次
のような動作になる。４Ｇ、４Ｇ）がい−４゛れも）電
１“ハ＼書き込まれていイ［１いとさもよ、４５．４５
′に＋Ｆのグー１〜電極を印加寸◇とぞれぞれの表面に
冶って電子は治れる。もし、４Ｇ、４６′に雷イが出き
込まれていると、４５．４５ １；電圧４加えた状態て
電子は中心付近に集中して流れろ。浮遊グー１−に電子
がジ１．！込まれてい４１いグー１−に電斤庖＋ｌｔ１
えれば、イの表面に沿う形で電子は流れる１、（二の例
では、ドレインを１って示したが、例えは、土、中、下
というように３つに分けて設けて、イねぞれ分離してお
りば、あるいはドレインをショットキ接合に１）でおけ
ば、電子の占き込み状態によって、電流の流れるドし・
インがかわることになる。
例えば、４Ｇ、４６′に電子が占き込まれていると号れ
ば、４５．４５’のいずれかもしくは両方に電圧を加え
た場合、殆んどの電流は中のドレインに流れる。４Ｇが
書き込まれており、４６ は占き込まれていないとすれ
ば、４５に電圧を加えたとき中、４５′に電圧を加えた
とき上、両者に加えた時は中、上のドレインに電流が流
れるにうにづることができる。
ば、４５．４５’のいずれかもしくは両方に電圧を加え
た場合、殆んどの電流は中のドレインに流れる。４Ｇが
書き込まれており、４６ は占き込まれていないとすれ
ば、４５に電圧を加えたとき中、４５′に電圧を加えた
とき上、両者に加えた時は中、上のドレインに電流が流
れるにうにづることができる。
ソースからトンネル注入された電子が、トレインまでの
走行領域をドリフトで走行する場合と、殆んど散乱を受
けず（こ次第に加速されながら走行する場合とがある。
走行領域をドリフトで走行する場合と、殆んど散乱を受
けず（こ次第に加速されながら走行する場合とがある。
この両者が現れるのは、電子が散乱を受ける平均自由行
程と走行空間の距離の関係で決まる。走行空間距離が自
由行程に比べて十分長ければ、ドリフト走行になる。そ
うでなければ初速麿と電界により次第に加速される走行
となる。Ｓｉに比べてＱａ Ａｓの自由行程は数倍以上
長いと言われている。従って、ＧａＡｓの方が後右の電
子の運動が坦れ易い。
程と走行空間の距離の関係で決まる。走行空間距離が自
由行程に比べて十分長ければ、ドリフト走行になる。そ
うでなければ初速麿と電界により次第に加速される走行
となる。Ｓｉに比べてＱａ Ａｓの自由行程は数倍以上
長いと言われている。従って、ＧａＡｓの方が後右の電
子の運動が坦れ易い。
電子が散乱をあまり受けずに走行するようになると電子
の走行速度は早くなり、走行時間から決まる上限周波数
は極めて高くなる。
の走行速度は早くなり、走行時間から決まる上限周波数
は極めて高くなる。
これまでの実施例では、トンネル注入を起すソースとソ
ースに直接隣接する領域の不純物密度は空間的に一様で
あるＪ−うに述べてきたが、必ずしも一様である必要は
ない。トンネル注入をもっとも強く起したい所の不純物
密度を高くしてトンネル注入効率を高くすることしでさ
る本発明の半導体デバイスがここで述べた実施例に限定
されないことはもちろんである。導電）りを反転し１、
：構造でもよいことはもらろんである。いずれにしても
、ソースからのキャリフッをトンネル注入で注入させ、
その注入量をグー１−電圧及びトレイン電圧の静電誘導
効果で制御する構造の半導体デバイスであればよい。ｊ
・ンネル注入を効率良く起すには、不純物密度は高い方
がよい。しかもその領域を空乏化して容量結合で電位分
布制御しようというのであるから、本発明の半導体デバ
イスは、本質的に微細化されたデバイスである。個別デ
バイスはもとより超高密度超高速集積回路に最適である
。デバイスの寸法が小さくなればなる程有効である。し
かも、高不純物密度領域から直接ｌ〜ンネルでキトリア
を注入させているから、ソース近傍のキヤリアの蓄積効
果が極めて少なく高速動作に極めて適する。
ースに直接隣接する領域の不純物密度は空間的に一様で
あるＪ−うに述べてきたが、必ずしも一様である必要は
ない。トンネル注入をもっとも強く起したい所の不純物
密度を高くしてトンネル注入効率を高くすることしでさ
る本発明の半導体デバイスがここで述べた実施例に限定
されないことはもちろんである。導電）りを反転し１、
：構造でもよいことはもらろんである。いずれにしても
、ソースからのキャリフッをトンネル注入で注入させ、
その注入量をグー１−電圧及びトレイン電圧の静電誘導
効果で制御する構造の半導体デバイスであればよい。ｊ
・ンネル注入を効率良く起すには、不純物密度は高い方
がよい。しかもその領域を空乏化して容量結合で電位分
布制御しようというのであるから、本発明の半導体デバ
イスは、本質的に微細化されたデバイスである。個別デ
バイスはもとより超高密度超高速集積回路に最適である
。デバイスの寸法が小さくなればなる程有効である。し
かも、高不純物密度領域から直接ｌ〜ンネルでキトリア
を注入させているから、ソース近傍のキヤリアの蓄積効
果が極めて少なく高速動作に極めて適する。
ここでは、ソース領域を高不純物密度領域で形成した例
を示したが、ソースを金属やシリサイドにして、ショッ
トキ接合にして、ショットキ接合前面の電位勾配を急峻
にしてトンネル注入を起させることも、もちろんである
。
を示したが、ソースを金属やシリサイドにして、ショッ
トキ接合にして、ショットキ接合前面の電位勾配を急峻
にしてトンネル注入を起させることも、もちろんである
。
本発明の半導体デバイスは、従来公知の製造技術で作る
ことができる。
ことができる。
第１図は半導体材料をＱａ ＡＳとして計算した結果、
第２図及び第３図はソース・ドレイン方向の電位分布で
（ａ ）は導通状態、（ｂ）は遮断状態を示す図、第４
図乃至第６図は本発明の実施例を示す断面図である。
第２図及び第３図はソース・ドレイン方向の電位分布で
（ａ ）は導通状態、（ｂ）は遮断状態を示す図、第４
図乃至第６図は本発明の実施例を示す断面図である。
Claims (6)
- （１）高不純物密度の第１導電型のソースとドレイン領
域、ソースとドレインの間のチャンネル領域がソースに
接する少なくとも一部が、高不純物密度の第１導電型と
は反対導電型の薄い領域とドレインに接する第１導電型
の不純物密度の低い領域から構成され、ソースとチャン
ネルの少なくとも一部よりトンネル注入をさせ、チャン
ネルに接して設けられたゲート領域により制御を行なう
ことを特徴とするトンネル注入制御半導体デバイス。 - （２）前記高不純物密度ソース領域にほぼ接する一部に
だけ反対導電型高不純物密度領域を設け、トンネル効果
の起る方向を決めることを特徴とする前記特許請求の範
囲第１項記載のトンネル注入制御半導体デバイス。 - （３）前記制御電極を絶縁型ゲートとしたことを特徴と
する前記特許請求の範囲第１項又は第２項記載のトンネ
ル注入制御半導体デバイス。 - （４）前記制御電極を接合型ゲートとしたことを特徴と
する前記特許請求の範囲第１項又は第２項記載のトンネ
ル注入制御半導体デバイス。 - （５）前記制御電極をショットキゲートとしたことを特
徴とする前記特許請求の範囲第１項又は第２項記載のト
ンネル注入制御半導体デバイス。 - （６）前記制御電極を複数個設けたことを特徴とする前
記特許請求の範囲第１項乃至第５項のいずれか一項に記
載のトンネル注入制御半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250183A JPS6399580A (ja) | 1987-10-01 | 1987-10-01 | トンネル注入制御半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250183A JPS6399580A (ja) | 1987-10-01 | 1987-10-01 | トンネル注入制御半導体デバイス |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55151849A Division JPS5775464A (en) | 1980-10-28 | 1980-10-28 | Semiconductor device controlled by tunnel injection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6399580A true JPS6399580A (ja) | 1988-04-30 |
| JPH046111B2 JPH046111B2 (ja) | 1992-02-04 |
Family
ID=17204049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250183A Granted JPS6399580A (ja) | 1987-10-01 | 1987-10-01 | トンネル注入制御半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6399580A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0256972A (ja) * | 1989-05-18 | 1990-02-26 | Semiconductor Res Found | トンネル注入型走行時間効果三端子半導体装置 |
| JP2007115861A (ja) * | 2005-10-20 | 2007-05-10 | Toyota Motor Corp | へテロ接合トランジスタ |
| JP2014013893A (ja) * | 2012-06-15 | 2014-01-23 | Imec | トンネル電界効果トランジスタデバイスおよびそのデバイスの製造方法 |
| JP2014041974A (ja) * | 2012-08-23 | 2014-03-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2015159252A (ja) * | 2014-02-25 | 2015-09-03 | 富士通株式会社 | 半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5343483A (en) * | 1976-10-01 | 1978-04-19 | Handotai Kenkyu Shinkokai | Semiconductor device |
| JPS5357769A (en) * | 1976-11-04 | 1978-05-25 | Mitsubishi Electric Corp | Electrostatic induction transistor |
| JPS55151849A (en) * | 1979-05-17 | 1980-11-26 | Fujitsu Ltd | Digital conference telephone system |
| JPS5775464A (en) * | 1980-10-28 | 1982-05-12 | Semiconductor Res Found | Semiconductor device controlled by tunnel injection |
| JPS6435508A (en) * | 1987-07-31 | 1989-02-06 | Fujikura Ltd | Optical fiber incidence and exit device |
-
1987
- 1987-10-01 JP JP62250183A patent/JPS6399580A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5343483A (en) * | 1976-10-01 | 1978-04-19 | Handotai Kenkyu Shinkokai | Semiconductor device |
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| JPS5775464A (en) * | 1980-10-28 | 1982-05-12 | Semiconductor Res Found | Semiconductor device controlled by tunnel injection |
| JPS6435508A (en) * | 1987-07-31 | 1989-02-06 | Fujikura Ltd | Optical fiber incidence and exit device |
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| JP2014013893A (ja) * | 2012-06-15 | 2014-01-23 | Imec | トンネル電界効果トランジスタデバイスおよびそのデバイスの製造方法 |
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| JP2015159252A (ja) * | 2014-02-25 | 2015-09-03 | 富士通株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH046111B2 (ja) | 1992-02-04 |
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