JP2014142995A5 - 半導体装置からデータを読み出す方法及び半導体装置 - Google Patents

Description

上記課題を解決するために、本発明は、半導体装置からデータを読み出す方法であって、メモリセルに接続されたビット線を第１の電位にプリチャージし、センスアンプ回路の出力ノードを前記第１の電位より大きい第２の電位にプリチャージし、前記センスアンプ回路のセンス検出トランジスタに接続されたセンスノードを前記第１の電位より大きい第３の電位に駆動し、前記ビット線を前記センスノードに接続する転送トランジスタを活性化し、前記ビット線の電位が前記第１の電位から前記第１の電位より大きくかつ前記第２の電位より小さい第４の電位に駆動され、前記ビット線を用いて前記メモリセルに保持されるデータを読み出し、前記センスアンプ回路の前記センス検出トランジスタを用いて、前記メモリセルから読み出されたデータがハイレベルのデータ又はローレベルのデータに対応するかを判定し、前記読み出したデータがハイレベルのデータであるときは前記出力ノードを前記第１の電位に駆動し、前記読み出したデータがローレベルのデータであるときは前記出力ノードを前記第２の電位に保ち、前記出力ノードに接続された入力を有する書き込み回路を用い、前記入力が前記出力ノードから前記第１の電位を受け取ったときは前記第１の電位より大きくかつ前記第２の電位より小さい第５の電位を供給し、前記入力が前記出力ノードから前記第２の電位を受け取ったときは前記第１の電位を供給することを特徴としている。

また、上記課題を解決するために、本発明の半導体装置は、メモリセルと、選択トランジスタにより前記メモリセルに接続されるビット線と、前記ビット線と第１の電位との間に接続される第１のトランジスタと、センスノードと第２の電位との間に接続される第２のトランジスタと、前記ビット線を前記センスノードに接続する第３のトランジスタとを備える電荷転送制御回路と、前記センスノードに接続されるゲートを有する第４のトランジスタと、第３の電位に接続される第５のトランジスタと、前記第５のトランジスタ及び前記第４のトランジスタの間に接続される第６のトランジスタと、出力ノードとを備えるセンスアンプと、前記出力ノードの電位が、前記メモリセルからハイレベルのデータが読み出されたことを示すときは、第４の電位を供給し、前記出力ノードの電位が、前記メモリセルからローレベルのデータが読み出されたことを示すときは、前記第１の電位を供給する書き込み回路と、を備えて構成される。

Claims (27)

1. 半導体装置からデータを読み出す方法であって、
   メモリセルに接続されたビット線を第１の電位にプリチャージし、
   センスアンプ回路の出力ノードを前記第１の電位より大きい第２の電位にプリチャージし、
   前記センスアンプ回路のセンス検出トランジスタに接続されたセンスノードを前記第１の電位より大きい第３の電位に駆動し、
   前記ビット線を前記センスノードに接続する転送トランジスタを活性化し、前記ビット線の電位が前記第１の電位から前記第１の電位より大きくかつ前記第２の電位より小さい第４の電位に駆動され、
   前記ビット線を用いて前記メモリセルに保持されるデータを読み出し、
   前記センスアンプ回路の前記センス検出トランジスタを用いて、前記メモリセルから読み出されたデータがハイレベルのデータ又はローレベルのデータに対応するかを判定し、
   前記読み出したデータがハイレベルのデータであるときは前記出力ノードを前記第１の電位に駆動し、前記読み出したデータがローレベルのデータであるときは前記出力ノードを前記第２の電位に保ち、
   前記出力ノードに接続された入力を有する書き込み回路を用い、前記入力が前記出力ノードから前記第１の電位を受け取ったときは前記第１の電位より大きくかつ前記第２の電位より小さい第５の電位を供給し、前記入力が前記出力ノードから前記第２の電位を受け取ったときは前記第１の電位を供給する、
   ことを特徴とする方法。
2. 前記センスノードは、前記センス検出トランジスタのゲートに接続される請求項１に記載の方法。
3. 前記データは蓄積電荷読み出し期間において前記メモリセルから読み出され、
   前記データがハイレベルのデータに対応するときは、前記ビット線の電位が前記第４の電位から前記第４の電位より大きいが前記第５の電位より小さい第６の電位に駆動されるとともに前記転送トランジスタが非活性化され、
   前記データがローレベルのデータに対応するときは、前記ビット線の電位が前記第４の電位から前記第４の電位より小さいが前記第１の電位より大きい第７の電位に駆動される請求項２に記載の方法。
4. 前記第４の電位は、前記転送トランジスタを活性化するために当該転送トランジスタのゲートに供給されて前記転送トランジスタの閾値電圧より小さい転送制御電圧に等しい請求項３に記載の方法。
5. 前記第６の電位は、前記転送制御電圧より大きい請求項３に記載の方法。
6. 更に、前記メモリセルに接続されたワード線を前記蓄積電荷読み出し期間に活性化して前記メモリセルからの前記データの読み出しを可能とする請求項３に記載の方法。
7. 更に、前記蓄積電荷読み出し期間に続くセンス期間において、
   前記メモリセルから読み出したデータがハイレベルのデータに対応するときは、前記センスノードを前記第３の電位に保ち、
   前記メモリセルから読み出したデータがローレベルのデータに対応するときは、前記センスノードを前記第７の電位に駆動する、
   請求項３に記載の方法。
8. 前記センス検出トランジスタは、前記センスノードが前記第３の電位のときにオンし、前記センスノードが前記第７の電位のときにオフする請求項７に記載の方法。
9. 前記第３の電位は前記センス検出トランジスタの閾値電圧以上であり、前記第７の電位は前記センス検出トランジスタの前記閾値電圧以下である請求項７に記載の方法。
10. 前記センス検出トランジスタがオンのとき、前記センスアンプ回路の前記出力ノードは前記センス期間に前記第１の電位に駆動され、
    前記センス検出トランジスタがオフのとき、前記センスアンプ回路の前記出力ノードは前記第２の電位に保たれる請求項８又は９に記載の方法。
11. 前記書き込み回路は、前記出力ノードから前記第１の電位を受け取る前記入力と、前記データがハイレベルのデータ又はローレベルのデータに対応するかに依存して前記第５の電位又は前記第１の電位を供給する出力と、をそれぞれ有するインバータを備える請求項１に記載の方法。
12. 前記メモリセルからの前記データの前記読み出しに続くリフレッシュ期間に前記書き込み回路のトランジスタを活性化して前記インバータの前記出力を前記ビット線に接続し、前記リフレッシュ期間に前記インバータの前記出力を前記ビット線に供給する請求項１１に記載の方法。
13. 前記第２及び第３の電位は互いに等しい請求項１に記載の方法。
14. 前記第３の電位は前記第２の電位より大きい請求項１に記載の方法。
15. 前記第１の電位はグランド電位である請求項１に記載の方法。
16. メモリセルと、
    選択トランジスタにより前記メモリセルに接続されるビット線と、
    前記ビット線と第１の電位との間に接続される第１のトランジスタと、センスノードと第２の電位との間に接続される第２のトランジスタと、前記ビット線を前記センスノードに接続する第３のトランジスタとを備える電荷転送制御回路と、
    前記センスノードに接続されるゲートを有する第４のトランジスタと、第３の電位に接続される第５のトランジスタと、前記第５のトランジスタ及び前記第４のトランジスタの間に接続される第６のトランジスタと、出力ノードとを備えるセンスアンプと、
    前記出力ノードの電位が、前記メモリセルからハイレベルのデータが読み出されたことを示すときは、第４の電位を供給し、前記出力ノードの電位が、前記メモリセルからローレベルのデータが読み出されたことを示すときは、前記第１の電位を供給する書き込み回路と、
    を備える半導体装置。
17. 更に、
    第１の期間において、前記第１のトランジスタにプリチャージ信号を供給して前記ビット線を前記第１の電位にプリチャージし、前記第５のトランジスタにプリチャージ信号を供給して前記出力ノードを前記第３の電位にプリチャージし、
    前記第１の期間に続く第２の期間において、電圧設定信号を前記第２のトランジスタに供給して前記センスノードを前記第２の電位に充電し、
    前記第２の期間に続く第３の期間において、前記メモリセルに接続されたワード線を活性化して、前記ビット線を用いて前記メモリセルに保持されるデータの読み出しを可能とし、
    前記第３の期間に続く第４の期間において、前記第６のトランジスタを活性するセンス期間制御信号を供給し、前記メモリセルから読み出した前記データがハイレベルのデータであるときは前記出力ノードが前記第１の電位に駆動され、前記メモリセルから読み出した前記データがローレベルのデータであるときは前記出力ノードが前記第３の電位に保たれる、
    ように構成された制御回路を備える請求項１６に記載の半導体装置。
18. 前記制御回路は、更に、前記第４の期間に続く第５の期間において、前記書き込み回路のトランジスタを活性化して前記供給された第４の電位又は第１の電位を前記ビット線に接続する請求項１７に記載の半導体装置。
19. 前記第３のトランジスタは、そのゲートに供給される転送制御電圧に応じて活性化される請求項１７に記載の半導体装置。
20. 前記第２の期間において、前記ビット線は、前記第１の電位より大きいが前記転送制御電圧より小さい参照電圧に充電される請求項１９に記載の半導体装置。
21. 前記第３の期間において、前記参照電圧は、前記メモリセルから読み出した前記データがローレベルのデータであるときは第５の電位に低下し、前記メモリセルから読み出した前記データがハイレベルのデータであるときは第６の電位に上昇する請求項２０に記載の半導体装置。
22. 前記第４の期間において、前記データがハイレベルのデータであるときは前記センスノードが前記第２の電位に保たれ、前記データがローレベルのデータであるときは前記センスノードが前記第５の電位に駆動される請求項２１に記載の半導体装置。
23. 前記第４のトランジスタは、前記センスノードが前記第２の電位を有する場合、前記第４の期間にオンし、前記センスノードが前記第５の電位を有する場合、前記第４の期間にオフする請求項２２に記載の半導体装置。
24. 前記センスアンプは、シングルエンド型のセンスアンプである請求項１６に記載の半導体装置。
25. 前記第２及び第３の電位は互いに等しい請求項１６に記載の半導体装置。
26. 前記第２の電位は前記第３の電位より大きい請求項１６に記載の半導体装置。
27. 前記第１の電位はグランド電位である請求項１６に記載の半導体装置。