JP2015015384A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】データの書き換え可能回数がより多く、かつデータの書き換え速度がより高い半導体装置およびその製造方法を提供する。
【解決手段】半導体基板ＳＵＢと、第１のゲート電極ＣＧと、第２のゲート電極ＭＧと、絶縁膜ＯＮＩと、１対のソース／ドレイン領域ＭＳ，ＭＤとを備えている。第１のゲート電極ＣＧは第１導電型の不純物を含む半導体層により構成され、第２のゲート電極ＭＧは第２導電型の不純物を含む半導体層により構成され、ソース／ドレイン領域ＭＳ，ＭＤは第１導電型の不純物を含んでいる。ソース領域ＭＳは、第１のソース領域ＭＳ１および、第１のソース領域ＭＳ１よりも第１導電型の不純物濃度が高い第２のソース領域ＭＳ２を含む。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、特に、複数のゲートを含むＭＯＮＯＳ型フラッシュメモリを有する半導体装置の製造方法に関するものである。

フラッシュメモリやＣＰＵ（Central Processing Unit）を内蔵する半導体装置として、たとえばマイクロコンピュータ（Microcomputer）が考えられる。たとえばフラッシュメモリには、電源を切っても記録情報が残る素子である不揮発性メモリが用いられることが好ましい。不揮発性メモリと論理用半導体装置とを同一の半導体基板上に混載することにより、高機能を有するマイクロコンピュータを形成することができる。不揮発性メモリと論理用半導体装置とが配置された当該マイクロコンピュータは、産業用機械、家電製品、自動車搭載装置などに広く用いられている。

一般的にマイクロコンピュータに含まれる不揮発性メモリは、当該マイクロコンピュータが必要とするプログラムを格納し、随時読み出して使用する。このため不揮発性メモリと論理用半導体装置とが混載したマイクロコンピュータが用いられることが好ましい。このような論理用半導体装置との混載に適した不揮発性メモリとしては、制御用ＭＩＳ（Metal Insulator Semiconductor）トランジスタと記憶用ＭＩＳトランジスタとが一体として形成されたスプリットゲート構造のフラッシュメモリが挙げられる。

スプリットゲート構造のフラッシュメモリとして、たとえば記憶用ＭＩＳトランジスタにＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）を用いたＭＯＮＯＳ型フラッシュメモリが用いられる。ＭＯＮＯＳ型フラッシュメモリは通常、ｎ型不純物を含む記憶用トランジスタのゲート電極としてのメモリゲート電極が用いられる。ｎ型のメモリゲート電極を含むフラッシュメモリは、高速動作が可能でありかつ信頼性が高い。ｎ型のメモリゲート電極を含むフラッシュメモリは、たとえば車載用ＭＣＵ（Micro Controller Unit）のようなハイエンド領域の用途に広く用いられている。

ローエンド領域およびミドルエンド領域にＭＯＮＯＳ型フラッシュメモリを適用するために、従来のＭＯＮＯＳ型フラッシュメモリより低コストでデバイスを開発する要請がある。この要請に応えるため、ｐ型不純物を含むメモリゲート電極の開発が進められている。ｐ型のメモリゲート電極を含むフラッシュメモリは、たとえば特開２０１２−１１４２６９号公報（特許文献１）に開示されている。

ｎ型メモリゲート電極のＭＯＮＯＳ型フラッシュメモリは、データの書き込み時および消去時の双方において、メモリゲート電極の半導体基板側（下側）に配置される複数積層された絶縁膜のうち最も半導体基板側（下側）の層を貫通するように電子またはホールを移動させる必要がある。このようにすれば当該最下層の絶縁膜の寿命が低下し、ＭＯＮＯＳ型フラッシュメモリの書き換え可能回数が低下する可能性がある。

しかしｐ型メモリゲート電極のＭＯＮＯＳ型フラッシュメモリは、データの書き込み時には上記最下層の絶縁膜を貫通するように電子を移動させるが、データの消去時にはメモリゲート電極の半導体基板側（下側）に配置される複数積層された絶縁膜のうち最もメモリゲート電極側（上側）の層を貫通するようにホールを移動させるため、上記最下層の絶縁膜にはダメージを与えない。このため上記絶縁膜のデータの書き込みおよび消去の繰り返し可能回数を増加させることができる。

特開２０１２−１１４２６９号公報

特許文献１においては、先にｐ型のメモリゲート電極を形成した後に、ｎ型のソース／ドレイン領域が形成されている。この場合、たとえばメモリゲート電極をマスクとして半導体基板内にｎ型不純物を注入することによりソース／ドレイン領域を形成すれば、ｐ型のメモリゲート電極内にｎ型不純物が注入され、メモリゲート電極に注入されたｐ型不純物濃度がｎ型不純物により相殺され、その濃度が著しく低くなり、メモリゲート電極としての機能を損なう可能性がある。さらにメモリゲート電極内に注入されたｎ型不純物の一部はメモリゲート電極を通り抜けてその下の半導体基板内に入り込んでしまうことがある。これはメモリゲート電極は制御用トランジスタのゲート電極としてのコントロールゲート電極に比べて厚みが薄く、不純物がメモリゲート電極を通り抜けるのに移動必要な距離が短いためである。

またメモリゲート電極は厚みが薄いうえにその最上面が傾斜した形状を有するため、たとえばメモリゲート電極の端面と同一の端面を有するフォトレジストのパターンを高精度に形成することは困難である。したがってメモリゲート電極をフォトレジストで覆った状態でメモリゲート電極の外側の半導体基板内の領域にソース領域用のｎ型不純物を注入することは困難である。

以上の理由により、特許文献１においてはメモリゲート電極の外側の領域の半導体基板内のソース領域は、低濃度の不純物拡散層のみにより形成されている。

このように低濃度の不純物拡散層であるソース領域のみを有するＭＯＮＯＳ型フラッシュメモリは、その電気特性（たとえばいわゆるＩ−Ｖ特性）が劣化し、電気抵抗が大きく、Ｖの大きさに比してＩが増加しにくくなる。Ｉ−Ｖ特性が劣化して電流値が低下すれば、ＭＯＮＯＳ型フラッシュメモリの駆動速度が下がり、データの書き換え速度が低下するため、ＭＯＮＯＳ型フラッシュメモリの性能が低下する可能性がある。

また特許文献１のソース領域は、低濃度の不純物拡散層において電界が強くなることにより、ソース領域と半導体基板との接合部におけるリーク電流（接合リーク）が増加することが懸念される。接合リークが増加すれば、当該ＭＯＮＯＳ型フラッシュメモリへのデータの書き込み（書き換え）時の電流が損失し、データの書き込み速度が低下する可能性がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態に係る半導体装置は、半導体基板と、第１のゲート電極と、第２のゲート電極と、絶縁膜と、１対のソース／ドレイン領域とを備えている。第１のゲート電極は第１導電型の不純物を含む半導体層により構成され、第２のゲート電極は第２導電型の不純物を含む半導体層により構成され、ソース／ドレイン領域は第１導電型の不純物を含んでいる。ソース領域は、第１のソース領域および、第１のソース領域よりも第１導電型の不純物濃度が高い第２のソース領域を含む。

一実施の形態に係る半導体装置の製造方法は、まず半導体基板が準備され、その主表面上に、第１のゲート電極とダミーゲート電極とが形成される。上記ダミーゲート電極をマスクとして、主表面にソース領域が形成される。上記ダミーゲート電極が除去された後に、第２のゲート電極が形成される。上記第２のゲート電極を覆った状態で、主表面にドレイン領域が形成される。上記第１のゲート電極となるべき半導体膜に第１導電型の不純物が導入され、第２のゲート電極となるべき半導体膜に第２導電型の不純物が導入される。上記ソース領域およびドレイン領域を形成する際には、半導体基板内に第１導電型の不純物が注入される。上記ソース領域を形成する際には、第１のソース領域および、第１のソース領域よりも第１導電型の不純物濃度が高い第２のソース領域が形成される。

一実施の形態の半導体装置およびその製造方法によれば、データの書き換え可能回数がより多く、かつデータの書き換え速度がより高い半導体装置を提供することができる。

一実施の形態の、ＭＯＮＯＳ型フラッシュメモリを有する半導体装置のメモリセル領域と周辺回路領域との態様を示す概略断面図である。 図１のＭＯＮＯＳ型フラッシュメモリのメモリゲート絶縁膜の構成を示す概略断面図である。 一実施の形態の半導体装置の、ソース領域の横方向の不純物濃度分布を示す領域を明示する概略断面図および当該領域の不純物濃度分布を示すグラフ（Ａ）と、比較例の半導体装置の、ソース領域の横方向の不純物濃度分布を示す領域を明示する概略断面図および当該領域の不純物濃度分布を示すグラフ（Ｂ）とである。 一実施の形態の半導体装置の、ソース領域の縦方向の不純物濃度分布を示す領域を明示する概略断面図および当該領域の不純物濃度分布を示すグラフ（Ａ）と、比較例の半導体装置の、ソース領域の縦方向の不純物濃度分布を示す領域を明示する概略断面図および当該領域の不純物濃度分布を示すグラフ（Ｂ）とである。 一実施の形態における半導体装置の製造方法の第１工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第２工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第３工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第４工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第５工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第６工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第７工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第８工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第９工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第１０工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第１１工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第１２工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第１３工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第１４工程を示す概略断面図である。 比較例のＭＯＮＯＳ型メモリセルへのデータの書き込み動作を示す概略断面図（Ａ）と、比較例のＭＯＮＯＳ型メモリセルのデータの消去動作を示す概略断面図（Ｂ）とである。 一実施の形態のＭＯＮＯＳ型メモリセルへのデータの書き込み動作を示す概略断面図（Ａ）と、一実施の形態のＭＯＮＯＳ型メモリセルのデータの消去動作を示す概略断面図（Ｂ）とである。 比較例のＭＯＮＯＳ構造のエネルギバンド図（Ａ）と一実施の形態のＭＯＮＯＳ構造のエネルギバンド図（Ｂ）とである。

以下、一実施の形態について図に基づいて説明する。
まず一実施の形態の半導体装置の構成について、図１を用いて説明する。

図１を参照して、一実施の形態の半導体装置は、メモリセル領域ＭＣＲと周辺回路領域ＰＰＲとを有している。メモリセル領域ＭＣＲおよび周辺回路領域ＰＰＲは、主表面Ｓ１を有する半導体基板ＳＵＢに形成されている。より具体的には、メモリセル領域ＭＣＲは、半導体基板ＳＵＢの主表面Ｓ１に形成されたｐ型ウェル領域ＰＷ１に形成されており、周辺回路領域ＰＰＲは、半導体基板ＳＵＢの本体としての、たとえばシリコンの単結晶からなる基板本体ＳＢの主表面Ｓ１に形成されたｐ型ウェル領域ＰＷ２に形成されている。

メモリセル領域ＭＣＲには不揮発性メモリとしてたとえばフラッシュメモリが形成されている。このフラッシュメモリはスプリットゲート構造を有しており、ゲート電極としてコントロールゲート電極ＣＧを有する制御用トランジスタと、ゲート電極としてメモリゲート電極ＭＧを有する記憶用トランジスタとの２つのトランジスタが接続された、ＭＯＮＯＳ型フラッシュメモリである。

図１のメモリセル領域ＭＣＲには２つのＭＯＮＯＳ型フラッシュメモリのメモリセルが互いに間隔をあけて配置された態様が示されている。それぞれの（ＭＯＮＯＳ型フラッシュメモリの）メモリセルは、半導体基板ＳＵＢの主表面Ｓ１に互いに間隔をあけて形成されたソース領域ＭＳとドレイン領域ＭＤとを有しており、上記２つのメモリセルはソース領域ＭＳを共有している。図１に示されないが、図１の左右側にはたとえば複数のメモリセル間を電気的に絶縁するための分離絶縁膜が形成されている。

それぞれのメモリセルは、半導体基板ＳＵＢの主表面Ｓ１上に形成されたコントロールゲート絶縁膜ＧＩとコントロールゲート電極ＣＧとを有しており、これらは制御用トランジスタを構成している。またそれぞれのメモリセルは、半導体基板ＳＵＢの主表面Ｓ１上に形成されたメモリゲート絶縁膜ＯＮＩとメモリゲート電極ＭＧとを有しており、これらは記憶用トランジスタを構成している。さらに当該メモリセルは、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの側面を覆うように、主表面Ｓ１上に側壁絶縁膜ＳＷを有している。

なお図１の２つのメモリセルは、メモリゲート電極ＭＧ側が互いに対向するように並べられている。コントロールゲート電極ＣＧ側にドレイン領域ＭＤが、メモリゲート電極ＭＧ側にソース領域ＭＳが形成されるため、上記２つのメモリセルは互いに対向する１対のメモリゲート電極ＭＧ側に形成されたソース領域ＭＳを共有している。

コントロールゲート絶縁膜ＧＩは、シリコン酸化膜など、通常のＭＯＳ（Metal Oxide Semiconductor）型トランジスタにおけるゲート絶縁膜と同様の材質により形成される。コントロールゲート絶縁膜ＧＩは、半導体基板ＳＵＢとコントロールゲート電極ＣＧとの密着性を高めるため、および界面準位の抑制のために形成される。

第１のゲート電極としてのコントロールゲート電極ＣＧは読み込み・書き込み・消去動作を行なうものであり、一般公知のｎ型の不純物（第１導電型の不純物）を含む多結晶シリコンの薄膜（半導体層）により形成されている。

第２のゲート電極としてのメモリゲート電極ＭＧは書き込み／消去のフラッシュ動作を行なうものであり、メモリセルにおいてコントロールゲート電極ＣＧと隣接するように配置されている。メモリゲート電極ＭＧは一般公知のｐ型の不純物（第２導電型の不純物）を含む多結晶シリコンの薄膜（半導体層）により形成されている。

コントロールゲート電極ＣＧは、半導体基板ＳＵＢから最も離れた最上面が概ね半導体基板ＳＵＢの主表面Ｓ１に沿う方向に延びるように形成されている。このためコントロールゲート電極ＣＧの、半導体基板ＳＵＢの厚み方向に関する厚みは、コントロールゲート電極ＣＧを構成する位置にかかわらずほぼ一定である。これに対してメモリゲート電極ＭＧは、半導体基板ＳＵＢから最も離れた最上面は半導体基板ＳＵＢの主表面Ｓ１に沿う方向に延びていてもよいが、図１に示すようにコントロールゲート電極ＣＧから離れるにつれて半導体基板ＳＵＢ側に向かうように傾いた断面形状を有していてもよい。したがってメモリゲート電極ＭＧの、半導体基板ＳＵＢの厚み方向に関する厚みは、コントロールゲート電極ＣＧから離れるにつれて薄くなる（言い換えれば側壁絶縁膜ＳＷと同様の）形状を有していてもよい。

メモリゲート絶縁膜ＯＮＩ（絶縁膜）は、メモリゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとに挟まれた領域に連なるように延びている。つまりメモリゲート絶縁膜ＯＮＩは、メモリゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域と、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとに挟まれた領域との間において、その延びる方向が（たとえば約９０°）変更するように屈曲している。

１対のソース領域ＭＳおよびドレイン領域ＭＤは、少なくともコントロールゲート電極ＣＧ（およびコントロールゲート絶縁膜ＧＩ）の真下の（半導体基板ＳＵＢ内すなわちｐ型ウェル領域ＰＷ１内である）チャネル領域を挟むように形成されている。すなわち図１の左側のコントロールゲート電極ＣＧは、その左側のドレイン領域ＭＤおよびその右側のソース領域ＭＳに挟まれており、図１の右側のコントロールゲート電極ＣＧは、その左側のソース領域ＭＳおよびその右側のドレイン領域ＭＤに挟まれている。

側壁絶縁膜ＳＷは、コントロールゲート電極ＣＧの側面を覆うように（コントロールゲート電極ＣＧと隣接するように）、コントロールゲート電極ＣＧのドレイン領域ＭＤ側に形成されるドレイン側側壁絶縁膜ＳＷと、メモリゲート電極ＭＧの側面を覆うように（メモリゲート電極ＭＧと隣接するように）、メモリゲート電極ＭＧのソース領域ＭＳ側に形成されるソース側側壁絶縁膜ＳＷとを有している。側壁絶縁膜ＳＷはたとえばシリコン窒化膜により形成されることが好ましいが、シリコン酸化膜とシリコン窒化膜との積層構造であってもよい。

ソース領域ＭＳは２つのメモリセルの互いに対向するメモリゲート電極ＭＧ側に形成されており、第１のソース領域としての低濃度ソース領域ＭＳ１と、第２のソース領域としての高濃度ソース領域ＭＳ２とを有している。低濃度ソース領域ＭＳ１および高濃度ソース領域ＭＳ２はｐ型ウェル領域ＰＷ１内に形成される、第１導電型すなわちｎ型の不純物を含む不純物拡散領域である。

低濃度ソース領域ＭＳ１は概ねソース側側壁絶縁膜ＳＷの真下に配置されており、高濃度ソース領域ＭＳ２は、概ね半導体基板ＳＵＢの主表面Ｓ１に沿う方向に関して、低濃度ソース領域ＭＳ１に隣り合う領域に形成されており、言い換えればソース側側壁絶縁膜ＳＷの外側に配置されている。さらに言いかえれば高濃度ソース領域ＭＳ２は概ね２つの低濃度ソース領域ＭＳ１に挟まれた領域に形成されており、概ね互いに対向する２つのソース側側壁絶縁膜ＳＷに挟まれた領域の真下のｐ型ウェル領域ＰＷ１内に形成されている。本実施の形態においてはソース領域ＭＳおよびドレイン領域ＭＤは、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの真下のチャネル領域を挟むように形成されている。

高濃度ソース領域ＭＳ２は上側ソース領域ＭＳ２ａと下側ソース領域ＭＳ２ｂとを有している。上側ソース領域ＭＳ２ａは２つの低濃度ソース領域ＭＳ１の間に形成されており、上側ソース領域ＭＳ２ａの半導体基板ＳＵＢの厚み方向（図１の上下方向）に関する深さは低濃度ソース領域ＭＳ１の上記深さとほぼ等しい。下側ソース領域ＭＳ２ｂは上側ソース領域ＭＳ２ａの下側（基板本体ＳＢ側）の面に接するように、２つの低濃度ソース領域ＭＳ１に挟まれた領域に形成されている。

つまり下側ソース領域ＭＳ２ｂは上側ソース領域ＭＳ２ａよりも、半導体基板ＳＵＢの主表面Ｓ１から（図の下方向に）離れた位置に形成されている。一般的に下側ソース領域ＭＳ２ｂの（図の上下方向の）厚みは上側ソース領域ＭＳ２ａの厚みよりも厚いことが好ましいがこれに限られない。また以上のように高濃度ソース領域ＭＳ２は２つのソース領域ＭＳ２ａ，ＭＳ２ｂが図の上下方向に積層された構成を有するため、高濃度ソース領域ＭＳ２は低濃度ソース領域ＭＳ１よりも図の上下方向に厚く（深く）形成されている。

ドレイン領域ＭＤは各メモリセルのコントロールゲート電極ＣＧ側に形成されており、第１のドレイン領域としての低濃度ドレイン領域ＭＤ１と、第２のドレイン領域としての高濃度ドレイン領域ＭＤ２とを有している。低濃度ドレイン領域ＭＤ１および高濃度ドレイン領域ＭＤ２はｐ型ウェル領域ＰＷ１内に形成される、第１導電型としてのｎ型の不純物を含む不純物拡散領域である。

低濃度ドレイン領域ＭＤ１は概ねドレイン側側壁絶縁膜ＳＷの真下のｐ型ウェル領域ＰＷ１内に形成されている。高濃度ドレイン領域ＭＤ２は概ね半導体基板ＳＵＢの主表面Ｓ１に沿う方向に関して、低濃度ドレイン領域ＭＤ１に隣り合う領域に形成されている。言いかえれば高濃度ドレイン領域ＭＤ２は、ドレイン側側壁絶縁膜ＳＷの外側に配置されている。

高濃度ドレイン領域ＭＤ２は上側ドレイン領域ＭＤ２ａと下側ドレイン領域ＭＤ２ｂとを有している。上側ドレイン領域ＭＤ２ａは半導体基板ＳＵＢの主表面Ｓ１に沿う方向に関して、低濃度ドレイン領域ＭＤ１に隣り合う領域に形成されており、上側ドレイン領域ＭＤ２ａの半導体基板ＳＵＢの厚み方向（図１の上下方向）に関する深さは低濃度ドレイン領域ＭＤ１の上記深さとほぼ等しい。下側ドレイン領域ＭＤ２ｂは上側ドレイン領域ＭＤ２ａの下側（基板本体ＳＢ側）の面に接するように、低濃度ドレイン領域ＭＤ１に隣り合う領域に形成されている。

つまり下側ドレイン領域ＭＤ２ｂは上側ドレイン領域ＭＤ２ａよりも、半導体基板ＳＵＢの主表面Ｓ１から（図の下方向に）離れた位置に形成されている。一般的に下側ドレイン領域ＭＤ２ｂの（図の上下方向の）厚みは上側ドレイン領域ＭＤ２ａの厚みよりも厚いことが好ましいがこれに限られない。また以上のように高濃度ドレイン領域ＭＤ２は２つのドレイン領域ＭＤ２ａ，ＭＤ２ｂが図の上下方向に積層された構成を有するため、高濃度ドレイン領域ＭＤ２は低濃度ドレイン領域ＭＤ１よりも図の上下方向に厚く（深く）形成されている。

一方、周辺回路領域ＰＰＲには不揮発性メモリ（ＭＯＮＯＳ型フラッシュメモリ）を駆動するための周辺回路が形成されており、ｎチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などが形成されている。

この周辺回路領域ＰＰＲのＭＩＳＦＥＴの左右側には、図示されないが分離絶縁膜が形成されており、そこで複数のＭＩＳＦＥＴ間が電気的に絶縁されている。ＭＩＳＦＥＴは、半導体基板ＳＵＢの主表面Ｓ１に互いに間隔をあけて形成されたソース領域ＭＳとドレイン領域ＭＤとを有しており、さらに半導体基板ＳＵＢの主表面Ｓ１上に形成されたゲート絶縁膜ＧＩと、ゲート電極ＧＥと、側壁絶縁膜ＳＷとを有している。ゲート電極ＧＥは、ソース領域ＭＳとドレイン領域ＭＤとに挟まれる半導体基板ＳＵＢの主表面Ｓ１上に、ゲート絶縁膜ＧＩを介在して形成されている。

ソース領域ＭＳおよびドレイン領域ＭＤは、半導体基板ＳＵＢのｐ型ウェル領域ＰＷ２内に形成される、第１導電型すなわちｎ型の不純物を含む不純物拡散領域である。ソース領域ＭＳは低濃度ソース領域ＭＳ１と高濃度ソース領域ＭＳ２とを有しており、ドレイン領域ＭＤは低濃度ドレイン領域ＭＤ１と高濃度ドレイン領域ＭＤ２とを有している。

低濃度ソース領域ＭＳ１および低濃度ドレイン領域ＭＤ１は概ね側壁絶縁膜ＳＷの真下に形成され、高濃度ソース領域ＭＳ２は低濃度ソース領域ＭＳ１と隣り合い、高濃度ドレイン領域ＭＤ２は低濃度ドレイン領域ＭＤ１と隣り合うように、側壁絶縁膜ＳＷの外側に形成されている。

周辺回路のＭＩＳＦＥＴについてもメモリセルと同様に、高濃度ソース領域ＭＳ２は上側ソース領域ＭＳ２ａと下側ソース領域ＭＳ２ｂとを有しており、これらの配置はメモリセルにおける上側ソース領域ＭＳ２ａなどと基本的に同様である。また周辺回路のＭＩＳＦＥＴについてもメモリセルと同様に、高濃度ドレイン領域ＭＤ２は上側ドレイン領域ＭＤ２ａと下側ドレイン領域ＭＤ２ｂとを有しており、これらの配置はメモリセルにおける上側ドレイン領域ＭＤ２ａなどと基本的に同様である。

図２を参照して、メモリゲート絶縁膜ＯＮＩは、コントロールゲート電極ＣＧの側面および半導体基板ＳＵＢの主表面Ｓ１に接するように形成される第１の絶縁膜Ｏ１と、第１の絶縁膜Ｏ１の上面を覆うように形成される第２の絶縁膜ＮＩと、第２の絶縁膜ＮＩの上面を覆うように形成される第３の絶縁膜ＯＮ２とがこの順に積層された構造を有している。ここで第１の絶縁膜Ｏ１の上面とは、第１の絶縁膜Ｏ１のコントロールゲート電極ＣＧの側面および半導体基板ＳＵＢの主表面Ｓ１と反対側の面を意味し、第２の絶縁膜ＮＩの上面とは、第２の絶縁膜ＮＩの第１の絶縁膜Ｏ１と反対側の面を意味する。

第１の絶縁膜Ｏ１はたとえばシリコン酸化膜を含んでおり、第２の絶縁膜ＮＩはたとえばシリコン窒化膜を含むことが好ましい。また第３の絶縁膜ＯＮ２はたとえばシリコン酸化膜を含むことが好ましいが、窒素を含むシリコン酸化膜としての、いわゆるシリコン酸窒化膜であることがより好ましい。

図３（Ａ）、（Ｂ）を参照して、半導体装置の概略断面図中に示すＩＩＩＡ−ＩＩＩＡ線に沿う部分およびＩＩＩＢ−ＩＩＩＢ線に沿う部分は、不純物濃度を示す領域を明示している。本実施の形態のメモリセルのソース領域ＭＳは、第１のソース領域としての低濃度ソース領域ＭＳ１と、低濃度ソース領域ＭＳ１よりも第１導電型（ｎ型）の不純物濃度が高い第２のソース領域としての高濃度ソース領域ＭＳ２を有する構成となっている。つまりたとえば図３（Ｂ）のようにソース領域ＭＳが単一の低濃度ソース領域ＭＳ１のみを有する構成である場合と異なり、本実施の形態のメモリセルは図３（Ａ）のようにソース領域ＭＳがｎ型不純物濃度の異なる２つのソース領域ＭＳ１，ＭＳ２ａを有している。

図３は半導体基板ＳＵＢの主表面Ｓ１に沿う横方向に関して、ソース領域ＭＳが不純物濃度の異なる２つの不純物領域ＭＳ１，ＭＳ２ａを有することを示している。しかし図４（Ａ）、（Ｂ）を参照して、本実施の形態のメモリセルのソース領域ＭＳは、半導体基板ＳＵＢの主表面Ｓ１に交差する縦方向に関しても、不純物濃度の異なる２つの不純物領域ＭＳ２ａ，ＭＳ２ｂを有している。上側ソース領域ＭＳ２ａのｎ型不純物濃度は下側ソース領域ＭＳ２ｂのｎ型不純物濃度よりも高い。また下側ソース領域ＭＳ２ｂのｎ型不純物濃度は低濃度ソース領域ＭＳ１のｎ型不純物濃度よりも高い。

上記主表面Ｓ１に交差する縦方向に関して、図４においては、メモリゲート電極ＭＧの外側（ここでは特にソース側の側壁絶縁膜ＳＷの外側）に形成された上側ソース領域ＭＳ２ａを上記第２のソース領域（第１のソース領域よりも不純物濃度の高い領域）と考え、上側ソース領域ＭＳ２ａの下側の面に接するように配置された下側ソース領域ＭＳ２ｂを上記第１のソース領域（第２のソース領域よりも不純物濃度の低い領域）と考える。このように考えれば、ソース領域の上記縦方向に関しても、第２のソース領域が第１のソース領域よりもｎ型の不純物濃度が高いということができる。

なお図３および図４のようなグラフに示されないが、本実施の形態のドレイン領域ＭＤはソース領域ＭＳと同様に、半導体基板ＳＵＢの主表面Ｓ１に沿う横方向に関して、低濃度ドレイン領域ＭＤ１（第１のドレイン領域）およびそれよりも第１導電型（ｎ型）の不純物濃度が高い高濃度ドレイン領域ＭＤ２（第２のドレイン領域）の、不純物濃度の異なる２つの領域を有する構成となっている。

ドレイン領域ＭＤの主表面Ｓ１に交差する縦方向についてもソース領域ＭＳと同様に、下側ドレイン領域ＭＤ２ｂおよびそれよりも第１導電型（ｎ型）の不純物濃度が高い上側ドレイン領域ＭＤ２ａの、不純物濃度の異なる２つの領域を有する構成となっている。すなわちコントロールゲート電極ＣＧの外側に形成された上側ドレイン領域ＭＤ２ａを上記第２のドレイン領域（第１のドレイン領域よりも不純物濃度の高い領域）と考え、上側ドレイン領域ＭＤ２ａの下側の面に接するように配置された下側ドレイン領域ＭＤ２ｂを上記第１のドレイン領域（第２のドレイン領域よりも不純物濃度の低い領域）と考える。このように考えれば、ドレイン領域の上記縦方向に関しても、第２のドレイン領域が第１のドレイン領域よりもｎ型の不純物濃度が高いということができる。

次に、図５〜図１８を参照しながら、上記の一実施の形態の半導体装置の製造方法について説明する。

図５を参照して、まず主表面を有する半導体基板ＳＵＢが準備される。具体的には、たとえばｐ型の不純物を有するシリコンの単結晶からなる基板本体ＳＢが準備され、その一方（図の上側）の主表面に、通常の写真製版技術およびイオン注入技術によりｐ型ウェル領域ＰＷ１およびｐ型ウェル領域ＰＷ２が形成される。このようにして、基板本体ＳＢの主表面Ｓ１にｐ型ウェル領域ＰＷ１およびｐ型ウェル領域ＰＷ２が形成された半導体基板ＳＵＢが形成される。

最終的にメモリセルが形成される領域であるメモリセル領域ＭＣＲにおいては、ｐ型ウェル領域ＰＷ１上に、通常の熱酸化法によりシリコン酸化膜からなる絶縁膜が形成される。次に当該絶縁膜の上面を覆うように、通常のＣＶＤ（Chemical Vapor Deposition）法により、ｎ型不純物（たとえば砒素またはリン）を含む多結晶シリコンの薄膜が厚み１００ｎｍ以上３００ｎｍ以下となるように形成される。次に通常の写真製版技術およびエッチングにより、上記多結晶シリコンの薄膜およびその真下の絶縁膜がパターニングされ、コントロールゲート電極ＣＧおよびその真下のゲート絶縁膜ＧＩが形成される。

なおここで、成膜しようとする多結晶シリコンの薄膜にｎ型不純物を導入する場合には、たとえばコントロールゲート電極ＣＧとなるべき半導体膜である多結晶シリコンの薄膜ＣＧを形成する際に、当該薄膜に第１導電型（ｎ型）の不純物がイオン注入される。ただし成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることにより、ｎ型不純物を含有する多結晶シリコンの薄膜を形成することができる。また当該薄膜の形成時に、まず非晶質シリコンの薄膜を堆積した後、熱処理を施すことにより当該非晶質シリコンの薄膜を結晶化させてもよい。すなわちここでは、イオン注入技術、またはイオン注入技術以外の方法を用いて、コントロールゲート電極ＣＧとなるべき半導体膜である多結晶シリコンの薄膜ＣＧを形成する際に、当該薄膜に第１導電型（ｎ型）の不純物を導入することができる。

最終的に周辺回路としてのＭＩＳＦＥＴが形成される周辺回路領域ＰＰＲにおいても、メモリセル領域ＭＣＲと同様に、ｐ型ウェル領域ＰＷ２上に、絶縁膜ＧＩと多結晶シリコンの薄膜ＣＧとが形成されるが、ここではパターニングされなくてもよい。

次に、メモリセル領域ＭＣＲのコントロールゲート電極ＣＧをマスクとして、コントロールゲート電極ＣＧの真下以外の半導体基板ＳＵＢの主表面に不純物領域ＭＶが、通常のイオン注入技術を用いた自己整合技術により形成される。ここではｎ型不純物が注入されることにより比較的不純物濃度の低い不純物領域ＭＶが形成されることが好ましい。この不純物領域ＭＶは、後に形成されるメモリゲート電極ＭＧの真下の領域のしきい値電圧／電流を調整するために形成されるものである。ただしこの不純物領域ＭＶは必ずしも形成されなくてもよいため、以降の各図においては、不純物領域ＭＶは図示が省略される。

図６を参照して、メモリセル領域ＭＣＲに形成されたコントロールゲート電極ＣＧの上面および側面を覆うように、半導体基板ＳＵＢの主表面Ｓ１上に、シリコン酸化膜を含む第１の絶縁膜Ｏ１と、シリコン窒化膜を含む第２の絶縁膜ＮＩと、シリコン酸化膜を含むダミー絶縁膜Ｄ２との３層がこの順に積層される。第２の絶縁膜ＮＩは第１の絶縁膜Ｏ１の上面を覆うように、ダミー絶縁膜Ｄ２は第２の絶縁膜ＮＩの上面を覆うように、それぞれ形成される。これらの絶縁膜Ｏ１，ＮＩ，Ｄ２が、たとえば通常のＣＶＤ法により形成される。

周辺回路領域ＰＰＲにおいては、多結晶シリコンの薄膜ＣＧの上面を覆うように、上記の第１の絶縁膜Ｏ１、第２の絶縁膜ＮＩおよびダミー絶縁膜Ｄ２が形成される。

なお上記の第１の絶縁膜Ｏ１は厚みが３ｎｍ以上６ｎｍ以下となるように、第２の絶縁膜ＮＩは厚みが５ｎｍ以上１０ｎｍ以下となるように、ダミー絶縁膜Ｄ２は厚みが４ｎｍ以上７ｎｍ以下となるように、形成されることが好ましい。

図７を参照して、コントロールゲート電極ＣＧの上面および側面を覆うように積層された絶縁膜の最上層であるダミー絶縁膜Ｄ２の全体の上面を覆うように、メモリセル領域ＭＣＲには、ダミーゲートとなるべきシリコン薄膜ＰＳが形成され、周辺回路領域ＰＰＲにもシリコン薄膜ＰＳが形成される。シリコン薄膜ＰＳは、導電性不純物を含まない多結晶シリコンの薄膜であってもよいし、非結晶（アモルファス）シリコンの薄膜であってもよい。シリコン薄膜ＰＳは通常のＣＶＤ法により形成されることが好ましい。

図８を参照して、積層された絶縁膜を構成する最上層（最も半導体基板ＳＵＢから離れた層）であるダミー絶縁膜Ｄ２をエッチングストッパとした異方性ドライエッチングがなされ、シリコン薄膜ＰＳがエッチバックされる。その結果、メモリセル領域ＭＣＲにおいてはコントロールゲート電極ＣＧに隣接する（より詳しくはコントロールゲート電極ＣＧの側面上のダミー絶縁膜Ｄ２に接する）ようにダミーゲート電極ＤＭＧが形成される。ダミーゲート電極ＤＭＧはコントロールゲート電極ＣＧから離れるにつれて（コントロールゲート電極ＣＧの外側に向かうにつれて）図の上下方向の厚みが薄くなるように形成される。なお周辺回路領域ＰＰＲのシリコン薄膜ＰＳはエッチング除去される。

図９を参照して、ダミーゲート電極ＤＭＧをマスクとして、半導体基板ＳＵＢの主表面Ｓ１の一部に第１のソース領域としての不純物領域ＭＳ１が、通常のイオン注入技術を用いた自己整合技術により形成される。具体的には、ソース領域を形成しようとする領域が露出するように、通常の写真製版技術によりフォトレジストＰＨＲのパターンが形成される。次にフォトレジストＰＨＲのパターンで覆われない半導体基板ＳＵＢの主表面にｎ型不純物がイオン注入されることにより、第１のソース領域としての低濃度ソース領域ＭＳ１が形成される。

ここで形成される低濃度ソース領域ＭＳ１のｎ型不純物は、不純物領域ＭＶを形成するために注入されるｎ型不純物と同程度の濃度であることが好ましく、また低濃度ソース領域ＭＳ１の接合深さも、不純物領域ＭＶと同程度の濃度であることが好ましい。

図１０を参照して、いったんフォトレジストＰＨＲがアッシングなどにより除去される。その状態で、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造が形成され、これが通常の異方性ドライエッチングによりエッチバックされる。その結果、メモリセル領域ＭＣＲにおいては、最終的にソース領域が形成される側のダミーゲート電極ＤＭＧと隣接するように（側面に接するように）、ダミー側壁絶縁膜ＤＳＷが形成される。このダミー側壁絶縁膜ＤＳＷは、ドレイン領域が形成される側のダミーゲート電極ＤＭＧとも隣接するように形成されてもよい。

最終的にソース領域ＭＳが形成される側のダミー側壁絶縁膜であるダミーソース側側壁絶縁膜ＤＳＷをマスクとして、再度ｎ型不純物がイオン注入される。なおこのとき、図９の工程と同じ位置には再度フォトレジストＰＨＲのパターンが形成されており、（ソース領域ＭＳが形成される側の）ダミーソース側側壁絶縁膜ＤＳＷを用いた自己整合技術により、第２のソース領域としての高濃度ソース領域ＭＳ２が形成される。言いかえれば、ダミーソース側壁絶縁膜ＤＳＷをマスクとして、半導体基板ＳＵＢの主表面Ｓ１の一部にソース領域としての不純物領域ＭＳ２ａ，ＭＳ２ｂが、通常のイオン注入技術を用いた自己整合技術により形成される。

具体的には、ソース領域を形成しようとする領域が露出するように、通常の写真製版技術によりフォトレジストＰＨＲのパターンが形成される。次にフォトレジストＰＨＲのパターンで覆われない半導体基板ＳＵＢの主表面に、ｎ型不純物がイオン注入されることにより、高濃度ソース領域ＭＳ２が形成される。

ここでイオン注入されるｎ型不純物は、上記の低濃度ソース領域ＭＳ１を形成するためにイオン注入されたｎ型不純物よりも不純物濃度が高く、接合深さが深い。このため高濃度ソース領域ＭＳ２の上側の（主表面Ｓ１に近い）領域においては高濃度ソース領域ＭＳ２が低濃度ソース領域ＭＳ１に重なるように主表面Ｓ１に上側ソース領域ＭＳ２ａが形成され、上側ソース領域ＭＳ２ａの下側の面に接するように下側ソース領域ＭＳ２ｂが形成され、ソース領域ＭＳ２ａ，ＭＳ２ｂを合わせた高濃度ソース領域ＭＳ２が形成される。

これを縦方向に見れば、第１のソース領域としての下側ソース領域ＭＳ２ｂと、その上側の面に接する第２のソース領域としての上側ソース領域ＭＳ２ａとが、いずれもダミーソース側側壁絶縁膜ＤＳＷをマスクとして形成される。第２のソース領域としての上側ソース領域ＭＳ２ａは、図１０の工程において注入されたｎ型不純物濃度に、元々存在する低濃度ソース領域ＭＳ１のｎ型不純物濃度が加わるため、第１のソース領域としての下側ソース領域ＭＳ２ｂよりもｎ型不純物濃度が高くなる。また図９の工程においてダミーゲート電極ＤＭＧをマスクとして形成される不純物領域ＭＳ１は、縦方向に見た場合には、上記第１および第２のソース領域ＭＳ２ｂ，ＭＳ２ａのいずれとも異なる第３のソース領域ＭＳ１として形成される。

また横方向に見れば、低濃度ソース領域ＭＳ１の両端部（ダミーゲート電極ＤＭＧに近い領域）の、図１０の工程において不純物が追加注入されない領域は最終的に第１のソース領域である低濃度ソース領域ＭＳ１として形成され、低濃度ソース領域ＭＳ１の中央部には図１０の工程において不純物が追加注入されることにより第２のソース領域としての高濃度ソース領域ＭＳ２が形成される。低濃度ソース領域ＭＳ１はダミーゲート電極ＤＭＧをマスクとして主表面Ｓ１に形成され、高濃度ソース領域ＭＳ２はダミーソース側側壁絶縁膜ＤＳＷをマスクとして主表面Ｓ１に形成される。

以上により、低濃度ソース領域ＭＳ１と、（上側ソース領域ＭＳ２ａおよび下側ソース領域ＭＳ２ｂからなる）高濃度ソース領域ＭＳ２とを有するソース領域ＭＳが形成される。

なおダミーゲート電極ＤＭＧをマスクとして形成される低濃度ソース領域ＭＳ１はソース領域の一部のみをなし、ソース領域を構成する他の領域である高濃度ソース領域ＭＳ２は必ずしもダミーゲート電極ＤＭＧをマスクとして形成されなくてもよい。しかしここでは上記領域ＭＳ１のようにソース領域の少なくとも一部がダミーゲート電極ＤＭＧをマスクとして形成されれば一実施の形態の構成（ダミーゲート電極ＤＭＧをマスクとしてソース領域を形成する）を満足するものと考える。

図１１を参照して、フォトレジストＰＨＲがアッシングなどにより除去された後、ダミー側壁絶縁膜ＤＳＷおよびダミーゲート電極ＤＭＧがエッチングにより除去される。またメモリセル領域ＭＣＲ、周辺回路領域ＰＰＲともに、シリコン窒化膜を含む第２の絶縁膜ＮＩをエッチングストッパとして、ダミー絶縁膜Ｄ２がエッチングにより除去される。

図１２を参照して、メモリセル領域ＭＣＲ、周辺回路領域ＰＰＲともに、コントロールゲート電極ＣＧの上面および側面を覆う積層絶縁膜の最上層である第２の絶縁膜ＮＩの上面を覆うように、メモリセル領域ＭＣＲ、周辺回路領域ＰＰＲともに、第３の絶縁膜ＯＮ２が形成される。

第３の絶縁膜ＯＮ２はシリコン酸化膜を含んでおり、たとえば通常のＣＶＤ法により形成される。ただし第３の絶縁膜ＯＮ２は窒素を含むシリコン酸窒化膜として形成されることがより好ましい。第３の絶縁膜ＯＮ２はいわゆるＩＳＳＧ（In Situ Steam Generation）酸化により、たとえば４ｎｍ以上７ｎｍ以下の厚みとなるように形成されることが好ましい。以上により、第１の絶縁膜Ｏ１、第２の絶縁膜ＮＩおよび第３の絶縁膜ＯＮ２が積層された構成を有する、メモリゲート絶縁膜となるべき積層構造ＯＮＩが形成される。

図１２を再度参照して、コントロールゲート電極ＣＧの上面および側面を覆うように積層された絶縁膜の最上層である第３の絶縁膜ＯＮ２の全体の上面を覆うように、メモリセル領域ＭＣＲ、周辺回路領域ＰＰＲともに、メモリゲート電極ＭＧとなるべき半導体膜である多結晶シリコンの薄膜ＭＧが形成される。多結晶シリコンの薄膜は、通常のＣＶＤ法により、厚みが３０ｎｍ以上１００ｎｍ以下となるように形成される。ただしこの薄膜ＭＧとしては、多結晶シリコンの代わりに非晶質（アモルファス）のシリコンが成膜されてもよい。

図１３を参照して、上記薄膜ＭＧに第２導電型すなわちｐ型の不純物（たとえばホウ素またはインジウム）が、たとえば通常のイオン注入技術により注入される。ただし上記のコントロールゲート電極ＣＧの薄膜に第１導電型（ｎ型）の不純物を導入するときと同様に、ここでもイオン注入技術の代わりに、たとえば図１２の成膜時に成膜用のガスにドーピングガス（ｐ型不純物添加用のガス）を含ませることにより、ｐ型不純物を含有する多結晶シリコンの薄膜が形成されてもよい。つまりここでは、イオン注入技術、またはイオン注入技術以外の方法を用いて、メモリゲート電極ＭＧとなるべき半導体膜である多結晶シリコンの薄膜ＭＧを形成する際に、当該薄膜に第２導電型（ｐ型）の不純物を導入することができる。

上記ｐ型の不純物を導入する際にイオン注入技術が用いられる場合、図１３中の矢印に示す方向、すなわち半導体基板ＳＵＢの主表面Ｓ１に延在する方向に平行または垂直な方向に対して斜めの方向に、導電性不純物が注入される。このようにすれば、たとえばコントロールゲート電極ＣＧの側面上に形成される薄膜ＭＧの表面にもｐ型不純物が注入される。

図１４を参照して、積層された絶縁膜を構成する最上層（最も半導体基板ＳＵＢから離れた層）である第３の絶縁膜ＯＮ２をエッチングストッパとした異方性ドライエッチングがなされ、薄膜ＭＧがエッチバックされる。その結果、メモリセル領域ＭＣＲにおいては、半導体基板ＳＵＢの主表面Ｓ１上に、コントロールゲート電極ＣＧと隣接する（コントロールゲート電極ＣＧの側面上の第３の絶縁膜ＯＮ２に接する）ようにメモリゲート電極ＭＧが形成される。メモリゲート電極ＭＧはコントロールゲート電極ＣＧから離れるにつれて（コントロールゲート電極ＣＧの外側に向かうにつれて）図の上下方向の厚みが薄くなるように形成される。なお周辺回路領域ＰＰＲの薄膜ＭＧはエッチング除去される。

図１５を参照して、メモリセル領域ＭＣＲにおいては、ソース領域ＭＳ１およびソース領域ＭＳ側のメモリゲート電極ＭＧ（およびコントロールゲート電極ＣＧの一部）を覆うように、通常の写真製版技術により、フォトレジストＰＨＲのパターンが形成される。周辺回路領域ＰＰＲにおいては、ゲート電極を形成すべき領域における薄膜ＣＧの真上を覆うようにフォトレジストＰＨＲのパターンが形成される。

図１６を参照して、フォトレジストＰＨＲのパターンを用いた通常のエッチングにより、メモリセル領域ＭＣＲにおいては、フォトレジストＰＨＲで覆われない領域のメモリゲート電極ＭＧおよび積層絶縁膜ＯＮＩが除去される。フォトレジストＰＨＲがアッシングなどにより除去されることにより、コントロールゲート電極ＣＧのソース領域ＭＳ側のメモリゲート電極ＭＧが残存する。また積層絶縁膜ＯＮＩは、残存するメモリゲート電極ＭＧとその真下の半導体基板ＳＵＢとに挟まれた領域から、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとに挟まれた領域に連なるように延びる、メモリゲート絶縁膜ＯＮＩとして形成される。すなわちメモリゲート絶縁膜ＯＮＩは、コントロールゲート電極ＣＧの最下部（半導体基板ＳＵＢに近い下部）において、その延在する方向が半導体基板ＳＵＢの主表面に沿う方向からコントロールゲート電極ＣＧの側面に沿う方向に約９０°屈曲する。

また周辺回路領域ＰＰＲにおいては、フォトレジストＰＨＲのパターンを用いた通常のエッチングにより、薄膜ＣＧがゲート電極ＧＥとして形成され、その真下の絶縁膜ＧＩがゲート絶縁膜ＧＩとして形成される。上記以外の領域の薄膜ＣＧおよび絶縁膜ＧＩはすべて除去され、また薄膜ＣＧ上の絶縁膜ＯＮＩも除去される。

図１７を参照して、メモリセル領域ＭＣＲにおいては図１５の工程と同じ位置に、すなわちソース領域ＭＳ１およびメモリゲート電極ＭＧ（およびコントロールゲート電極ＣＧの一部）を覆うように、通常の写真製版技術により、フォトレジストＰＨＲのパターンが形成される。次にこの状態で、半導体基板ＳＵＢの主表面Ｓ１における、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧのソース領域ＭＳと反対側（コントロールゲート電極ＣＧの外側）に、通常のイオン注入技術により、ｎ型不純物が注入される。ここでｎ型不純物が注入される領域は、図５の工程により形成された不純物領域ＭＶとほぼ同じ領域である。

この処理における、コントロールゲート電極ＣＧをマスクとした自己整合技術により、不純物領域ＭＶは主表面Ｓ１に形成されるドレイン領域ＭＤとなる。なおここでのイオン注入は、半導体基板ＳＵＢの主表面Ｓ１に対して斜め方向になされてもよい。

なお周辺回路領域ＰＰＲにおいては、ゲート電極ＧＥの両側の半導体基板ＳＵＢの主表面Ｓ１に、通常のイオン注入技術により、ｎ型不純物が注入される。ゲート電極ＧＥをマスクとした自己整合技術により、図中に示す位置にソース領域ＭＳ１およびドレイン領域ＭＤ１が形成される。

図１８を参照して、図１７の工程におけるフォトレジストＰＨＲがアッシングなどにより除去される。その状態で、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造が形成され、これが通常の異方性ドライエッチングによりエッチバックされる。その結果、メモリセル領域ＭＣＲにおいては、コントロールゲート電極ＣＧとメモリゲート電極ＭＧと隣接するように（側面に接するように）、側壁絶縁膜ＳＷが形成される。

これらの側壁絶縁膜ＳＷは、電極ＣＧ，ＭＧから離れるにつれて厚みが薄くなる形状を有している。ここでは便宜上、コントロールゲート電極ＣＧと隣接するように形成される（最終的にドレイン領域ＭＤが形成される側の）側壁絶縁膜ＳＷをドレイン側側壁絶縁膜と呼び、メモリゲート電極ＭＧと隣接するように形成される（ソース領域ＭＳ側の）側壁絶縁膜ＳＷをソース側側壁絶縁膜と呼ぶこととする。

次に、メモリセル領域ＭＣＲにおいては再度図１７の工程と同じ位置に、すなわちソース領域ＭＳ１およびメモリゲート電極ＭＧ（およびコントロールゲート電極ＣＧの一部）を覆うように、通常の写真製版技術により、フォトレジストＰＨＲのパターンが形成される。次にこの状態で、半導体基板ＳＵＢの主表面Ｓ１における、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧのソース領域ＭＳと反対側（コントロールゲート電極ＣＧの外側）に、通常のイオン注入技術により、ｎ型不純物が注入される。

このとき、ドレイン側側壁絶縁膜ＳＷをマスクとした自己整合技術により、図１７の工程で形成されたドレイン領域ＭＤよりもドレイン側側壁絶縁膜ＳＷから見て外側の領域の主表面Ｓ１に、言い換えれば不純物領域ＭＶの中央部に、不純物が追加注入される。

なおここでは図１７の工程に比べて不純物濃度が高く、接合深さが深い不純物領域が形成されるようにｎ型不純物が注入される。その結果、図１８の工程においてイオン注入された領域には第２のドレイン領域としての高濃度ドレイン領域ＭＤ２として形成される。また図１７の工程のみで不純物領域ＭＶとほぼ重なる領域にｎ型不純物が注入された、高濃度ドレイン領域ＭＤ２の両端側（コントロールゲート電極ＣＧに近い領域）は第１のドレイン領域としての低濃度ドレイン領域ＭＤ１として形成される。

つまり横方向に見れば、不純物領域ＭＶの両端部（コントロールゲート電極ＣＧに近い領域）の、図１８の工程において不純物が追加注入されない領域は第１のドレイン領域としての低濃度ドレイン領域ＭＤ１が形成される。また不純物領域ＭＶの中央部には図１８の工程において不純物が追加注入されることにより、第１のドレイン領域よりもｎ型不純物の濃度が高い第２のドレイン領域としての高濃度ドレイン領域ＭＤ２が形成される。低濃度ドレイン領域ＭＤ１はコントロールゲート電極ＣＧをマスクとして主表面Ｓ１に形成され、高濃度ドレイン領域ＭＤ２はドレイン側側壁絶縁膜ＳＷをマスクとして主表面Ｓ１に形成される。

また縦方向に見れば、図１８の工程において、ドレイン側側壁絶縁膜ＳＷをマスクとして、高濃度ドレイン領域ＭＤ２が不純物領域ＭＶに重なるように主表面Ｓ１に上側ドレイン領域ＭＤ２ａ（第２のドレイン領域）が形成される。また同様にドレイン側側壁絶縁膜ＳＷをマスクとして、上側ドレイン領域ＭＤ２ａの下側の面に接するように下側ドレイン領域ＭＤ２ｂ（第１のドレイン領域）が形成される。以上によりドレイン領域ＭＤ２ａ，ＭＤ２ｂを合わせた高濃度ドレイン領域ＭＤ２が形成される。

第２のドレイン領域としての上側ドレイン領域ＭＤ２ａは、図１８の工程において注入されたｎ型不純物濃度に、元々存在する不純物領域ＭＶのｎ型不純物濃度が加わるため、第１のドレイン領域としての下側ドレイン領域ＭＤ２ｂよりもｎ型不純物濃度が高くなる。

以上により、低濃度ドレイン領域ＭＤ１と、（上側ドレイン領域ＭＤ２ａおよび下側ドレイン領域ＭＤ２ｂからなる）高濃度ドレイン領域ＭＤ２とを有するドレイン領域ＭＤが形成される。

周辺回路領域ＰＰＲについては、メモリセル領域ＭＣＲと同様にゲート電極ＧＥの側面を覆うように形成される側壁絶縁膜ＳＷをマスクとして、通常のイオン注入技術を用いた自己整合技術により、高濃度ソース領域ＭＳ２および高濃度ドレイン領域ＭＤ２が形成される。このうち図１７の工程で形成されたソース領域ＭＳ１およびドレイン領域ＭＤ１と重なる領域はそれぞれ上側ソース領域ＭＳ２ａおよび上側ドレイン領域ＭＤ２ａとなり、それ以外の領域は下側ソース領域ＭＳ２ｂおよび下側ドレイン領域ＭＤ２ｂとなる。また高濃度ソース領域ＭＳ２および高濃度ドレイン領域ＭＤ２の両端側に配置された、図１７の工程のみで不純物が注入された領域は低濃度ドレイン領域ＭＤ１として形成される。

以上の各工程の後、フォトレジストＰＨＲのパターンをアッシングなどにより除去し、層間絶縁膜の形成など一般公知の後工程を行なうことにより、ＭＯＮＯＳ型フラッシュメモリを有する半導体装置が形成される。

次に、一実施の形態の作用効果について説明する。始めに図１９の比較例の構成および図２０の一実施の形態の構成を参照しながら、ＭＯＮＯＳ型フラッシュメモリの書き込みおよび消去の動作について説明する。

図１９（Ａ）を参照して、比較例のＭＯＮＯＳ型フラッシュメモリは、ｎ型不純物を含むコントロールゲート電極ＣＧと、ｎ型不純物を含むｎ型メモリゲート電極ＮＭＧとを有している。メモリゲート絶縁膜ＯＮＩは、シリコン酸化膜を含む第１の絶縁膜Ｏ１と、シリコン窒化膜を含む第２の絶縁膜ＮＩと、シリコン酸化膜を含む（窒素を含まない）第３の絶縁膜Ｏ２とがこの順に積層された構造を有している。ソース領域ＭＳおよびドレイン領域ＭＤは一実施の形態と同様にｎ型不純物を有している。

比較例のＭＯＮＯＳ型フラッシュメモリへのデータの書き込み時は、コントロールゲート電極ＣＧに電圧＋Ｖｃｇ１Ａが、ｎ型メモリゲート電極ＮＭＧに電圧＋Ｖｍｇ１Ａが、ドレイン領域ＭＤに電圧＋Ｖｄ１Ａが、ソース領域ＭＳに電圧＋Ｖｓ１Ａが、それぞれ印加される。これらの電圧はいずれも正の値であり、＋Ｖｓ１Ａは＋Ｖｄ１Ａより大きい。

このとき、ドレイン領域ＭＤから半導体基板ＳＵＢ内に供給される電子（丸で囲んだ「−」で示す）が、半導体基板ＳＵＢ側からｎ型メモリゲート電極ＮＭＧの真下の第１の絶縁膜Ｏ１を通過して第２の絶縁膜ＮＩに注入される。第２の絶縁膜ＮＩに注入された電子は、第２の絶縁膜ＮＩ中のトラップ準位に捕獲され、その結果、記憶用トランジスタのしきい値電圧が上昇する。

図１９（Ｂ）を参照して、比較例のＭＯＮＯＳ型フラッシュメモリは、ＢＴＢＴ（Band-To-Band Tunneling）ホットホール注入消去方式によりデータが消去される。具体的には、コントロールゲート電極ＣＧに電圧Ｖｃｇ１Ｂが、ｎ型メモリゲート電極ＮＭＧに電圧−Ｖｍｇ１Ｂが、ドレイン領域ＭＤに電圧Ｖｄ１Ｂが、ソース領域に電圧Ｖｓ１Ｂが、それぞれ印加される。ここでは通常は電圧Ｖｃｇ１Ｂおよび電圧Ｖｄ１Ｂは０Ｖであり、電圧−Ｖｍｇ１Ｂは負の値、電圧Ｖｓ１Ｂは正の値とする。このとき、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（丸で囲んだ「＋」で示す）がソース領域ＭＳから半導体基板ＳＵＢ内に供給され、さらに半導体基板ＳＵＢ側からｎ型メモリゲート電極ＮＭＧの真下の第１の絶縁膜Ｏ１を通過して第２の絶縁膜ＮＩに注入される。その結果、記憶用トランジスタのしきい値電圧が低下する。

以上のように、比較例のようなｎ型メモリゲート電極ＮＭＧを有するｎ型ＭＯＮＯＳ型フラッシュメモリは、データの書き込み時と消去時との双方において、電子またはホールがメモリゲート電極ＮＭＧの下側の第１の絶縁膜Ｏ１を通過する。このため書き換え回数が増加すると、第１の絶縁膜Ｏ１の劣化が顕在化し書き換え特性および信頼性（第２の絶縁膜ＮＩが電荷を保持する機能）に影響を及ぼす可能性がある。

また比較例のｎ型ＭＯＮＯＳ型フラッシュメモリは、データを書き込む際にはｎ型メモリゲート電極ＮＭＧに正電圧が印加されるのに対し、データの消去時にはｎ型メモリゲート電極ＮＭＧに負電圧が印加される。このため周辺回路としては正負２種類の電源回路が必要となるため、半導体装置全体のうち電源回路が占める面積が大きくなり、その分フラッシュメモリなどのフラッシュモジュールの占める面積を小さくしたり、他の周辺回路を構成する素子の占める面積を小さくする必要が生じる。

図２０（Ａ）を参照して、一実施の形態のＭＯＮＯＳ型フラッシュメモリは、図１９の比較例のＭＯＮＯＳ型フラッシュメモリに対して、メモリゲート電極がｐ型不純物を含むｐ型メモリゲート電極ＰＭＧである点において異なっている。

一実施の形態のＭＯＮＯＳ型フラッシュメモリへのデータの書き込み時は、比較例のＭＯＮＯＳ型フラッシュメモリと同様に、コントロールゲート電極ＣＧに電圧＋Ｖｃｇ１Ａが、ｐ型メモリゲート電極ＰＭＧに電圧＋Ｖｍｇ１Ａが、ドレイン領域ＭＤに電圧＋Ｖｄ１Ａが、ソース領域ＭＳに電圧＋Ｖｓ１Ａが、それぞれ印加される。これらの値は図１９（Ａ）に示す各値と同様である。このようにすれば、上記比較例と同様に電子が第１の絶縁膜Ｏ１を通過して第２の絶縁膜ＮＩに注入される。

図２０（Ｂ）を参照して、一実施の形態のＭＯＮＯＳ型フラッシュメモリのデータの消去時には、コントロールゲート電極ＣＧに電圧Ｖｃｇ２Ｂが、ｐ型メモリゲート電極ＰＭＧに電圧＋Ｖｍｇ２Ｂが、ドレイン領域ＭＤに電圧Ｖｄ２Ｂが、ソース領域に電圧Ｖｓ２Ｂが、それぞれ印加される。ここでは通常は電圧Ｖｃｇ２Ｂ、電圧Ｖｄ２Ｂおよび電圧Ｖｓ２Ｂは０Ｖであり、電圧＋Ｖｍｇ２Ｂは正の値でありデータ書き込み時の電圧＋Ｖｍｇ１Ａよりも大きくなる。

このとき、ｐ型メモリゲート電極ＭＧから発生したホールがその真下の第３の絶縁膜を通過して第２の絶縁膜ＮＩに注入される。このようにデータ消去時には電子とホールとのいずれも、第１の絶縁膜Ｏ１を通らずに第２の絶縁膜ＮＩに注入される。このため一実施の形態においては、上記比較例に比べて第１の絶縁膜Ｏ１を電子またはホールが通過する回数を減少させることができ、第１の絶縁膜Ｏ１の劣化を抑制することができる。そのため書き換え特性（書き換え可能回数）および信頼性を向上させることができる。

また一実施の形態においては、データの書き込み時と消去時との双方において、ｐ型メモリゲート電極ＰＭＧには正の電圧（＋Ｖｍｇ１Ａまたは＋Ｖｍｇ２Ｂ）が印加される。このため周辺回路から負の電圧を印加する電源回路を排除することができ、半導体装置における各素子の占有面積など、スペースをセーブすることが可能となる。

次に、図２０（Ａ）、（Ｂ）に示すように、一実施の形態のメモリゲート絶縁膜ＯＮＩは、最上層である第３の絶縁膜が窒素を含むシリコン酸窒化膜ＯＮ２として形成されていることが好ましい。このようにすれば、たとえば図１９（Ａ）、（Ｂ）のように第３の絶縁膜が窒素を含まないシリコン酸化膜Ｏ２として形成される場合に比べて、ｐ型メモリゲート電極ＰＭＧから第３の絶縁膜ＯＮ２へのホールの注入を容易にすることができる。

図２１（Ａ）を参照して、ｎ型メモリゲート電極ＮＭＧを用いた場合には半導体基板ＳＵＢ側からしかホール（図中の丸印）を（図中に矢印で示すように）第２の絶縁膜ＮＩに供給することができない。一方図２１（Ｂ）に示すように、ｐ型メモリゲート電極ＰＭＧを用いた場合には、ｐ型メモリゲート電極ＭＧに正電圧を印加することにより、ｐ型メモリゲート電極ＰＭＧ側から第３の絶縁膜を経由して第２の絶縁膜ＮＩにホールを供給することができる。

図２１（Ｂ）を参照して、第３の絶縁膜ＯＮ２に窒素を含ませることにより、第３の絶縁膜のホールに対する電位障壁は、窒素を含ませない場合の第３の絶縁膜のホールに対する電位障壁（図２１（Ｂ）中に点線で示す）に比べて低くなる。このため窒素を含む第３の絶縁膜ＯＮ２は、ホールを容易に通過させることができる。

上記のシリコン酸窒化膜としての第３の絶縁膜ＯＮ２は、ＣＶＤ法の一種であるいわゆるＩＳＳＧ酸化により形成される。このようにして形成された第３の絶縁膜ＯＮ２は、たとえば熱酸化法により形成された（窒素を含まない）シリコン酸化膜に比べて絶縁性能が劣るものの、熱酸化膜よりも低コストで形成することが可能となる。一実施の形態の第３の絶縁膜ＯＮ２は、たとえば比較例の第３の絶縁膜Ｏ２とは異なり、ホールが通過するため、比較例の第３の絶縁膜Ｏ２に比して高い絶縁性を要するものではない。このため窒素を含むシリコン酸窒化膜を上記手法により形成することで、低コストで動作上のニーズに応えるメモリゲート絶縁膜を形成することが可能となる。

次に、一実施の形態においては、ソース領域が、第１のソース領域としての低濃度ソース領域ＭＳ１と、低濃度ソース領域ＭＳ１よりもｎ型不純物の濃度が高い第２のソース領域としての高濃度ソース領域ＭＳ２とを有している。このためたとえばソース領域として低濃度ソース領域ＭＳ１のみを有する場合に比べて、ソース領域全体の電気抵抗を小さくすることができ、その結果、ソース−ドレイン間の電気抵抗を小さくすることもできる。またソース−ドレイン間で電子などが横方向に通過する、比較的主表面Ｓ１に近い領域に高濃度ソース領域ＭＳ２が形成されることから、電子などの通過をより容易にすることができる。以上によりＭＯＮＯＳ型フラッシュメモリの駆動能力を高めることができる。

また第１のソース領域としての低濃度ソース領域ＭＳ１はソース側側壁絶縁膜ＳＷの真下に配置され、第２のソース領域としての高濃度ソース領域ＭＳ２がソース側側壁絶縁膜ＳＷの外側に配置されている。したがって半導体基板ＳＵＢの主表面に沿う横方向に関して、ソース領域ＭＳの両端部よりも中央部における不純物濃度が高く、電気抵抗が低くなるように形成される。このことから、ソース領域における電界を緩和する効果が得られる。またソース領域およびソース−ドレイン間などにおける電気抵抗を低下させることができるため、ＭＯＮＯＳ型フラッシュメモリの駆動能力を高めることができる。

本実施の形態の半導体装置の製造方法においては、ダミーゲート電極ＤＭＧを用いてソース領域ＭＳが形成され、ダミーゲート電極ＤＭＧが除去された後に正式のメモリゲート電極ＭＧが形成され、メモリゲート電極ＭＧを覆った状態でドレイン領域ＭＤが形成される。このため、メモリゲート電極ＭＧの高いｐ型不純物濃度を損なうことなく、高い不純物濃度を有するソース領域ＭＳを形成することができる。

本実施の形態においてはダミーゲート電極ＤＭＧをマスクとして第１のソース領域としての低濃度ソース領域ＭＳ１が形成された後、ダミーゲート電極ＤＭＧのソース領域側に、ダミーゲート電極ＤＭＧと隣接するようにダミーソース側側壁絶縁膜ＤＳＷが形成され、これをマスクとして第２のソース領域としての高濃度ソース領域ＭＳ２が形成されている。このため、半導体基板ＳＵＢの主表面に沿う横方向に関して、ソース領域ＭＳの両端部よりも中央部における不純物濃度が高く、電気抵抗が低くなるように形成される。このことから、ソース領域における電界を緩和する効果が得られる。

なお上記においては、低濃度ソース領域ＭＳ１よりも横方向に関する幅の小さい高濃度ソース領域ＭＳ２が形成される際、自己整合技術のマスクとしてダミーソース側側壁絶縁膜ＤＳＷが形成される。しかしたとえば図１３の工程のように所望の領域にイオン注入するために斜め方向にイオン注入を行なえば、必ずしもマスクとしてのダミー側壁絶縁膜ＤＳＷを形成しなくても、図１０の工程により形成される高濃度ソース領域ＭＳ２と同様の領域を占める高濃度ソース領域ＭＳ２を形成することができる。

次に、一実施の形態においては、ドレイン領域が、第１のドレイン領域としての低濃度ドレイン領域ＭＤ１と、低濃度ドレイン領域ＭＤ１よりもｎ型不純物の濃度が高い第２のドレイン領域としての高濃度ドレイン領域ＭＤ２とを有している。このためたとえばドレイン領域として低濃度ドレイン領域ＭＤ１のみを有する場合に比べて、ドレイン領域全体の電気抵抗を小さくすることができ、その結果、ソース−ドレイン間の電気抵抗を小さくすることもできる。またソース−ドレイン間で電子などが横方向に通過する、比較的主表面Ｓ１に近い領域に高濃度ドレイン領域ＭＤ２が形成されることから、電子などの通過をより容易にすることができる。以上によりＭＯＮＯＳ型フラッシュメモリの駆動能力を高めることができる。

また第１のドレイン領域としての低濃度ドレイン領域ＭＤ１はドレイン側側壁絶縁膜ＳＷの真下に配置され、第２のドレイン領域としての高濃度ドレイン領域ＭＤ２がドレイン側側壁絶縁膜ＳＷの外側に配置されている。したがって半導体基板ＳＵＢの主表面に沿う横方向に関して、ドレイン領域ＭＤの両端部よりも中央部における不純物濃度が高く、電気抵抗が低くなるように形成される。このことから、ドレイン領域における電界を緩和する効果が得られる。

また半導体基板ＳＵＢの主表面に交差する縦方向に関しても、第１のソース領域としての下側ソース領域ＭＳ２ｂと、その上側の面に接する、下側ソース領域ＭＳ２ｂよりもｎ型不純物の濃度が高い第２のソース領域としての上側ソース領域ＭＳ２ａとを有している。さらに第１のドレイン領域としての下側ドレイン領域ＭＤ２ｂと、その上側の面に接する、下側ドレイン領域ＭＤ２ｂよりもｎ型不純物の濃度が高い第２のドレイン領域としての上側ドレイン領域ＭＤ２ｂとを有している。このため縦方向に関しても、不純物濃度を高くしてソース領域全体の電気抵抗を低下させることができ、ＭＯＮＯＳ型フラッシュメモリの駆動能力を高めることができる。

縦方向に関する第１のソース領域としての下側ソース領域ＭＳ２ｂ、および第２のソース領域としての上側ソース領域ＭＳ２ａは、ダミーソース側側壁絶縁膜ＤＳＷをマスクとして形成される。また第３のソース領域としての低濃度ソース領域ＭＳ１は、ダミーゲート電極ＤＭＧをマスクとして形成される。これにより縦方向に関しても、不純物濃度を高くしてソース領域全体の電気抵抗を低下させることができ、ＭＯＮＯＳ型フラッシュメモリの駆動能力を高めることができる。

以上に述べた２つの濃度の異なる不純物領域を有するソース領域は、たとえばｐ型不純物を有するメモリゲート電極ＭＧを形成した後に形成することは困難である。そのことについて以下に説明する。

たとえばｐ型のメモリゲート電極ＭＧの形成後に、メモリゲート電極ＭＧ側のソース領域を濃度の濃淡を設けるように形成する場合、ソース領域用の高濃度のｎ型不純物領域が通常のイオン注入技術により注入される。このとき、仮にｐ型メモリゲート電極ＭＧを覆うようにフォトレジストＰＨＲなどが形成されることなくイオン注入がなされれば、ｐ型メモリゲート電極ＭＧにｎ型不純物が大量に形成され、メモリゲート電極ＭＧのｐ型不純物濃度が低下する不具合を来す。またメモリゲート電極ＭＧはその厚みが非常に薄いため、イオン注入時にメモリゲート電極ＭＧを貫通して半導体基板ＳＵＢ内に達するように意図せず不純物が注入される可能性がある。

しかしメモリゲート電極ＭＧに隣接する（外側の）領域にソース領域用のｎ型不純物注入を行なう際に、メモリゲート電極ＭＧを覆うようにフォトレジストＰＨＲのパターンを形成しようとしても、おおよそメモリゲート電極ＭＧの端部にその端部が来るようにフォトレジストＰＨＲのパターンを形成することは困難である。これはメモリゲート電極ＭＧの外側は内側に比べて厚みが薄くなるように最上面が傾斜しているためである。

したがって、メモリゲート電極ＭＧの上面を覆うフォトレジストＰＨＲのパターンを形成する場合には、その外側の端部から横方向に離れた位置に端部が来るように（メモリゲート電極ＭＧの真上が端部とならないように）パターンが形成される必要がある。この場合、そのようなフォトレジストＰＨＲのパターンを用いて、メモリゲート電極ＭＧの外側に隣接する位置に不純物領域を注入形成することは困難である。

上記の各理由により、一実施の形態においては、まずダミーのメモリゲート電極としてダミーゲート電極ＤＭＧが形成され、これを用いた自己整合技術によりソース領域ＭＳ（の少なくとも一部であるたとえばソース領域ＭＳ２）が形成される。ソース領域ＭＳの形成後にダミーゲート電極ＤＭＧが除去され、メモリゲート電極ＭＧが形成される。そのメモリゲート電極ＭＧを（ソース領域ＭＳの形成される領域も）フォトレジストＰＨＲのパターンで覆った状態で、ドレイン領域ＭＤが形成される。

したがって、ソース領域ＭＳを形成する際にはダミーゲート電極ＤＭＧが用いられ、メモリゲート電極はまだ形成されていない。このため、ｐ型のメモリゲート電極へのｎ型不純物の注入を憂慮することなく高濃度のソース領域ＭＳを形成することが可能となる。またドレイン領域ＭＤを形成する際にはメモリゲート電極ＭＧが形成されるが、このメモリゲート電極ＭＧを（ソース領域ＭＳを含むように：すなわちメモリゲート電極ＭＧの端部にフォトレジストＰＨＲの端部が来ないように）フォトレジストＰＨＲのパターンで覆った状態で処理がなされる。このため、メモリゲート電極ＭＧへの不純物の注入の可能性を低減することができる。

ダミーゲート電極ＤＭＧを用いて（メモリゲート電極ＭＧの形成前に）ソース領域ＭＳを形成する製造方法は、一実施の形態のＭＯＮＯＳ型フラッシュメモリを形成する方法として有益である。

以上においてはメモリゲート電極ＭＧはｐ型の不純物を含む多結晶シリコンの薄膜（半導体層）として形成されているが、これに限らず、ｎ型の不純物を含む多結晶シリコンの薄膜、またはｎ型、ｐ型のいずれの不純物をも含まない多結晶シリコンの薄膜として形成されたメモリゲート電極ＭＧを有するフラッシュメモリに対しても同様の効果を奏することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＣＧ コントロールゲート電極、Ｄ２ ダミー絶縁膜、ＤＭＧ ダミーゲート電極、ＤＳＷ ダミー側壁絶縁膜、ＧＥ ゲート電極、ＧＩ コントロールゲート絶縁膜、ＭＣＲ メモリセル領域、ＭＤ ドレイン領域、ＭＤ１ 低濃度ドレイン領域、ＭＤ２ 高濃度ドレイン領域、ＭＤ２ａ 上側ドレイン領域、ＭＤ２ｂ 下側ドレイン領域、ＭＧ メモリゲート電極、ＭＳ ソース領域、ＭＳ１ 低濃度ソース領域、ＭＳ２ 高濃度ソース領域、ＭＳ２ａ 上側ソース領域、ＭＳ２ｂ 下側ソース領域、ＮＩ 第２の絶縁膜、Ｏ１ 第１の絶縁膜、Ｏ２ 窒素を含まない第３の絶縁膜、ＯＮ２ 第３の絶縁膜、ＯＮＩ メモリゲート絶縁膜、ＰＨＲ フォトレジスト、ＰＰＲ 周辺回路領域、ＰＷ１，ＰＷ２ ｐ型ウェル領域、ＳＢ 基板本体、ＳＵＢ 半導体基板。

Claims (18)

1. 主表面を有する半導体基板と、
   前記主表面上に形成される第１のゲート電極と、
   前記主表面上において前記第１のゲート電極と隣接するように形成された第２のゲート電極と、
   前記第２のゲート電極と前記半導体基板とに挟まれた領域から、前記第１のゲート電極と前記第２のゲート電極とに挟まれた領域に連なるように延びる絶縁膜と、
   少なくとも前記第１のゲート電極の真下のチャネル領域を挟むように、前記主表面に形成される１対のソース領域およびドレイン領域とを備える半導体装置であって、
   前記第１のゲート電極は第１導電型の不純物を含む半導体層により構成され、
   前記第２のゲート電極は第２導電型の不純物を含む半導体層により構成され、
   前記ソース領域および前記ドレイン領域は第１導電型の不純物を含んでおり、
   前記ソース領域は、第１のソース領域および、前記第１のソース領域よりも前記第１導電型の不純物濃度が高い第２のソース領域を含む、半導体装置。
2. 前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１に記載の半導体装置。
3. 前記絶縁膜は、シリコン酸化膜を含む第１の絶縁膜と、
   前記第１の絶縁膜の上面を覆う、シリコン窒化膜を含む第２の絶縁膜と、
   前記第２の絶縁膜の上面を覆う、シリコン酸化膜を含む第３の絶縁膜とを含む、請求項１に記載の半導体装置。
4. 前記第３の絶縁膜は窒素を含む、請求項３に記載の半導体装置。
5. 前記ドレイン領域は、第１のドレイン領域および、前記第１のドレイン領域よりも前記第１導電型の不純物濃度が高い第２のドレイン領域を含む、請求項１に記載の半導体装置。
6. 前記第２のゲート電極の前記ソース領域側に、前記第２のゲート電極と隣接するように形成されたソース側側壁絶縁膜をさらに備え、
   前記第１のソース領域は、前記ソース側側壁絶縁膜の真下に配置されており、
   前記第２のソース領域は、前記ソース側側壁絶縁膜の外側に配置されている、請求項１に記載の半導体装置。
7. 前記第１のゲート電極の前記ドレイン領域側に、前記第１のゲート電極と隣接するように形成されたドレイン側側壁絶縁膜をさらに備え、
   前記第１のドレイン領域は、前記ドレイン側側壁絶縁膜の真下に配置されており、
   前記第２のドレイン領域は、前記ドレイン側側壁絶縁膜の外側に配置されている、請求項５に記載の半導体装置。
8. 前記第２のソース領域は前記第２のゲート電極の外側に配置されており、
   前記第１のソース領域は前記第２のソース領域の下側の面に接するように配置されている、請求項１に記載の半導体装置。
9. 前記第２のドレイン領域は前記第１のゲート電極の外側に配置されており、
   前記第１のドレイン領域は前記第２のドレイン領域の下側の面に接するように配置されている、請求項５に記載の半導体装置。
10. 主表面を有する半導体基板を準備する工程と、
    前記主表面上に、第１のゲート電極と、前記第１のゲート電極と隣接するダミーゲート電極とを形成する工程と、
    前記ダミーゲート電極をマスクとして、前記主表面にソース領域を形成する工程と、
    前記ダミーゲート電極を除去する工程と、
    前記ダミーゲート電極が除去された後に、前記主表面上に、前記第１のゲート電極と隣接する第２のゲート電極を形成する工程と、
    前記第２のゲート電極を覆った状態で、前記主表面における、前記第１および第２のゲート電極の前記ソース領域と反対側にドレイン領域を形成する工程とを備え、
    前記第１のゲート電極を形成する工程においては、前記第１のゲート電極となるべき半導体膜に第１導電型の不純物が導入され、
    前記第２のゲート電極を形成する工程においては、前記第２のゲート電極となるべき半導体膜に第２導電型の不純物が導入され、
    前記ソース領域および前記ドレイン領域を形成する工程においては前記半導体基板内に
    第１導電型の不純物が注入され、
    前記ソース領域を形成する工程は、第１のソース領域を形成する工程および、前記第１のソース領域よりも前記第１導電型の不純物濃度が高い第２のソース領域を形成する工程とを含む、半導体装置の製造方法。
11. 前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１０に記載の半導体装置の製造方法。
12. 前記第２のゲート電極と前記半導体基板とに挟まれた領域から、前記第１のゲート電極と前記第２のゲート電極とに挟まれた領域に連なるように延びる絶縁膜を形成する工程をさらに備え、
    前記絶縁膜は、シリコン酸化膜を含む第１の絶縁膜と、
    前記第１の絶縁膜の上面を覆う、シリコン窒化膜を含む第２の絶縁膜と、
    前記第２の絶縁膜の上面を覆う、シリコン酸化膜を含む第３の絶縁膜とを含む、請求項１０に記載の半導体装置の製造方法。
13. 前記第３の絶縁膜は窒素を含む、請求項１２に記載の半導体装置の製造方法。
14. 前記ドレイン領域を形成する工程は、第１のドレイン領域を形成する工程および、前記第１のドレイン領域よりも前記第１導電型の不純物濃度が高い第２のドレイン領域を形成する工程を含む、請求項１０に記載の半導体装置の製造方法。
15. 前記ダミーゲート電極の前記ソース領域側に、前記ダミーゲート電極と隣接するようにダミーソース側側壁絶縁膜を形成する工程をさらに備え、
    前記第１のソース領域を形成する工程においては、前記ダミーゲート電極をマスクとして前記主表面に前記第１のソース領域が形成され、
    前記第２のソース領域を形成する工程においては、前記ダミーソース側側壁絶縁膜をマスクとして前記主表面に前記第２のソース領域が形成される、請求項１０に記載の半導体装置の製造方法。
16. 前記第１のゲート電極の前記ドレイン領域側に、前記第１のゲート電極と隣接するようにドレイン側側壁絶縁膜を形成する工程をさらに備え、
    前記第１のドレイン領域を形成する工程においては、前記第１のゲート電極をマスクとして前記主表面に前記第１のドレイン領域が形成され、
    前記第２のドレイン領域を形成する工程においては、前記ドレイン側側壁絶縁膜をマスクとして前記主表面に前記第２のドレイン領域が形成される、請求項１４に記載の半導体装置の製造方法。
17. 前記第１のゲート電極の前記ドレイン領域側に、前記第１のゲート電極と隣接するようにドレイン側側壁絶縁膜を形成する工程をさらに備え、
    前記第２のドレイン領域を形成する工程においては、前記ドレイン側側壁絶縁膜をマスクとして前記第１のゲート電極の外側の前記主表面に前記第２のドレイン領域が形成され、
    前記第１のドレイン領域を形成する工程においては、前記ドレイン側側壁絶縁膜をマスクとして前記第２のドレイン領域の下側の面に接するように前記第１のドレイン領域が形成される、請求項１４に記載の半導体装置の製造方法。
18. 前記ダミーゲート電極の前記ソース領域側に、前記ダミーゲート電極と隣接するようにダミーソース側側壁絶縁膜を形成する工程をさらに備え、
    前記第２のソース領域を形成する工程においては、前記ダミーソース側側壁絶縁膜をマスクとして前記主表面に前記第２のソース領域が形成され、
    前記第１のソース領域を形成する工程においては、前記ダミーソース側側壁絶縁膜をマスクとして前記第２のソース領域の下側の面に接するように前記第１のソース領域が形成され、
    前記ソース領域を形成する工程は、前記第１および第２のソース領域以外の第３のソース領域を形成する工程をさらに含み、
    前記第３のソース領域を形成する工程においては、前記ダミーゲート電極をマスクとして前記主表面に前記第３のソース領域が形成される、請求項１０に記載の半導体装置の製造方法。

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