JPH08213600A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH08213600A
JPH08213600A JP6341204A JP34120494A JPH08213600A JP H08213600 A JPH08213600 A JP H08213600A JP 6341204 A JP6341204 A JP 6341204A JP 34120494 A JP34120494 A JP 34120494A JP H08213600 A JPH08213600 A JP H08213600A
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Abstract

(57)【要約】 【目的】ＭＩＳ型電界効果トランジスタの製造方法にお
いて、ソース及びドレインの接合容量が小さくするため
の製造方法を提供する。 【構成】ＭＩＳ型電界効果トランジスタの製造工程にお
いて、ゲート電極をマスクとして半導体基板もしくはウ
ェルと逆導電型の不純物をイオン注入し、基板濃度を実
効的に低濃度化して、ソース及びドレインの接合容量を
減らす。イオン注入工程において、注入角度は好ましく
は略２度以内、スクリーン酸化膜厚は略３ｎｍ以下とし
てチャネリングが発生する条件に設定し、ゲート電極直
下とフィールド領域には不純物が注入されずに、ソース
及びドレイン部にのみ不純物を導入できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、ソース及びドレインの接合容量を
低減したＭＩＳ型電界効果トランジスタ及びその製造方
法に関する。
【０００２】
【従来の技術】ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏ
ｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジ
スタを集積した半導体回路装置において、ＭＩＳ型電界
効果トランジスタが持つ寄生容量は、回路の動作速度に
大きな影響を与える。なかでもＭＩＳ型電界効果トラン
ジスタにおけるソース及びドレイン拡散層と基板間の接
合容量は特に重要であり、これらの接合容量は、回路の
性能を向上させるために、できるだけ小さくすることが
望ましい。
【０００３】しかしながら、半導体基板中の不純物濃度
を一様と仮定した場合、ソース及びドレイン拡散層の接
合容量を低下させるために不純物濃度を下げると、ＭＩ
Ｓ型電界効果トランジスタのソースとドレイン間がパン
チスルーして動作不良となる。
【０００４】従来、例えば特公平３−４３７８７号公
報、及び特開昭６２−１４１７７８号公報等には、上記
問題を回避するための手法が提案されている。
【０００５】前記特公平３−４３７８７号公報において
は、ゲート電極直下部及びその近傍の半導体基板に選択
的に半導体基板よりも高い不純物濃度を有し、ソース、
ドレイン領域よりも深い一導電型領域が設けられた半導
体装置（相補形ＭＯＳ）が提案され、図２に示すよう
に、ＭＩＳ型電界効果トランジスタのチャネルドープを
ソースとドレイン間のゲート電極直下にのみ施してい
る。そして、このチャネルドープはフォトマスク工程を
介して行なわれる。
【０００６】より詳細には、図７を参照して、１１はｐ
型半導体基板、１２はフィールド酸化膜、１３はｎウェ
ル、１４はｎ＋型チャネルカット領域（チャネルストッ
パ）、１５はｐ−型チャネルカット領域（チャネルスト
ッパ）、１６はゲート酸化膜、１７はレジストマスク、
１８はチャネルドープ領域（ｐ型領域）、１９はゲート
電極、２０ａ、２０ｂはｎ型ソース及びドレイン拡散
層、２１ａ、２１ｂはｐ型ソース及びドレイン拡散層を
表わし、図７（ａ）に示すように、ｎチャネルトランジ
スタの配置される領域にゲート電極よりも僅かに大きめ
のイオン注入窓１８ａを有するレジストマスク１７で覆
い、イオン注入窓１８ａからゲート酸化膜１６を通して
選択的に砒素Ｂ＋をイオン注入し、パンチスルーを防止
し得るような所定の濃度を有し、ソース及びドレイン領
域よりも深い砒素注入領域Ｂｉａを形成し（図７（ａ）
参照）、その後この領域を活性化させて、ｐ型領域（チ
ャネルドープ領域）１８とし（図７（ｂ）参照）、最終
的に、ｎウェル１３面にｐ型ソース、ドレイン拡散層２
１ａ，２１ｂが、ｐ型半導体基板１１面にゲート側端部
がｐ型領域１８に僅かに入り込んだｎ型ソース、ドレイ
ン拡散層２０ａ、２０ｂが形成される（図７（ｃ）参
照）。
【０００７】この構造では、ソース及びドレイン拡散層
底部には低不純物濃度の基板が接することから、接合容
量が小さくできる。
【０００８】また、前記特開昭６２−１４１７７８号公
報には、ソース及びドレイン領域の下方にこれらに接合
され、かつチャネル領域までには延出されず、ソース及
びドレイン領域と半導体基板との中間的な不純物濃度の
半導体層を備えた絶縁ゲート型電界効果トランジスタが
開示されている。すなわち、同公報には、ソース及びド
レイン領域の下方領域が空乏化されることによって接合
容量が低減されたＭＩＳ型電界効果トランジスタとその
製法が記載されている。
【０００９】図８及び図９に、前記特開昭６２−１４１
７７８号公報に開示された半導体装置の製造工程を説明
する半導体装置の断面図を示す。図８及び図９におい
て、２２はｐ型半導体基板、２３はｐウェル、２４はゲ
ート酸化膜、２５はゲート電極、２６はｎ拡散層、２７
は酸化膜サイドウォール、２８はｎ型ソース、ドレイン
領域、２９は層間絶縁膜、３０はコンタクトホール、３
１はリンカウンタドープ領域（低濃度ｐ型層）、３２は
アルミ配線、３３はチャネル領域を表わしている。
【００１０】図９を参照して、ソース及びドレイン領域
となるｎ型ソース、ドレイン拡散層２８を形成し、熱処
理を加えて注入した砒素を活性化させた後、全表面に層
間絶縁膜２９として二酸化シリコンを推積し、写真蝕刻
法等によりｎ型ソース、ドレイン拡散層２８に達するコ
ンタクトホール３０を開孔した後（図９（ｅ）参照）、
コンタクトホール３０を通して、ｎ型ソース、ドレイン
拡散層２８の下方のｐウェル２３へリンをイオン注入
し、その部分のｐウェル２３の不純物濃度を下げ、低濃
度ｐ型層３１を設ける（図９（ｆ）参照）。すなわち、
ソース、ドレインの不純物と同型の不純物のイオン注入
によって基板の不純物を補償して実効的な不純物濃度を
低減し、接合容量を下げる。あるいは、このイオン注入
によって、もとのソース、ドレイン領域の下方に低濃度
のソース、ドレインを設け、この低濃度ソース、ドレイ
ン領域が空乏化することで接合容量を下げている。
【００１１】
【発明が解決しようとする課題】しかしながら、前記従
来例においては、次に述べるような問題点がある。
【００１２】前記特公平３−４３７８７号公報において
は、チャネルドープの利用領域を制限するフォトマスク
工程とゲート電極を形成するフォトマスク工程が別々で
ある。両者の間の重ね合わせ位置のずれは実際上避けら
れないことから、製造工程においてはチャネルドープの
領域を制限するフォトマスクの幅はゲート電極の幅より
大きく取らなければならない。この位置合わせ余裕の分
だけ、チャネルドープ領域とソース及びドレイン領域と
が重なることから、この領域で接合容量が増大するとい
う問題がある。
【００１３】また、前記特開昭６２−１４１７７８号公
報に記載された製造方法においては、低容量のソース、
ドレイン拡散層が得られるのはコンタクトホール直下だ
けである。コンタクトホールを形成する領域を無闇に大
きくすることは出来ず、ゲート電極との間に位置合わせ
余裕を持たなければならない。このため上記と同様の理
由により、ソース、ドレイン全領域を低容量化すること
が出来ない。
【００１４】本発明は上記問題点に鑑みて為されたもの
であって、ソース及びドレインの接合容量を低減する半
導体装置及びその製造方法を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】前記目的を達成するため
本発明の半導体装置の製造方法は、（ａ）面方位（１０
０）の第１導電型の半導体基板の一主面に、選択的に素
子分離領域を形成する工程と、（ｂ）前記素子分離領域
で分離された領域上に絶縁膜を介してゲート電極を設け
る工程と、（ｃ）前記ゲート電極をマスクとして第２導
電型の不純物を前記半導体基板の〈１００〉方向から前
記半導体基板内にチャネリングを生ずる所定の角度にて
イオン注入し、ＭＩＳ型電界効果トランジスタのソース
及びドレイン領域の下方領域に第２導電型の不純物を導
入する工程と、を含むことを特徴とする。
【００１６】本発明においては、好ましくは半導体基板
の〈１００〉方向から略２度以内の角度でイオン注入さ
れる。
【００１７】本発明においては、好ましくは、前記第２
導電型の不純物をイオン注入する工程において、前記ソ
ース及びドレイン領域上の絶縁物を設ける場合その膜厚
は略３ｎｍ以下とすることを特徴とする。
【００１８】本発明は、好ましい態様においては、前記
第２導電型の不純物をイオン注入する工程において、注
入時の半導体基板の温度を略−５０℃以下とする。
【００１９】また、本発明は、第１導電型の半導体基板
の一主面の素子分離領域により分離された領域上に絶縁
膜を介してゲート電極を設け、該ゲート電極をマスクと
して第２導電型の不純物を前記半導体基板の〈１００〉
方向から前記半導体基板内にチャネリングを生ずる所定
の角度にてイオン注入しソース及びドレイン拡散層の領
域の下方領域に第２導電型の不純物を導入してなる半導
体装置であって、前記ソース及びドレイン拡散層の下方
領域において前記半導体基板中の第１導電型の不純物を
補償し、実効基板濃度を低減させてなることを特徴とす
る半導体装置を提供する。
【００２０】
【作用】本発明によれば、イオン注入時のチャネリング
を積極的に利用して必要な領域にのみ不純物を深く注入
するものであり、イオン注入の角度及びスクリーン膜の
膜厚、イオン注入時の半導体基板の温度の規定は、イオ
ン注入されるイオンのチャネリングの程度を規定する作
用をなすものである。
【００２１】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
【００２２】
【実施例１】図１から図３は、本発明の一実施例の製造
方法を説明するための各工程における半導体装置の断面
図である。
【００２３】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１を準備する。基板の不純物濃度は実質的に１
×１０１７ｃｍ−３に設定されている。あるいは、不純
物濃度が１×１０１５ｃｍ−３の基板に１×１０１７ｃ
ｍ−３の濃度のｐウェルを形成してもよい。このｐ型シ
リコン基板１の面方位は（１００）である。
【００２４】次いで、図１（ｂ）に示すように、ｐ型シ
リコン基板１の主表面にＬＯＣＯＳ法により膜厚が略２
５０〜４００ｎｍのフィールド酸化膜２を形成する。
【００２５】フィールド酸化膜２で分離された領域に、
熱酸化により、膜厚が略５〜１２ｎｍのゲート酸化膜３
を形成した後、その上に、膜厚が略１０〜２０ｎｍの多
結晶シリコン膜を堆積し、これをフォトリソグラフィ法
およびドライエッチング法によりパターニングしてゲー
ト電極４を形成する。ゲート電極材料としては、多結晶
シリコンの代わりに、高融点金属シリサイドまたはポリ
サイドを用いてもよい。
【００２６】次に、ＣＶＤ法により、膜厚略１００〜２
００ｎｍの酸化膜を堆積する。これをドライエッチング
法によってエッチングし、ゲート電極４の側壁部に酸化
膜サイドウォール５を設ける（図１（ｃ）参照）。
【００２７】次に、ソース及びドレイン領域が形成され
る予定の領域にシリコンが露出したままリン６を、注入
角度０度、３５ｋｅＶのエネルギーで、ドーズ（ｄｏｓ
ｅ）３．２×１０１２ｃｍ−２にてイオン注入する（図
２（ｄ）のリンイオン注入領域７参照）。
【００２８】次に、ソース及びドレイン拡散層領域上を
熱酸化し、砒素（ヒソ）をエネルギー１５ｋｅＶでドー
ズ（ｄｏｓｅ）２×１０１５ｃｍ−２にてイオン注入
し、略９５０℃で略１０秒間熱処理し、ソース及びドレ
イン拡散層８を得る（図２（ｅ）参照）。
【００２９】次に、図３（ｆ）に示すように、層間絶縁
膜９を形成し、コンタクトホールを介してアルミ配線１
０を接続すると、トランジスタが得られる。
【００３０】図２（ｄ）の工程において、イオン注入さ
れるイオンのシリコン基板中での分布は、注入角度に敏
感であり、注入角度を０度に保つと、チャネリングによ
ってｐ型シリコン基板１の深い領域にまで注入される。
すなわち、イオン注入のビームの方向が例えば半導体基
板の結晶軸に一致した場合にチャネリングという現象が
生じ、イオンは結晶軸に沿って投影飛程Ｒｐ（表面から
垂直に軸に投影された距離）の何倍もの深さまで到達す
る。
【００３１】一方、素子分離領域のフィールド酸化膜２
はアモルファス構造を有することから、イオン注入時に
チャネリングが発生しない。
【００３２】また、ゲート電極も多結晶シリコンである
ため、結晶軸はイオン注入の方向とおおきくずれてお
り、イオン注入時にチャネリングが発生しない。
【００３３】すなわち、本発明においては、ソース及び
ドレイン拡散層８下部の領域７（一側がソース及びドレ
イン拡散器の下部と接する）には、イオン注入時、チャ
ネリングによって深く不純物がドープされると共に、不
純物がドープされてはならない領域では、チャネリング
が発生しないために不純物イオンは到達しない。
【００３４】これらの作用によって、ソース及びドレイ
ン拡散層８下部のみ基板の不純物をリンで補償し、実効
基板濃度を低減することができる。
【００３５】本実施例の条件において実効基板濃度は、
２×１０１６ｃｍ−３となった。そして、基板濃度が低
下した分、ソース及びドレイン拡散層の接合容量を低減
することができる。
【００３６】一方、チャネリングが生じているとき、注
入されたイオンは横方向にはあまり散乱されないため、
トランジスタのチャネル領域にはリンイオンはほとんど
侵入せず、このため、トランジスタのしきい値電圧や短
チャネル効果等の電気特性には変化が生じない。
【００３７】本発明の効果の一つは、低濃度の基板濃度
を得るためのイオン注入工程がゲート電極に対して自己
整合的に行われる点にある。このため、従来技術で述べ
たような位置合わせ余裕に起因した性能の劣化が生じな
い。
【００３８】また、単にイオン注入のエネルギーを大き
くして基板中にイオンを導入しようとすると、ゲート電
極やフィールド酸化膜をイオンが突き抜けてトランジス
タの電気特性が劣化してしまうだけでなく、イオン注入
時の散乱によってソース及びドレイン側からチャネル側
に散乱されたイオンによってチャネル部の不純物分布が
変わってしまうという問題点がある。
【００３９】このため、これまで述べたような本発明の
効果を生じさせるためには、イオン注入時にチャネリン
グが発生し、深さ方向にできるだけ平坦な不純物分布を
得ることが必要とされる。
【００４０】例えば、１×１０１７ｃｍ−３の基板濃度
においてアブラブト接合（階段状の接合）の空乏層幅は
約０．２μｍであることから、深さ０．２μｍ程度は不
純物濃度の変動がおよそ１×１０１６ｃｍ−３以下でな
ければならない。そうでない場合は、一導電型の不純物
を逆導電型の不純物で補償するプロセスが有効に作用し
ない。
【００４１】図４に、イオン注入されたイオンの不純物
分布のイオン注入角度依存性を示す。同図に示すよう
に、イオン注入角度は実質的に２度以内に保たれない
と、有効なチャネリングが生じないことがわかる。
【００４２】図５にイオン注入されたイオンの不純物分
布のスクリーン酸化膜の膜厚依存性を示す。図５を参照
して、スクリーン酸化膜の膜厚を実質的に３ｎｍ以下に
しないと有効なチャネリングが生じない。なお、スクリ
ーン酸化膜は、イオン注入時において装置のチャンバー
等からの例えば金属原子による汚染（ｃｏｎｔａｍｉｎ
ａｔｉｏｎ）を回避するために設けられ、ソース及びド
レイン領域上にシリコン酸化膜等を推積して形成され、
イオン注入後においては、エッチング等により除去され
る。また、図２（ｄ）に示した工程においては、スクリ
ーン酸化膜は設けられず、直接シリコン基板面にリンが
イオン注入されている。
【００４３】図６に、イオン注入されたイオンの不純物
分布のイオン注入時の基板温度依存性を示す。基板温度
を略−５０℃とすることにより、本発明の効果を一層高
めることができる。
【００４４】本実施例では、ｎチャネルトランジスタに
ついて説明したが、本発明はｐチャネルトランジスタに
も適用可能であることは勿論である。
【００４５】以上本実施例は、イオン注入時のチャネリ
ングを積極的に利用して、ソース及びドレイン直下の基
板濃度を制御し、ソース及びドレイン接合の空乏層幅を
広げ低容量化したことを特徴とするもので、これらの工
程はゲート電極に対して自己整合的に行われ、このため
フォトマスクの位置合わせ精度や工程数の増加が問題に
なることはない。なお、上記実施例ではソース及びドレ
イン拡散層が形成される予定の領域の下方にイオン注入
によって不純物をドープした工程を例として説明した
が、ソース及びドレイン拡散層を形成した後に、ソース
及びドレイン領域の下方に不純物をイオン注入してもよ
い。
【００４６】
【実施例２】本発明の第２の実施例として、図２（ｅ）
の領域（リンが注入された領域）７をｎ型にした場合を
説明する。
【００４７】この場合、前記第１の実施例におけるイオ
ン注入の際のリンの注入量を実質的に３．５×１０１２
ｃｍ−２に代える。領域７は低濃度のソース及びドレイ
ン拡散層として働き、通常のバイアス条件では空乏層幅
が大きいためソース及びドレイン拡散層が低容量にな
る。
【００４８】本実施例が従来知られているＤＤＤ（Ｄｏ
ｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ；二重拡散ド
レイン）構造のトランジスタやＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ） 構造のトランジスタと異
なる点は、イオン注入したリンがチャネル部に侵入しな
いことから、トランジスタの電気特性には影響をほとん
ど与えていない点である。ＤＤＤ構造のトランジスタや
ＬＤＤ構造のトランジスタでは、本来の目的であるとお
り、接合耐圧が増加し、ホットキャリアに対する耐性が
見られる。
【００４９】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、イオン注入時のチャネリングを積極的
に利用して、ソース及びドレイン直下の基板濃度を制御
し、ソース及びドレイン接合の空乏層幅を広げその接合
容量を低容量化したことを特徴とし、これらの工程はゲ
ート電極に対して自己整合的に行われ、このためフォト
マスクの位置合わせ精度や工程数の増加が問題になるこ
とはない。
【００５０】本発明によれば、イオン注入角度を略２度
以内としたことにより、イオン注入時においてシリコン
基板内に有効なチャネリングが生じ、注入されたイオン
は横方向にはあまり散乱されないため、トランジスタの
チャネル領域にはイオンはほとんど侵入せず、このた
め、トランジスタのしきい値電圧や短チャネル効果等の
電気特性に変化は生じないという利点を有する。特に、
本発明によれば、チャネリングを利用して不純物を注入
することにより、ゲート電極直下とフィールド領域には
不純物は注入されずに、ソース及びドレイン部にのみ不
純物を導入することができる。
【００５１】また、本発明においては、ソース及びドレ
イン領域上にスクリーン酸化膜を設ける場合にその膜厚
を略３ｎｍ以下とすることによって、イオン注入時有効
なチャネリングが生じることになる。さらに、本発明に
おいては、基板温度を好ましくは略−５０℃以下とする
ことにより、上記効果を一層高めることができる。
【００５２】そして、本発明の半導体装置によれば、イ
オン注入時のチャネリングを積極的に利用して必要な領
域にのみ不純物を深く注入してなるものであり、ソース
及びドレイン拡散層下部のみ基板の不純物をリンで補償
し、実効基板濃度を低減し、基板濃度が低下した分、ソ
ース及びドレイン拡散層の接合容量が低減され、回路性
能を向上するという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る製造方法を示す工
程順断面図である。
【図２】本発明の第１の実施例に係る製造方法を示す工
程順断面図である。
【図３】本発明の第１の実施例に係る製造方法を示す工
程順断面図である。
【図４】本発明においてイオン注入されたリンイオンの
不純物分布のイオン注入角度依存性を示す図である。
【図５】本発明においてイオン注入されたリンイオンの
不純物分布のスクリーン酸化膜の膜厚依存性を示す図で
ある。
【図６】本発明においてイオン注入されたリンイオンの
不純物分布のイオン注入時の基板温度依存性を示す図で
ある。
【図７】従来の半導体装置の製造方法の工程を説明する
断面図である。
【図８】従来の半導体装置の別の製造方法の工程を説明
する断面図である。
【図９】従来の半導体装置の別の製造方法の工程を説明
する断面図である。
【符号の説明】
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 酸化膜サイドウォール ６ リン ７ リンイオン注入領域 ８ ソース及びドレイン拡散層 ９ 層間絶縁膜 １０ アルミ配線 １１ ｐ型半導体基板 １２ フィールド酸化膜 １３ ｎウェル １４ チャネルストッパ １５ チャネルストッパ １６ ゲート酸化膜 １７ レジストマスク １８ チャネルドープ領域 １９ ゲート電極 ２０ａ，２０ｂ ｎ型ソース、ドレイン拡散層 ２１ａ、２１ｂ ｐ型ソース、ドレイン拡散層 ２２ ｐ型半導体基板 ２３ ｐウェル ２４ ゲート酸化膜 ２５ ゲ−ト電極 ２６ ｎ拡散層 ２７ 酸化膜サイドウォール ２８ ｎ型ソース、ドレイン拡散層 ２９ 層間絶縁膜 ３０ コンタクトホール ３１ リンカウンタドープ領域 ３２ アルミ配線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｓ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】（ａ）面方位（１００）の第１導電型の半
    導体基板の一主面に、選択的に素子分離領域を形成する
    工程と、（ｂ）前記素子分離領域で分離された領域上に
    絶縁膜を介してゲート電極を設ける工程と、（ｃ）前記
    ゲート電極をマスクとして第２導電型の不純物を前記半
    導体基板の〈１００〉方向から前記半導体基板内にチャ
    ネリングを生ずる所定の角度にてイオン注入し、ＭＩＳ
    型電界効果トランジスタのソース及びドレイン領域の下
    方領域に第２導電型の不純物を導入する工程と、を含む
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】前記所定の角度を前記半導体基板の〈１０
    ０〉方向から略２度以内としたことを特徴とする請求項
    １記載の半導体装置の製造方法。
  3. 【請求項３】前記ソース及びドレイン拡散層の形成予定
    領域の下方領域に前記第２導電型の不純物を前記イオン
    注入により導入することを特徴とする請求項１又は２記
    載の半導体装置の製造方法。
  4. 【請求項４】前記ソース及びドレイン拡散層を形成した
    後に、前記ソース及ひドレイン拡散層の下方領域に前記
    第２導電型の不純物を前記イオン注入により導入するこ
    とを特徴とする請求項１又は２記載の半導体装置の製造
    方法。
  5. 【請求項５】前記第２導電型の不純物をイオン注入する
    工程において、前記ソース及びドレイン領域上に設けら
    れる絶縁物の膜厚を略３ｎｍ以下とすることを特徴とす
    る請求項１〜４のいずれか一に記載の半導体装置の製造
    方法。
  6. 【請求項６】前記第２導電型の不純物をイオン注入する
    工程において、前記ソース及びドレイン領域上に絶縁膜
    を設けることなく前記半導体基板にイオン注入すること
    を特徴とする請求項１〜４のいずれか一に記載の半導体
    装置の製造方法。
  7. 【請求項７】前記第２導電型の不純物を導入する工程
    が、前記ソース及びドレイン拡散層の下方領域、又は前
    記ソース及びドレイン拡散層の形成予定領域の下方領域
    の半導体基板中の第１導電型の不純物を補償し、実効基
    板濃度を低減させることを特徴とする請求項１〜６のい
    ずれか一に記載の半導体装置の製造方法。
  8. 【請求項８】前記第２導電型の不純物を導入する工程
    が、前記ソース及びドレイン拡散層の下方領域、もしく
    は前記ソース及びドレイン拡散層の形成予定領域の下方
    領域に低濃度の前記ソース及びドレイン拡散層を設ける
    工程であることを特徴とする請求項１〜６のいずれか一
    に記載の半導体装置の製造方法。
  9. 【請求項９】前記第２導電型の不純物をイオン注入する
    工程において、注入時の半導体基板の温度を略−５０℃
    以下としたことを特徴とする請求項１〜６のいずれか一
    に記載の半導体装置の製造方法。
  10. 【請求項１０】前記第１導電型の半導体基板が、前記第
    ２導電型の半導体基板に形成された第１導電型のウェル
    にかわることを特徴とする請求項１〜６のいずれか一に
    記載の半導体装置の製造方法。
  11. 【請求項１１】第１導電型の半導体基板の一主面の素子
    分離領域により分離された領域上に絶縁膜を介してゲー
    ト電極を設け、該ゲート電極をマスクとして第２導電型
    の不純物を前記半導体基板の〈１００〉方向から前記半
    導体基板内にチャネリングを生ずる所定の角度にてイオ
    ン注入しソース及びドレイン拡散層の領域の下方領域に
    第２導電型の不純物を導入してなる半導体装置であっ
    て、前記ソース及びドレイン拡散層の下方領域において
    前記半導体基板中の第１導電型の不純物を補償し、実効
    基板濃度を低減させてなることを特徴とする半導体装
    置。
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