JP2015207331A - 記憶装置、および制御方法 - Google Patents

Abstract

【課題】正常に消去されたメモリセルが過消去メモリセルと誤判定されることを抑止した、記憶装置及び制御方法を提供する。
【解決手段】電圧印加部１０３は、受け付けた切り替え情報１０４に応じて、第２メモリセルＣ２のワード線へ印加する電圧を切り替える。切り替え情報１０４は、例えば、電圧を示す情報である。検出部１０１は、第３メモリセルＣ３がデータを消去する状態である時に、ビット線ＢＬを流れる第１電流の値ＩＤｒｅｆと、第２メモリセルＣ２のドレインとソースとの間を流れる第２電流の値Ｉｒｅｆと、の一致を検出する。記憶部１０２は、検出部１０１によって一致が検出された場合に電圧印加部１０３が第２メモリセルＣ２のワード線Ｗｒｅｆへ印加している電圧を示す情報を記憶する。
【選択図】図１

Description

本発明は、記憶装置、および制御方法に関する。

従来、フラッシュメモリには、メモリセルの全部またはセクタと呼ばれるブロック単位でセルを選択し、一括消去を行う機能がある。一括消去は、メモリセルのフローティングゲートの電子を一括して放出し、メモリセルの閾値電圧を低くして論理的に１にする機能である。また、メモリセルには、製造ばらつきにより特性差があるために一括消去における電子の放出にばらつきが生じる。そのため、メモリセルごとの閾値電圧は一定とはならず、メモリセル間で消去に程度差が生じる。消去の遅いメモリセルに対して、目標とする閾値電圧に到達するまで消去処理が行われると、消去の速いメモリセルは過剰に消去状態となる。過剰に消去状態となる過消去メモリセルは、不良セルとして検出される。

また、過消去メモリセルは、ワード線に電圧が印加されない状態であってもドレインとソースとの間にオフリーク電流と呼ばれる電流を流す特性があり、オフリーク電流はビット線上に流れてしまう。そこで、過剰に消去される過消去メモリセルに対して、電子を注入する書き戻しを行う技術が公知である。

また、書き戻しを行わず、過消去メモリセルを不良セルとして検出する技術が公知である（例えば、以下特許文献１参照。）。

また、オフリーク電流に相当する値の電流を負荷電流としてビット線に流すことによって、過消去状態のセルの有無を判定する技術が公知である（例えば、以下特許文献２参照。）。また、メモリセルからデータを読み出す時に、センスアンプの各入力端にメモリセルのオフセット分に相当する電流と、リファレンスセルのオフセット分に相当する電流と、を流すことによって、電流測定を伴うことなく、読み出し回路の動作マージンを判定する技術が公知である（例えば、以下特許文献３参照。）。

特開２００６−１１４１５４号公報 特開平１０−２４１３８２号公報 特開２０１０−５５６７９号公報

しかしながら、消去試験において、過消去メモリセルのオフリーク電流によって、過消去メモリセルと同一ビット線上にある正常に消去されたメモリセルが過消去メモリセルと誤判定される場合があるという問題点がある。

１つの側面では、本発明は、消去試験時に正常に消去されたメモリセルが過消去メモリセルと誤判定されることを抑止することができる記憶装置、および制御方法を提供することを目的とする。

本発明の一側面によれば、同一のビット線に接続された複数の第１メモリセルと、前記複数の第１メモリセルと異なる第２メモリセルと、前記第２メモリセルと設計上同一であり、前記ビット線に接続された第３メモリセルと、受け付けた切り替え情報に応じて、前記第２メモリセルのワード線へ印加する電圧を切り替える電圧印加部と、前記第３メモリセルがデータを消去する状態である時に、前記ビット線を流れる第１電流の値と、前記第２メモリセルのドレインとソースとの間を流れる第２電流の値と、の一致を検出する検出部と、前記検出部によって前記一致が検出された場合に前記電圧印加部が前記第２メモリセルのワード線へ印加している電圧を示す情報を記憶する記憶部と、を有する記憶装置が提案される。

本発明の一態様によれば、消去試験時に正常に消去されたメモリセルが過消去メモリセルと誤判定されることを抑止することができる。

図１は、本発明にかかる記憶装置例を示す説明図である。 図２は、記憶装置の全体を示すブロック図である。 図３は、オフリーク電流対策回路とオフリーク電流対策回路周辺の具体例を示す説明図である。 図４は、制御回路と判定回路例１を示す説明図である。 図５は、電圧補正回路例１を示す説明図である。 図６は、制御回路と判定回路と電圧補正回路例２を示す説明図である。 図７は、制御回路による制御処理手順例を示すフローチャートである。 図８は、試験装置による消去試験処理手順例を示すフローチャートである。 図９は、リファレンスセルへの電圧を調整した場合としない場合との比較例１を示す説明図である。 図１０は、リファレンスセルへの電圧を調整した場合としない場合との比較例２を示す説明図である。

以下に添付図面を参照して、本発明にかかる記憶装置、および制御方法の実施の形態を詳細に説明する。

図１は、本発明にかかる記憶装置例を示す説明図である。記憶装置１００は、例えば、過消去メモリセルの有効な書き戻し機能を有する。例えば、記憶装置１００は、フラッシュメモリである。

上述したように、過消去メモリセルのリーク電流によって正常に消去されたメモリセルが過消去メモリセルと誤判定される場合がある。そこで、本実施の形態では、ダミーセルが消去状態時のビット線と、印加電圧を可変なリファレンスセルと、の電流値が一致した時の該印加電圧を検出する。例えば、検出した印加電圧をリファレンスセルのワード線に印加した状態で各メモリセルの消去試験が行われれば、リファレンスセルのドレインとソースとの間を流れる電流がオフリーク電流だけ増加するため、オフリーク電流が相殺される。したがって、過消去メモリセルのオフリーク電流によって正常に消去されたメモリセルが過消去メモリセルと誤判定されることを抑止することができる。

記憶装置１００は、複数の第１メモリセルＣ１−１〜Ｃ１−３と、第２メモリセルＣ２と、第３メモリセルＣ３と、検出部１０１と、記憶部１０２と、電圧印加部１０３と、を有する。

複数の第１メモリセルＣ１−１〜Ｃ１−３は、同一のビット線ＢＬに接続される。第１メモリセルＣ１−１〜Ｃ１−３のワード線は、それぞれＷＬ１〜ＷＬ３である。第２メモリセルＣ２は、複数の第１メモリセルＣ１と異なるメモリセルであり、リファレンスセルである。第３メモリセルＣ３は、第２メモリセルＣ２と設計上同一の構造となっているメモリセルであり、前記ビット線ＢＬに接続される。そのため第３メモリセルＣ３は、ワード線に印加された電圧に対するドレインとソースとの間を流れる電流の特性が第２メモリセルＣ２と同一となる。ここで、設計上同一とは、設計上予想させる素子の電気特性が同一となることを意味し、メモリセルの構成部分の配置が反転や回転等しているものも含まれる。また、電流の特性が同一とは、特性が完全に同一である場合に加え、製造プロセスその他のばらつき等による微差を許容するものである。また、第３メモリセルＣ３は、ビット線ＢＬのうちの、複数の第１メモリセルＣ１と検出部１０１に含まれるセンスアンプとの間の部分に接続される。例えば、第３メモリセルＣ３は、ビット線のうちの複数の第１メモリセルＣ１と検出部１０１に含まれるセンスアンプとの間の部分以外の部分を介さずに接続される。これにより、複数のビット線ＢＬにおいて第３メモリセルＣ３を共通化させることができ、面積増大を抑止することができる。

電圧印加部１０３は、受け付けた切り替え情報１０４に応じて、第２メモリセルＣ２のワード線Ｗｒｅｆへ印加する電圧を切り替える。切り替え情報１０４は、例えば、電圧を示す情報である。例えば、電圧印加部１０３は、特定の電圧値を、切り替え情報１０４が示す電圧となるように抵抗分圧によって切り替える。

検出部１０１は、第３メモリセルＣ３がデータを消去する状態である時に、ビット線ＢＬを流れる第１電流の値と、第２メモリセルＣ２のドレインとソースとの間を流れる第２電流の値と、の一致を検出する。例えば、第１メモリセルＣ１−３が過消去メモリセルであると、第１電流の値は、第３メモリセルＣ３の電流ＩＤｒｅｆと、第１メモリセルＣ１−３のオフリーク電流Ｉｏｆｆと、の合計の電流の値である。また、過消去メモリセル以外の正常な第１メモリセルＣ１のドレインとソースとの間をリーク電流が流れる場合があるが、電流の量が多くないため消去試験に与える影響が少ない。そのため、以降の説明では、正常な第１メモリセルＣ１のドレインとソースとの間を流れるリーク電流については特に言及しない。例えば、ビット線ＢＬに接続された第１メモリセルＣ１に過消去メモリセルがないと、第１電流の値は、第３メモリセルＣ３の電流ＩＤｒｅｆの値である。第２電流の値は、第２メモリセルＣ２を流れる電流Ｉｒｅｆの値である。

記憶部１０２は、検出部１０１によって一致が検出された場合に電圧印加部１０３が第２メモリセルＣ２のワード線Ｗｒｅｆへ印加している電圧を示す情報を記憶する。電圧を示す情報は、例えば、電圧値や電圧値をコード化した値などである。

例えば、一致を検出した時のワード線Ｗｒｅｆへ印加している電圧を第２メモリセルＣ２のワード線に印加した状態で各第１メモリセルＣ１の消去試験が行われれば、第２メモリセルＣ２のドレインとソースとの間を流れる電流がオフリーク電流だけ増加する。そのため、オフリーク電流は相殺される。これにより、過消去メモリセルのドレインとソースとの間を流れるオフリーク電流によって正常に消去されたメモリセルが過消去メモリセルと誤判定されることを抑止することができる。

ここで、フラッシュメモリに含まれるメモリセル群のメモリセル構造と、正常に消去されるメモリセルが不良メモリセルであると誤判定される理由について簡単に説明する。メモリセル構造は、コントロールゲート（以下「ＣＧ（Ｃｏｎｔｒｏｌ Ｇａｔｅ）」と称する。）と、絶縁膜で覆われたフローティングゲート（以下「ＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）」と称する。）と、を有するダブルゲート構造である。ＦＧは蓄積された電子量により閾値電圧を変えることができる。

例えば、ＦＧに電子が蓄積された状態が書き込み状態である。ＦＧに電子が蓄積された状態であると、閾値が高くなるため、比較的高い電圧をＣＧに印加しないと、ドレインとソースとの間に電流はほとんど流れない。また、ＦＧの電子が希薄な状態が消去状態である。ＦＧの電子が希薄な状態であると、閾値が低くなるため、比較的低い電圧であってもドレインとソースとの間に電流が流れる。

ＦＧへの電子の注入は、ＣＧへプラスの高い電位をかけることによって行われる。また、ＦＧからの電子の排出は、マイナスの高い電位をかけることによって行われる。高い電位とは例えば８．８［Ｖ］程度であり、マイナスの高い電位とは例えば、−９．０［Ｖ］程度である。

メモリセルのドレインとソースとの間を流れる電流は、メモリセルからの出力電流Ｉｃである。電流Ｉｃと、リファレンスセルの電流と、の大小比較によって０または１が判定される。メモリセルと、リファレンスセルと、の出力は、それぞれセンスアンプの入力端に接続されてあり、センスアンプは、電流値の大小比較を行うことにより、メモリセルのデータが０であるか、１であるかを判定する。

また、読み出し動作では、メモリセルとリファレンスセルとの両方のＣＧに電源電圧よりも高く設定したブースト電圧を印加する。ブースト電圧は、例えば、ＶＣＣ×１．５である。ブースト電圧を与えた後に、センスアンプが、メモリセルのソースとドレインとの間を流れる電流Ｉｃの値と、リファレンスセルのドレインとソースとの間を流れる電流の値と、を比較することによって電流値の大小判定が行われる。

対象のメモリセルのドレインとソースとの間を流れる電流Ｉｃ＜リファレンスセルのドレインとソースとの間を流れる電流Ｉｒｅｆの関係である場合にはメモリセルは０であると判定され、Ｉｃ＞Ｉｒｅｆの場合にはメモリセルは１と判定される。

ＩｃとＩｒｅｆとの関係式が成立しない場合には、０または１と判定できるまで、書き込みまたは消去が繰り返される動作が行われる。この動作には、時間がかかるため、回数制限がされ、当該回数までに関係式が成立しない場合には対象のメモリセルは消去試験にＦＡＩＬしたと判定される。

また、上述したように、フラッシュメモリなどの記憶装置では、メモリセルの全部またはセクタと呼ばれるブロック単位のメモリセルが選択され、一括消去が行われる。一括消去では、メモリセルに含まれるセルトランジスタのフローティングゲートの電子を一括して放出し、セルトランジスタの閾値電圧を低くして論理的に１にする機能である。また、メモリセルに含まれるセルトランジスタには、製造ばらつきにより特性差があるために一括消去における電子の放出にばらつきが生じる。そのため、メモリセルごとの閾値電圧は一定とはならず、メモリセル間で消去に程度差が生じる。消去の遅いメモリセルに対して、目標とする閾値電圧に到達するまで消去処理が行われると、消去の速いメモリセルは過剰に消去状態にされる。過剰に消去状態にされる過消去メモリセルは、不良セルとして検出される。

過消去メモリセルは、メモリセルのワード線に電圧が印加されない状態であっても、ドレインとソースとの間にオフリーク電流と呼ばれる電流を流す特性があり、オフリーク電流はビット線上に流れてしまう。そこで、過消去メモリセルに対して、電子を注入する書き戻しが行われる。

例えば、メモリセルのワード線の電圧（ＣＧ電圧）が消去の閾値電圧の下限電圧になると、メモリセルのデータが読み出される。メモリセルの読み出しでは、メモリセルが接続されているビット線に対して、メモリセルを介してセル電流が流れる。例えば、リファレンスセルのワード線の電圧を消去の閾値電圧の下限電圧とすることによってリファレンスセルのデータが読み出される。そして、リファレンスセルのドレインとソースとの間を流れる電流Ｉｒｅｆと、メモリセルのドレインとソースとの間を流れる電流と、がセンスアンプによって比較される。

Ｉｃ＞Ｉｒｅｆであるメモリセルは、過消去メモリセルと判定される。過消去メモリセルであると判定された場合、低い電圧による弱い書き込み動作が過消去メモリセルに対して実施される。Ｉｃ＜Ｉｒｅｆが成立するまで、判定と弱い書き込み動作とが繰り返される。上述したように、正常なメモリセルの読み出し時にも過消去メモリセルのオフリーク電流はビット線上に流れるため、オフリーク電流ＩｏｆｆとＩｃとの総和がＩｒｅｆと比較されることになる。そのため、Ｉｏｆｆが大きな値であると、ＩｃとＩｒｅｆとの関係式が成り立つまで、弱い書き込み動作が何度も繰り返され、正常に消去されたメモリセルの閾値電圧が消去の閾値電圧の上限電圧（ＥＲＶ）よりも高くなってしまう。このようにして、正常に消去されたメモリセルのデータがデータ化けし、正常に消去されたメモリセルが不良であると判定される。

そこで、本実施の形態では、消去試験を行う前に、ダミーメモリセルを消去状態の時のビット線の電流値と、印加電圧を切り替え可能な参照セルの電流値と、が一致した時の該印加電圧を検出する。そして、例えば、検出した印加電圧によって消去試験が行われれば、リファレンスセルのドレインとソースとの間を流れる電流がオフリーク電流に相当する電流だけ多くなる。そのため、オフリーク電流を相殺した状態で、リファレンスセルのドレインとソースとの間を流れる電流値と、メモリセルのドレインとソースとの間を流れる電流値と、を比較することができる。これにより、過消去メモリセルのオフリーク電流によって正常に消去されたメモリセルが過消去メモリセルと誤判定されることを抑止することができる。

つぎに、記憶装置の具体例について詳細に説明する。

図２は、記憶装置の全体を示すブロック図である。メモリセル群２０５は、データを保持するメモリセルの集合であり、ビット線ごとに接続されてある。

記憶装置１００は、アドレスデコーダ２０１と、プリデコーダ２０２と、第１ロウデコーダ２０３と、コラムデコーダ２０４と、メモリセル群２０５と、制御回路２０６と、ゲート電圧発生回路２０７と、リファレンスセル群２０８と、を有する。また、記憶装置１００は、第２ロウデコーダ２０９と、オフリーク電流対策回路２１０と、ダミーリファレンスセル群２１１と、センスアンプ２１３と、データバッファ２１２と、を有する。

アドレスデコーダ２０１は、アドレス信号をラッチする回路である。プリデコーダ２０２は、アドレスデコーダ２０１がラッチしたアドレスをロウアドレス、コラムアドレスに分離する回路であり、Ｚデコーダとも称する。第１ロウデコーダ２０３は、プリデコーダ２０２によって指定されたロウアドレスに基づき、一本のワード線を選択して活性化する回路である。コラムデコーダ２０４は、プリデコーダ２０２によって指定されたコラムアドレスに基づき、一本のビット線または複数本のビット線を同時選択して活性化するための回路である。

メモリセル群２０５は、複数のメモリセルを有する。ゲート電圧発生回路２０７は、メモリセルのビット線とメモリセルのワード線に与える電圧を生成する。

オフリーク電流対策回路２１０は、正常なセルが過消去メモリセルと判定されないような処理を行う回路である。例えば、オフリーク電流対策回路２１０は、オフリーク電流に対応するリファレンスセルのワード線に印加する電圧を検出し、消去試験時に検出した電圧をリファレンスセルのワード線に印加する機能を有する。

データバッファ２１２は、センスアンプ２１３から出力される比較結果である比較信号ＳＡＳ１，ＳＡＳ２を、オフリーク電流対策回路２１０を介して受け付け、データ入出力信号として外部へ出力する。

制御回路２０６は、試験装置によって外部信号ｓ１として入力されるコマンドに応じて各部を制御する機能を有する。また、制御回路２０６は、外部信号ｓ２として試験装置へ各部の結果を出力する。例えば、試験装置がリファレンスセルへ供給する電圧の切り替え情報を入力する場合、試験装置は、外部信号ｓ１を介して切り替え情報の入力を行い、外部信号ｓ２を介して一致が検出された電圧を示す情報を取得する。また、制御回路２０６は、複数のセンスアンプ２１３のいずれかを活性化させる信号ｓ５を与える。制御回路２０６は、データバッファ２１２から消去Ｖｅｒｉｆｙ時に正常な出力となっているかを制御回路２０６が感知するための信号ｓ４をデータバッファ２１２から受け付ける。

試験モードの場合に、制御回路２０６は、アドレスデコーダ２０１からアドレス信号ｓ３ａを受けることによっていずれのアドレスを指定しているかを判別する。または、試験モードの場合に、制御回路２０６は、アドレスデコーダ２０１へアドレス信号ｓ３ａを出力することによってアドレスを直接指定してもよい。ユーザ動作のモードの場合に自記憶装置１００内でアドレスを変化させる場合、制御回路２０６は、アドレスデコーダ２０１へアドレス信号ｓ３ａを出力することによってアドレスを指定する。試験モードの場合に、制御回路２０６は、信号ｓ３ｂによってワード線が選択可能である。

ダミーリファレンスセル群２１１は、第３メモリセル群であり、ダミーリファレンスセル群２１１のうち第１ロウデコーダ２０３からの選択信号ＷＤｒｅｆがいずれかのダミーリファレンスセルのワード線に印加される。リファレンスセル群２０８は、リファレンスセル群２０８のうち、第２ロウデコーダ２０９からの選択信号Ｗｒｅｆがいずれかのリファレンスセルのワード線に印加される。

ゲート電圧発生回路２０７は、オフリーク電流対策回路２１０からの指示に応じて第１ロウデコーダ２０３とオフリーク電流対策回路２１０とへ電圧を印加する。例えば、ゲート電圧発生回路２０７からオフリーク電流対策回路２１０への信号は、ＶＷｒｅｆである。

図３は、オフリーク電流対策回路とオフリーク電流対策回路周辺の具体例を示す説明図である。図３には、記憶装置１００の一部を示す。ここでは、記憶装置１００のうち、メモリセルＴＲ１〜ＴＲ３と、コラムデコーダ２０４と、ダミーリファレンスセルＴＤｒｅｆと、リファレンスセルＴｒｅｆと、第２ロウデコーダ２０９と、オフリーク電流対策回路２１０と、センスアンプ３０１と、を示す。

メモリセルＴＲ１〜メモリセルＴＲ３は、ビット線ＢＬ１に接続される複数の第１メモリセルである。リファレンスセルＴｒｅｆは、オフリーク電流対策回路２１０に接続され、オフリーク電流対策回路２１０によってゲート電圧が制御される第２メモリセルである。ダミーリファレンスセルＴＤｒｅｆは、ビット線ＢＬ１のうちのセンスアンプ３０１と複数のメモリセルＴＲ１〜ＴＲ３との間に接続される第３メモリセルである。コラムデコーダ２０４は、指定されたビット線ＢＬを選択する。図３の例では、コラムデコーダ２０４は、ビット線ＢＬ１を選択する。センスアンプ３０１は、例えば、ビット線を流れる第１電流の値と、リファレンスセルＴｒｅｆのドレインとソースとの間を流れる第２電流の値と、を比較する。これにより、センスアンプ３０１は、ビット線を流れる第１電流の値と、リファレンスセルＴｒｅｆのドレインとソースとの間を流れる第２電流の値と、が一致したか否かを検出する検出部である。

オフリーク電流対策回路２１０は、制御回路３０２と、判定回路３０３と、電圧補正回路３０４と、を有する。電圧補正回路３０４は、切り替え情報に応じてリファレンスセルＴｒｅｆへ印加される電圧を切り替える電圧印加部１０３である。センスアンプ３０１と制御回路３０２とは、例えば、ダミーリファレンスセルＴＤｒｅｆが消去状態となった後にダミーリファレンスセルＴＤｒｅｆのドレインとソースとの間を流れる電流値と、リファレンスセルＴｒｅｆのドレインとソースとの間を流れる電流値と、の一致を検出する検出部１０１である。判定回路３０３は、制御回路３０２によって一致が検出された場合に電圧補正回路３０４によってリファレンスセルＴｒｅｆのワード線へ印加している電圧を示す情報を記憶する記憶部１０２である。ここで、制御回路３０２と、判定回路３０３と、電圧補正回路３０４と、の具体例について図４〜６を用いて説明する。

図４は、制御回路と判定回路例１を示す説明図である。制御回路３０２は、メモリセルのビット線電流とリファレンスセルＴｒｅｆのビット線電流とがセンスアンプ３０１によって比較された比較信号ＳＡＳ１と、ダミーリファレンスセルＴＤｒｅｆのワード線を選択する選択信号ＷＤｒｅｆと、を入力として受け付ける。制御回路３０２は、ＡＮＤゲート４０１と、ＡＮＤゲート４０２と、インバータ４０３と、を有する。例えば、ダミーリファレンスセルＴＤｒｅｆのワード線を選択する選択信号ＷＤｒｅｆが１になるため、制御回路３０２は、ＡＮＤゲート４０２によって、選択信号ＷＤｒｅｆの状態に応じて比較信号ＳＡＳ１を一致信号ｍａｔとして判定回路３０３や外部へ出力する。選択信号ＷＤｒｅｆが１の場合にはダミーリファレンスセルＴＤｒｅｆが選択され、選択信号ＷＤｒｅｆが０の場合にはダミーリファレンスセルＴＤｒｅｆが選択されていない。

また、制御回路３０２は、選択信号ＷＤｒｅｆが１になると、比較信号ＳＡＳ１の値が１であれば、１を判定回路３０３へ出力し、比較信号ＳＡＳ１の値が０であれば、０を判定回路３０３へ出力する。判定回路３０３は、例えば、ＦＦ（フリップフロップ）４１１−０〜ＦＦ４１１−ｎを有する。各ＦＦ４１１は、データ信号としてＯＬＭ＜０＞〜ＯＬＭ＜ｎ＞を受け付ける。ＯＬＭは、上述したリファレンスセルＴｒｅｆのワード線に印加する電圧を切り替えるための切り替え情報であり、例えば、電圧を示す情報であるまた、各ＦＦ４１１は、クロック信号として制御回路３０２からの信号を受け付ける。

また、制御回路３０２は、例えば、選択信号ＷＤｒｅｆの値が１である場合に、データバッファ２１２などの外部に比較信号ＳＡＳ１を比較信号ＳＡＳ２として出力せず、選択信号ＷＤｒｅｆの値が０である場合に、データバッファ２１２などの外部に比較信号ＳＡＳ１を比較信号ＳＡＳ２として出力する。これにより、オフリーク電流検出およびリファレンス電圧調整中には、比較信号ＳＡＳ１がデータ信号として外部に出力されない。

図５は、電圧補正回路例１を示す説明図である。電圧補正回路３０４は、例えば、ＯＬＭ＜０＞〜ＯＬＭ＜ｎ＞の各々に対応してスイッチ５０１−０〜スイッチ５０１−ｎと、分圧用の抵抗ｒ０〜ｒｎと、を有する。抵抗ｒ０〜ｒｎの値は、選択可能な電圧値に基づいて決定される。スイッチ５０１−０〜スイッチ５０１−ｎは、例えば、トランスミッションゲートと、インバータと、の組み合わせである。例えば、ＯＬＭ＜１＞が０であり、ＯＬＭ＜１＞以外が０であると、スイッチ５０１−１がオン状態となり、抵抗ｒ１から抵抗ｒｎによって分圧された電圧がリファレンスセルＴｒｅｆのＷｒｅｆに供給される。

図６は、制御回路と判定回路と電圧補正回路例２を示す説明図である。判定回路３０３と電圧補正回路３０４とについては例１と同じであるため、詳細な説明を省略する。制御回路３０２は、例えば、ＡＮＤゲート４０２を有する。例１の制御回路３０２と例２の制御回路３０２との違いは、信号ＳＡＳ１をそのままＳＡＳ２として出力することであるため、例２の制御回路３０２には、ＡＮＤゲート４０１とインバータ４０３とが含まれない。

つぎに、全体の動作について説明する。まず、＜１＞制御回路２０６は、外部信号ｓ１によってオフリーク電流検出＆リファレンス電圧調整についてのコマンドを受け付ける。

＜２＞ゲート電圧発生回路２０７は、下限電圧値（ＳＰＧＭＶ）である選択信号ＷＤｒｅｆをオフリーク電流対策回路２１０へ出力する。また、ゲート電圧発生回路２０７は、下限電圧値（ＳＰＧＭＶ）である信号ｓ６を第１ロウデコーダ２０３へ出力する。

＜３＞第１ロウデコーダ２０３は、指定されたビット線に接続されたメモリセルの各ワード線へ電圧値が０［Ｖ］である信号を出力する。第１ロウデコーダ２０３は、所望のビット線に対応するダミーリファレンスセルＴＤｒｅｆのワード線に下限電圧値である選択信号ＷＤｒｅｆを出力する。

＜４＞オフリーク電流対策回路２１０は、選択信号ＷＤｒｅｆをトリガにして、リファレンスセルＴｒｅｆに、選択信号Ｗｒｅｆの入力を開始する。

＜５＞制御回路２０６は、ＯＬＭ＜０：ｎ＞を０から順にインクリメントする。オフリーク電流対策回路２１０は、ＯＬＭ＜０：ｎ＞がインクリメントされると、リファレンスセルＴｒｅｆ側のワード線へ印加される選択信号Ｗｒｅｆの電圧値を、ＶＷｒｅｆとＯＬＭ＜０：ｎ＞とに基づく抵抗分割より下限電圧値から順に上昇させる。

＜６＞オフリーク電流対策回路２１０は、センスアンプ３０１によって一致が検出された場合に、一致信号ｍａｔを制御回路３０２へ出力する。

＜７＞制御回路２０６は、一致信号ｍａｔを受け付けると、オフリーク電流対策回路２１０に記憶された電圧を示す情報であるＯＬＭＥ＜０：ｎ＞を取得する。そして、制御回路２０６は、所望のビット線のオフリーク電流検出＆リファレンス電圧調整を終了する。記憶装置１００を試験可能な試験装置によってＯＬＭが制御される場合、制御回路２０６は、取得したＯＬＭＥ＜０：ｎ＞を外部信号ｓ２として出力する。また、制御回路２０６によってＯＬＭが制御される場合、制御回路２０６は、取得したＯＬＭＥ＜０：ｎ＞を制御回路３０２に設けられたレジスタに格納する。

図７は、制御回路による制御処理手順例を示すフローチャートである。制御回路２０６は、ビット線に接続されているすべてのメモリセルのワード線の電圧を０［Ｖ］の状態に設定する（ステップＳ７０１）。制御回路２０６は、ワード線の電圧を消去の閾値電圧の下限電圧値に設定する（ステップＳ７０２）。

制御回路２０６は、ｉ＝０に設定する（ステップＳ７０３）。そして、制御回路２０６は、ＯＬＭ＜０：ｎ＞を０に設定する（ステップＳ７０４）。制御回路２０６は、一致信号ｍａｔを受け付けたか否かを判断する（ステップＳ７０５）。一致信号ｍａｔを受け付けていないと判断された場合（ステップＳ７０５：Ｎｏ）、制御回路２０６は、ＯＬＭ＜０：ｎ＞がすべて０であるか否かを判断する（ステップＳ７０６）。ＯＬＭ＜０：ｎ＞がすべて０であると判断された場合（ステップＳ７０６：Ｙｅｓ）、制御回路２０６は、ステップＳ７０９へ移行する。

ＯＬＭ＜０：ｎ＞がすべて０でないと判断された場合（ステップＳ７０６：Ｎｏ）、制御回路２０６は、ｉ≧ｎであるか否かを判断する（ステップＳ７０７）。ｉ≧ｎでないと判断された場合（ステップＳ７０７：Ｎｏ）、制御回路２０６は、ｉ＝ｉ＋１を行う（ステップＳ７０８）。制御回路２０６は、ＯＬＭ＜０：ｎ＞のうち、ＯＬＭ＜ｉ＞を１に設定し、ＯＬＭ＜ｉ＞以外を０に設定し（ステップＳ７０９）、ステップＳ７０５へ戻る。ｉ≧ｎであると判断された場合（ステップＳ７０７：Ｙｅｓ）、制御回路２０６は、エラー出力を行い（ステップＳ７１０）、一連の処理を終了する。

ステップＳ７０５において、一致信号ｍａｔを受け付けたと判断された場合（ステップＳ７０５：Ｙｅｓ）、制御回路２０６は、電圧を示す情報を取得し（ステップＳ７１１）、一連の処理を終了する。

また、ここでは、制御回路２０６による制御処理手順としているが、同一の処理が試験装置によって行われてもよい。

図８は、試験装置による消去試験処理手順例を示すフローチャートである。まず、試験装置は、予備書き込みを行う（ステップＳ８０１）。試験装置は、セル消去を行う（ステップＳ８０２）。試験装置は、消去上限Ｖｅｒｉｆｙを行い、ＰａｓｓしたかＦａｉｌしたかを判定する（ステップＳ８０３）。

Ｆａｉｌしたと判定された場合（ステップＳ８０３：Ｆａｉｌ）、試験装置は、ステップＳ８０２へ戻る。Ｐａｓｓしたと判定された場合（ステップＳ８０３：Ｐａｓｓ）、試験装置は、全ビットＰａｓｓしたか否かを判断する（ステップＳ８０４）。全ビットＰａｓｓしていない判断された場合（ステップＳ８０４：Ｎｏ）、試験装置は、ステップＳ８０２へ戻る。

全ビットＰａｓｓしたと判断された場合（ステップＳ８０４：Ｙｅｓ）、試験装置は、オフリーク電流検出＆リファレンス電圧調整を行う（ステップＳ８０５）。試験装置は、リファレンス電圧調整において取得した情報に基づいて、消去下限Ｖｅｒｉｆｙを行い、ＰａｓｓしたかＦａｉｌしたかを判定する（ステップＳ８０６）。ステップＳ８０６においては、試験装置は、リファレンスセルＴｒｅｆのワード線に印加する電圧がリファレンス電圧調整において取得した情報が示す電圧になるようにしつつ、消去下限Ｖｅｒｉｆｙを行う。

Ｐａｓｓしたと判定された場合（ステップＳ８０６：Ｐａｓｓ）、試験装置は、ステップＳ８１０へ移行する。Ｆａｉｌしたと判定された場合（ステップＳ８０６：Ｆａｉｌ）、試験装置は、セル書き戻しを行う（ステップＳ８０７）。つぎに、試験装置は、オフリーク電流検出＆リファレンス電圧調整を行う（ステップＳ８０８）。

そして、試験装置は、取得した情報に基づいて、消去下限Ｖｅｒｉｆｙを行いＰａｓｓしたかＦａｉｌしたかを判定する（ステップＳ８０９）。Ｆａｉｌしたと判定された場合（ステップＳ８０９：Ｆａｉｌ）、試験装置は、ステップＳ８０７へ戻る。Ｐａｓｓしたと判定された場合（ステップＳ８０９：Ｐａｓｓ）、試験装置は、最終アドレスであるか否かを判定する（ステップＳ８１０）。最終アドレスでないと判定された場合（ステップＳ８１０：Ｎｏ）、試験装置は、アドレスインクリメントを行い（ステップＳ８１１）、ステップＳ８０６へ戻る。最終アドレスであると判定された場合（ステップＳ８１０：Ｙｅｓ）、試験装置は、一連の処理を終了する。

図９は、リファレンスセルへの電圧を調整した場合としない場合との比較例１を示す説明図である。図９（１）には、リファレンスセルＴｒｅｆのワード線に与える電圧を調整していない場合におけるＣＧ電圧とＩＤＳとの相関のグラフを示す。図９（２）には、リファレンスセルＴｒｅｆのワード線に与える電圧を調整した場合におけるＣＧ電圧とＩＤＳとの相関のグラフを示す。図９（１）と図９（２）には、ＣＧ電圧に対する、正常セルのドレインとソースとの間を流れる電流値と、過消去メモリセルのドレインとソースとの間を流れる電流値と、の相関を示す。また、図９（１）と図９（２）には、ＣＧ電圧に対する、過消去メモリセルと同一ビット線上にある正常セルのドレインとソースとの間を流れる電流値と、リファレンスセルＴｒｅｆのドレインとソースとの間を流れる電流値と、の相関を示す。

図９（１）のグラフでは、リファレンスセルＴｒｅｆのドレインとソースとの間の電流であるＩｒｅｆが、リークオフ電流であるＩｏｆｆと正常セルのドレインとソースとの間の電流であるＩｃと、の合計値よりも少ない。そのため、正常セルが異常セルであると誤判定される。一方、図９（２）のグラフでは、リファレンスセルＴｒｅｆのドレインとソースとの間の電流であるＩｒｅｆが、リークオフ電流であるＩｏｆｆと正常セルのドレインとソースとの間の電流であるＩｃと、の合計値よりも多い。そのため、正常セルが異常セルであると誤判定されない。

図１０は、リファレンスセルへの電圧を調整した場合としない場合との比較例２を示す説明図である。図１０（１）には、リファレンスセルＴｒｅｆへの電圧を調整しない場合におけるＶｔｈとメモリセル数との相関のグラフを示す。図１０（２）には、リファレンスセルＴｒｅｆへの電圧を調整する場合における閾値電圧Ｖｔｈとメモリセル数との相関のグラフを示す。

図１０（１）に示すように、一部のメモリセルは、閾値電圧Ｖｔｈが正常であるにも関わらず、オフリーク電流によって閾値電圧の上限値ＥＲＶを超えてしまう場合がある。これに対して、図１０（２）に示すように、過消去メモリセルと同一ビット線に接続されたメモリセルの消去試験時に、上限値ＥＲＶに対してオフセットＶｏｆｆｓｅｔが加えられる。そのため、図１０（２）に示すように、該メモリセルの閾値電圧が上限値ＥＲＶを超えても、該メモリセルは正常なセルであると判定される。

以上説明したように、記憶装置は、ダミーセルを消去状態の時のビット線の電流値と印加電圧を切り替え可能なリファレンスセルの電流値とが一致した時の印加電圧を検出する。これにより、ビット線のオフリーク電流が特定でき、正常セルが過消去メモリセルと誤判定されるのを抑止する。例えば、検出した印加電圧によって消去試験が行われれば、オフリーク電流に対応する電圧値が印加されたリファレンスセルの電流値と各メモリセルの電流値とを比較することができる。

また、ダミーメモリセルは、ビット線のうちの、メモリセルとセンスアンプとの間の部分に接続される。これにより、ダミーメモリセルを複数のビット線で共通化することができる。

以上説明したように、制御方法によれば、ダミーセルを消去状態の時のビット線の電流値と、印加電圧を切り替え可能なリファレンスセルの電流値と、が一致した時の該印加電圧を検出し、検出した印加電圧をリファレンスセルに与えた状態で消去試験を行う。これにより、リファレンスセルのドレインとソースとの間の電流がオフリーク電流だけ増えた状態となり、オフリーク電流が相殺した状態で消去試験が行われる。したがって、正常セルが過消去メモリセルと誤判定されるのを抑止することができる。

リファレンスセルの印加電圧を値が低い順に切り替えていき、一致を検出した時点で切り替えを終了する。これにより、印加電圧による消去試験にかかる時間の短縮を図ることができる。

なお、本実施の形態で説明した制御方法は、予め用意された制御プログラムを試験装置、パーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本制御プログラムは、磁気ディスク、光ディスク、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）フラッシュメモリなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また、制御プログラムは、インターネット等のネットワークを介して配布してもよい。

上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）同一のビット線に接続された複数の第１メモリセルと、
前記複数の第１メモリセルと異なる第２メモリセルと、
前記第２メモリセルと設計上同一であり、前記ビット線に接続された第３メモリセルと、
受け付けた切り替え情報に応じて、前記第２メモリセルのワード線へ印加する電圧を切り替える電圧印加部と、
前記第３メモリセルがデータを消去する状態である時に、前記ビット線を流れる第１電流の値と、前記第２メモリセルのドレインとソースとの間を流れる第２電流の値と、の一致を検出する検出部と、
前記検出部によって前記一致が検出された場合に前記電圧印加部が前記第２メモリセルのワード線へ印加している電圧を示す情報を記憶する記憶部と、
を有することを特徴とする記憶装置。

（付記２）前記検出部は、前記ビット線を流れる第１電流の値と、前記第２メモリセルのドレインとソースとの間を流れる第２電流の値と、を比較するセンスアンプを有し、
前記第３メモリセルは、前記ビット線のうちの、前記複数の第１メモリセルと前記センスアンプとの間の部分に接続されることを特徴とする付記１に記載の記憶装置。

（付記３）前記第３メモリセルは、ワード線に印加される電圧に対するドレインとソースとの間に流れる電流の特性が前記第２メモリセルと同一である
ことを特徴とする付記１または２に記載の記憶装置。

（付記４）同一のビット線に接続された複数の第１メモリセルと、前記複数の第１メモリセルと異なる第２メモリセルと、前記第２メモリセルと設計上同一であり、前記ビット線に接続された第３メモリセルと、を有する記憶装置の記憶方法であって、
受け付けた切り替え情報に応じて、前記第２メモリセルのワード線へ印加する電圧を切り替え、
前記第３メモリセルがデータを消去する状態である時に、前記ビット線を流れる第１電流の値と、前記第２メモリセルのドレインとソースとの間を流れる第２電流の値と、の一致を検出し、
前記一致が検出された場合に前記第２メモリセルのワード線へ印加している電圧を示す情報を記憶する、
ことを特徴とする記憶方法。

（付記５）前記第３メモリセルは、ワード線に印加される電圧に対するドレインとソースとの間に流れる電流の特性が前記第２メモリセルと同一である
ことを特徴とする付記４に記載の記憶方法。

（付記６）同一のビット線に接続された複数の第１メモリセルと、
前記複数の第１メモリセルと異なる第２メモリセルと、
前記第２メモリセルと設計上同一であり、前記ビット線に接続された第３メモリセルと、
受け付けた切り替え情報に応じて、前記第２メモリセルのワード線へ印加する電圧を切り替える電圧印加部と、
前記第３メモリセルがデータを消去する状態である時に、前記ビット線を流れる第１電流の値と、前記第２メモリセルのドレインとソースとの間を流れる第２電流の値と、の一致を検出する検出部と、
前記検出部によって前記一致が検出された場合に前記電圧印加部が前記第２メモリセルのワード線へ印加している電圧を示す情報を記憶する記憶部と、
を有する記憶装置の前記複数の第１メモリセルと前記第３メモリセルとに対してデータを書き込み、
前記第３メモリセルに対してデータを消去し、
前記検出部によって前記一致が検出されるまで、前記第２メモリセルのワード線へ印加する電圧が所定範囲内の各電圧になるように前記切り替え情報を前記電圧印加部へ入力し、
前記検出部によって前記一致が検出された場合に、前記記憶部に記憶された前記情報を取得し、
前記第２メモリセルのワード線へ印加する電圧を取得した前記情報が示す電圧にする切り替え情報を前記電圧印加部に与えて、前記複数の第１メモリセルの各々に対してデータを消去させる、
ことを特徴とする制御方法。

（付記７）前記切り替え情報を前記電圧印加部へ入力する際に、前記第２メモリセルのワード線へ印加する電圧が、前記所定範囲内の各電圧のうちの値が低い電圧順に切り替わるように前記切り替え情報を前記電圧印加部へ入力することを特徴とする付記６に記載の制御方法。

（付記８）前記第３メモリセルは、ワード線に印加される電圧に対するドレインとソースとの間に流れる電流の特性が前記第２メモリセルと同一である
ことを特徴とする付記６または７に記載の制御方法。

１００ 記憶装置
１０１ 検出部
１０２ 記憶部
１０３ 電圧印加部
１０４ 切り替え情報
Ｃ１ 第１メモリセル
Ｃ２ 第２メモリセル
Ｃ３ 第３メモリセル

Claims (4)

1. 同一のビット線に接続された複数の第１メモリセルと、
   前記複数の第１メモリセルと異なる第２メモリセルと、
   前記第２メモリセルと設計上同一であり、前記ビット線に接続された第３メモリセルと、
   受け付けた切り替え情報に応じて、前記第２メモリセルのワード線へ印加する電圧を切り替える電圧印加部と、
   前記第３メモリセルがデータを消去する状態である時に、前記ビット線を流れる第１電流の値と、前記第２メモリセルのドレインとソースとの間を流れる第２電流の値と、の一致を検出する検出部と、
   前記検出部によって前記一致が検出された場合に前記電圧印加部が前記第２メモリセルのワード線へ印加している電圧を示す情報を記憶する記憶部と、
   を有することを特徴とする記憶装置。
2. 前記検出部は、前記ビット線を流れる第１電流の値と、前記第２メモリセルのドレインとソースとの間を流れる第２電流の値と、を比較するセンスアンプを有し、
   前記第３メモリセルは、前記ビット線のうちの、前記複数の第１メモリセルと前記センスアンプとの間の部分に接続されることを特徴とする請求項１に記載の記憶装置。
3. 同一のビット線に接続された複数の第１メモリセルと、
   前記複数の第１メモリセルと異なる第２メモリセルと、
   前記第２メモリセルと設計上同一であり、前記ビット線に接続された第３メモリセルと、
   受け付けた切り替え情報に応じて、前記第２メモリセルのワード線へ印加する電圧を切り替える電圧印加部と、
   前記第３メモリセルがデータを消去する状態である時に、前記ビット線を流れる第１電流の値と、前記第２メモリセルのドレインとソースとの間を流れる第２電流の値と、の一致を検出する検出部と、
   前記検出部によって前記一致が検出された場合に前記電圧印加部が前記第２メモリセルのワード線へ印加している電圧を示す情報を記憶する記憶部と、
   を有する記憶装置の前記複数の第１メモリセルと前記第３メモリセルとに対してデータを書き込み、
   前記第３メモリセルに対してデータを消去し、
   前記検出部によって前記一致が検出されるまで、前記第２メモリセルのワード線へ印加する電圧が所定範囲内の各電圧になるように前記切り替え情報を前記電圧印加部へ入力し、
   前記検出部によって前記一致が検出された場合に、前記記憶部に記憶された前記情報を取得し、
   前記第２メモリセルのワード線へ印加する電圧を取得した前記情報が示す電圧にする切り替え情報を前記電圧印加部に与えて、前記複数の第１メモリセルの各々に対してデータを消去させる、
   ことを特徴とする制御方法。
4. 前記切り替え情報を前記電圧印加部へ入力する際に、前記第２メモリセルのワード線へ印加する電圧が、前記所定範囲内の各電圧のうちの値が低い電圧順に切り替わるように前記切り替え情報を前記電圧印加部へ入力することを特徴とする請求項３に記載の制御方法。

Images