JP2015207784A - 電力半導体素子及びその製造方法 - Google Patents

電力半導体素子及びその製造方法 Download PDF

Info

Publication number
JP2015207784A
JP2015207784A JP2015126067A JP2015126067A JP2015207784A JP 2015207784 A JP2015207784 A JP 2015207784A JP 2015126067 A JP2015126067 A JP 2015126067A JP 2015126067 A JP2015126067 A JP 2015126067A JP 2015207784 A JP2015207784 A JP 2015207784A
Authority
JP
Japan
Prior art keywords
conductivity type
power semiconductor
forming
semiconductor device
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015126067A
Other languages
English (en)
Inventor
ヒュック ソン，イン
In Hyuk Song
ヒュック ソン，イン
フン パク，ゼ
Jae Hoon Park
フン パク，ゼ
ス ショ，ドン
Dong Soo Seo
ス ショ，ドン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2015207784A publication Critical patent/JP2015207784A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/035—Etching a recess in the emitter region 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/30—Devices controlled by electric currents or voltages
    • H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H10D48/34—Bipolar devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/658—Lateral DMOS [LDMOS] FETs having trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H10P30/2042—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors into crystalline silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
    • H10P32/1404—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase using predeposition followed by drive-in of impurities into the semiconductor surface, e.g. predeposition from a gaseous phase
    • H10P32/1406—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase using predeposition followed by drive-in of impurities into the semiconductor surface, e.g. predeposition from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
    • H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
    • H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
    • H10P50/692—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their composition, e.g. multilayer masks or materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/90—Thermal treatments, e.g. annealing or sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】電力半導体素子の導通損失を低減し、ＩＧＢＴ素子等の電力半導体素子において、動作時のしきい値電圧変化幅を低減する、素子及び製造方法を提供する。
【解決手段】電力半導体素子１００は、一面及び他面を有し第１導電型のドリフト層１２０で形成されたベース基板と、他面に形成された第２導電型の半導体基板１１０と、一面に形成されドリフト層より高濃度の第１導電型の拡散層１４０と、拡散層上に形成された第２導電型のウェル層１７０と、ウェル層を含んでベース基板の一面からウェル層１７０及び拡散層１４０を厚さ方向に貫通するように形成された複数個のトレンチと、トレンチの内壁を含んでベース基板の一面に形成された第１絶縁膜と、トレンチ内に形成された第１電極１６５とを含む。拡散層１４０の不純物ドーピングプロファイルのピーク地点は、ウェル層１７０以下の領域とトレンチの下部面との間の領域に位置する。
【選択図】図６

Description

本発明は、電力半導体素子及びその製造方法に関する。
最近、特許文献１を初めとする様々な形態のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）素子が著しく発展しており、これに伴い、アプリケーションが家電用だけでなく大容量の産業用及び電気自動車まで非常に幅広く利用されている。
ＩＧＢＴ素子の最大の長所は、ＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と異なってバイポーラ（Ｂｉｐｏｌａｒ）動作するということであり、これは伝導度変調（Ｃｏｎｄｕｃｔｉｖｉｔｙ Ｍｏｄｕｌａｔｉｏｎ）現象を起こして、オン動作時にウェーハの原材料によって左右される直列（Ｓｅｒｉｅｓ）抵抗を減らすことにより、特に高耐圧及び高電流製品に対してＭＯＳＦＥＴより遥かに低い導通損失をもたらして、電力損失（Ｐｏｗｅｒ Ｌｏｓｓ）を減らすことができる。
従って、最近のＩＧＢＴ技術開発の傾向は、伝導度変調現象を最大化する方向に進んでおり、そのために最も多く適用される技術がホールキャリア（Ｈｏｌｅ Ｃａｒｒｉｅｒ）の蓄積技術である。ホールキャリアは、Ｐ−コレクタ層から注入されたホールによって発生し、このキャリアは、エミッタ（Ｅｍｉｔｔｅｒ）層に近づくほど次第に消滅するため、エミッタ層に近づくほど導通損失の比重が増加することになる。
このような問題を解決するために、ホールキャリアの最終移動通路となるトレンチツートレンチ（Ｔｒｅｎｃｈ ｔｏ Ｔｒｅｎｃｈ）（ＭＥＳＡ）領域の幅を減らしてホールキャリアの移動を制限する技術を適用している状況である。
米国特許出願公開第２０１１／０１８０８１３号明細書
本発明の一側面は、伝導度変調現象を最大化することができる電力半導体素子及びその製造方法を提供することをその目的とする。
本発明の実施例による電力半導体素子の製造方法は、一面及び他面を有し、第１導電型のドリフト（Ｄｒｉｆｔ）層で形成されたベース基板を準備する段階と、前記ベース基板の一面にトレンチ形成用開口部を有するエッチングレジストを形成する段階と、前記ベース基板の一面から厚さ方向に、前記開口部に対応する１次トレンチを形成する段階と、前記１次トレンチにイオン注入及び熱拡散処理を施すことにより、第１導電型のドリフト層より高濃度の第１導電型の拡散層を形成する段階と、前記１次トレンチの下部面から厚さ方向に延長されて形成され、且つ前記第１導電型の拡散層を貫通するように、２次トレンチを形成する段階と、を含み、前記イオン注入による前記第１導電型の拡散層の不純物ドーピングプロファイルのピーク地点は、前記ベース基板の一面と前記２次トレンチの下部面との間の領域に位置するものである。
本発明の実施例による電力半導体素子の製造方法において、第１導電型の拡散層は、前記１次及び２次トレンチを基準として両側にそれぞれ半円状に形成されることが好ましい。
本発明の実施例による電力半導体素子の製造方法は、２次トレンチを形成する段階の後に、前記エッチングレジストを除去する段階をさらに含むことが好ましい。
本発明の実施例による電力半導体素子の製造方法は、エッチングレジストを除去する段階の後に、前記１次及び２次トレンチの内壁を含んで前記ベース基板の一面に第１絶縁膜を形成する段階と、前記１次及び２次トレンチ内に第１電極を形成する段階と、前記第１導電型の拡散層上に第２導電型のウェル（Ｗｅｌｌ）層を形成する段階と、をさらに含むことが好ましい。
本発明の実施例による電力半導体素子の製造方法において、第１導電型はＮ型であり、第２導電型はＰ型であることが好ましい。
本発明の実施例による電力半導体素子の製造方法は、エッチングレジストを除去する段階の後、前記第１絶縁膜を形成する段階の前に、前記１次及び２次トレンチの内壁を含んで前記ベース基板上に第２絶縁膜を形成する段階と、前記第２絶縁膜を除去する段階と、をさらに含むことが好ましい。
本発明の実施例による電力半導体素子の製造方法において、第１絶縁膜はゲート酸化膜であり、第２絶縁膜は犠牲酸化膜であることが好ましい。
本発明の実施例による電力半導体素子の製造方法は、前記第２導電型のウェル層を形成する段階の後に、前記第２導電型のウェル層の上部に、且つ前記複数個の１次及び２次トレンチの両側の外壁それぞれに、第２電極領域を形成する段階と、前記第２導電型のウェル層の上部に、且つ前記第２電極領域の間に、前記第２導電型のウェル層より高濃度の第２導電型のボディ領域を形成する段階と、前記ベース基板の一面のうち前記１次トレンチ上に形成され、且つ前記第１絶縁膜及び第１電極に接触されるように、第３絶縁膜を形成する段階と、前記第３絶縁膜を含んで前記ベース基板の一面に第２電極を形成する段階と、をさらに含み、前記１次及び２次トレンチは複数個であることが好ましい。
本発明の実施例による電力半導体素子の製造方法は、第２電極を形成する段階の後に、前記ベース基板の厚さ方向を基準として前記第１導電型のドリフト層の下部面に第２導電型の半導体基板を形成する段階をさらに含むことが好ましい。
本発明の実施例による電力半導体素子の製造方法において、第２電極領域は第１導電型のエミッタ（Ｅｍｉｔｔｅｒ）領域であり、第２電極はエミッタ（Ｅｍｉｔｔｅｒ）電極であることが好ましい。
本発明の実施例による電力半導体素子の製造方法において、イオン注入による前記第１導電型の拡散層の不純物ドーピングプロファイルのピーク地点は、素子の厚さ方向を基準として前記第２導電型のウェル（Ｗｅｌｌ）層以下の領域と前記２次トレンチの下部面との間の領域に位置することが好ましい。
本発明の実施例による電力半導体素子の製造方法は、エッチングレジストを形成する段階で、前記エッチングレジストは、酸化（Ｏｘｉｄｅ）材質からなることが好ましい。
本発明の他の実施例による電力半導体素子は、一面及び他面を有し、第１導電型のドリフト（Ｄｒｉｆｔ）層で形成されたベース基板と、前記ベース基板の他面に形成された第２導電型の半導体基板と、前記ベース基板の一面に形成され、前記第１導電型のドリフト層より高濃度の第１導電型の拡散層と、前記第１導電型の拡散層上に形成された第２導電型のウェル（Ｗｅｌｌ）層と、前記第２導電型のウェル層を含んで前記ベース基板の一面から前記第２導電型のウェル層及び前記第１導電型の拡散層を厚さ方向に貫通するように形成されたトレンチと、前記トレンチの内壁を含んで前記ベース基板の一面に形成された第１絶縁膜と、前記トレンチ内に形成された第１電極と、を含み、前記第１導電型の拡散層の不純物ドーピングプロファイルのピーク地点は、前記第２導電型のウェル層以下の領域と前記トレンチの下部面との間の領域に位置するものである。
本発明の他の実施例による電力半導体素子において、第１導電型はＮ型であり、第２導電型はＰ型であることが好ましい。
本発明の他の実施例による電力半導体素子において、第１導電型の拡散層は、トレンチを基準として両側にそれぞれ半円状に形成されることが好ましい。
本発明の他の実施例による電力半導体素子において、第１絶縁膜は、ゲート酸化膜であることが好ましい。
本発明の他の実施例による電力半導体素子は、前記第２導電型のウェル層の上部に、且つ前記複数個のトレンチの両側の外壁にそれぞれ形成された第２電極領域と、前記第２導電型のウェル層の上部に、且つ第２電極領域の間に形成された、前記第２導電型のウェル層より高濃度の第２導電型のボディ領域と、前記ベース基板の一面のうち前記トレンチ上に形成され、且つ前記第１絶縁膜及び第１電極に接触されるように形成された第３絶縁膜と、前記第３絶縁膜を含んで前記ベース基板の一面に形成された第２電極と、をさらに含み、前記トレンチは複数個であることが好ましい。
本発明の他の実施例による電力半導体素子において、第２電極領域は第１導電型のエミッタ（Ｅｍｉｔｔｅｒ）領域であり、前記第２電極はエミッタ（Ｅｍｉｔｔｅｒ）電極であることが好ましい。
本発明の電力半導体素子及びその製造方法によると、第１導電型のドリフト層より高濃度の第１導電型の拡散層を第１導電型のドリフト層と第２導電型のウェル層との間に形成するため、ホールキャリア（Ｈｏｌｅ Ｃａｒｒｉｅｒ）の移動を制限することにより、電力半導体素子の導通損失を減らすことができるという効果がある。
また、本発明の実施例によると、２次トレンチ加工を適用することにより、第１導電型の拡散層の不純物ドーピング濃度のピーク地点が第２導電型のウェル層と離隔されて形成されるため、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）素子を初めとする電力半導体素子の動作時におけるしきい値電圧の変化幅を減らすことができる。
本発明の実施例による電力半導体素子の製造方法を説明するための工程断面 図である。 本発明の実施例による電力半導体素子の製造方法を説明するための工程断面 図である。 本発明の実施例による電力半導体素子の製造方法を説明するための工程断面 図である。 本発明の実施例による電力半導体素子の製造方法を説明するための工程断面 図である。 本発明の実施例による電力半導体素子の製造方法を説明するための工程断面 図である。 本発明の実施例による電力半導体素子の製造方法を説明するための工程断面 図である。 図６の半導体素子のＡ−Ａ´を基準とした領域毎のドーピングプロファイル を示すグラフである。
本発明の目的、特定の長所及び新規の特徴は、添付図面に係る以下の詳細な説明及び好ましい実施例によってさらに明らかになるであろう。本明細書において、各図面の構成要素に参照番号を付け加えるに際し、同一の構成要素に限っては、たとえ異なる図面に示されても、できるだけ同一の番号を付けるようにしていることに留意しなければならない。また、「一面」、「他面」、「第１」、「第２」などの用語は、一つの構成要素を他の構成要素から区別するために用いられるものであり、構成要素が前記用語によって限定されるものではない。以下、本発明を説明するにあたり、本発明の要旨を不明瞭にする可能性がある係る公知技術についての詳細な説明は省略する。
以下、添付図面を参照して、本発明の好ましい実施例を詳細に説明する。
本発明の実施例において開示される電力半導体素子は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）素子を意味するが、これに限定されない。
（電力半導体素子の製造方法）
図１から図６は、本発明の実施例による電力半導体素子の製造方法を説明するための工程断面図であり、図７は、図６の半導体素子のＡ−Ａ´を基準とした領域毎のドーピングプロファイルを示すグラフである。
まず、図１を参照すると、一面及び他面を有し、第１導電型のドリフト（Ｄｒｉｆｔ）層１２０で形成されたベース基板を準備することができる。
この際、第１導電型は、Ｎ型であり、第１導電型のドリフト層１２０は、Ｎ−ドリフト層（Ｎ−Ｄｒｉｆｔ Ｌａｙｅｒ）であることが好ましいが、これに限定されない。
次に、図１を参照すると、ベース基板の一面に、トレンチ形成用開口部を有するエッチングレジスト１０を形成することができる。
前記エッチングレジスト１０は、酸化（Ｏｘｉｄｅ）材質からなることができる。
エッチングレジスト１０が酸化材質からなるため、以後にイオン注入及び熱拡散工程を行うことができる。
また、エッチングレジスト１０が酸化材質からなるため、一つのエッチングレジスト１０を用いて１次及び２次トレンチ１３０ａ、１３０ｂをともに加工することができるという効果を期待することができる。
次に、図１を参照すると、ベース基板の一面から厚さ方向に、開口部に対応する１次トレンチ１３０ａを形成することができる。
次に、図２及び図３を参照すると、１次トレンチ１３０ａにイオン注入及び熱拡散処理を施すことにより、第１導電型のドリフト層１２０より高濃度の第１導電型の拡散層１４０を形成することができる。
この際、第１導電型の拡散層１４０は、第１導電型のドリフト層１２０のＮ−より高濃度であるＮＯ型であることができるが、これに限定されない。
次に、図３を参照すると、１次トレンチ１３０ａの下部面から厚さ方向に延長されて形成され、且つ第１導電型の拡散層１４０を貫通するように、２次トレンチ１３０ｂを形成することができる。
即ち、図３に図示するように、トレンチ１３０は、２回のトレンチ加工により形成することができる。
また、上述のイオン注入による第１導電型の拡散層１４０の不純物ドーピングプロファイルのピーク地点は、ベース基板の一面と２次トレンチ１３０ｂの下部面との間の領域に位置することができる。
より詳細に説明すると、上述のイオン注入による第１導電型の拡散層１４０の不純物ドーピングプロファイルのピーク地点（図３〜図５の第１導電型の拡散層１４０の領域のうち最も濃くドーピング濃度が図示された領域、図７のＩ（Ｐｅａｋ ＢＨＡ（Ｂｕｒｉｅｄ Ｈｏｌｅ Ａｃｃｕｍｕｌａｔｉｏｎ）Ｃｏｎｃｅｎｔｒａｔｉｏｎ））は、素子の厚さ方向を基準として第２導電型のウェル（Ｗｅｌｌ）層（図６の１７０）以下の領域と２次トレンチ１３０ｂの下部面との間の領域に位置することができる。
図７は、図６の電力半導体素子のＡ−Ａ´を基準として領域毎の不純物ドーピング濃度のプロファイルを示すグラフであり、領域毎のＮ型のドーピング濃度、領域毎のＰ型のドーピング濃度、領域毎のネットドーピング（Ｎｅｔ Ｄｏｐｉｎｇ）を図示している。
この際、第１導電型の拡散層１４０の不純物ドーピング濃度のピーク地点は、Ｉ領域であり、電力半導体素子の厚さ方向を基準として第２導電型のウェル層１７０から一定距離離隔された地点に形成されるため、本発明による電力半導体素子（特に、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ））は、動作時のＶｃｅ（ｓａｔ）の減少にも、しきい値電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ、Ｖｔｈ）の変化幅が小さいという効果がある。
この際、Ｖｃｅ（ｓａｔ）の減少は、第１導電型の拡散層１４０の濃度増加を意味することができる。
即ち、本発明による電力半導体素子１００は、第１導電型の不純物を注入する時に従来より高濃度の不純物を注入することができ、高濃度の不純物によってホールキャリア（Ｈｏｌｅ Ｃａｒｒｉｅｒ）の移動を制限することにより、電力半導体素子のスイッチング速度を速くする利点を始め、素子の全体的な動作を向上させることができる。
これと係って、第１導電型の拡散層１４０を形成する工程で、イオンの注入時に不純物
ドーピング濃度のピーク地点が第２導電型のウェル層（図６の１７０）以下に形成され、
２次トレンチ１３０ｂの下部面を外れないように考慮しなければならない。
図３に図示するように、第１導電型の拡散層１４０は、１次及び２次トレンチ１３０ａ、１３０ｂ（以下、１３０）を基準として両側にそれぞれ半円状に形成させることができる。
より詳細に説明すると、図２にように、１次トレンチ１３０ａの下部面を中心として円形または楕円形（１次トレンチの領域を除く）などに形成された第１導電型の拡散層１４０が、２次トレンチ１３０ｂの加工によりそれぞれ半円状に形成させることができる。
次に、図４に図示するように、エッチングレジスト１０を除去することができる。
次に、図５に図示するように、１次及び２次トレンチ１３０の内壁を含んでベース基板の一面に第１絶縁膜１６０を形成することができる。
この際、第１絶縁膜１６０は、ゲート酸化膜（Ｇａｔｅ Ｏｘｉｄｅ）であることができるが、これに限定されない。
次に、図６に図示するように、１次及び２次トレンチ１３０内に第１電極１６５を形成し、第１導電型の拡散層１４０上に第２導電型のウェル層１７０を形成することができる。
この際、第１導電型はＮ型であり、第２導電型はＰ型であることができるが、これに限定されない。
図６を参照すると、第２導電型のウェル層１７０は、Ｐ型ウェル（Ｐ Ｗｅｌｌ）層であることができる。
また、第１電極１６５は、ゲート電極であることができるが、これに限定されない。
一方、図３及び図４に図示するように、エッチングレジスト１０を除去する段階の後、第１絶縁膜１６０を形成する段階の前に、１次及び２次トレンチ１３０の内壁を含んでベース基板上に第２絶縁膜１５０を形成し、第２絶縁膜１５０を除去することができる。
この際、第２絶縁膜１５０は、犠牲酸化膜であることができる。
前記犠牲酸化膜の生成及び除去工程は、１次及び２次トレンチ１３０の領域を滑らかに研磨する工程であり、トレンチの加工時に発生するクラックなどの損傷を滑らかに加工して、以後に発生する不良を最小化するための工程である。
図６に図示するように、１次及び２次トレンチ１３０は、複数個であることができる。
図６を参照すると、電力半導体素子の製造方法は、第２導電型のウェル層１７０を形成する段階の後に、第２導電型のウェル層１７０の上部に、且つ複数個の１次及び２次トレンチ１３０の両側の外壁それぞれに、第２電極領域１９０を形成する段階と、第２導電型のウェル層１７０の上部に、且つ第２電極領域１９０の間に、第２導電型のウェル層１７０より高濃度の第２導電型のボディ領域１８０を形成する段階と、ベース基板の一面のうち１次トレンチ１３０ａ上に形成され、且つ第１絶縁膜１６０及び第１電極１６５に接触されるように、第３絶縁膜１９１を形成する段階と、第３絶縁膜１９１を含んでベース基板の一面に第２電極１９３を形成する段階と、を含むものである。
上述の第２電極領域１９０は、第１導電型のエミッタ（Ｅｍｉｔｔｅｒ）領域であり、第２電極１９３は、エミッタ（Ｅｍｉｔｔｅｒ）電極であることができるが、これに限定されない。
また、第２電極領域１９０は、第１導電型の拡散層１４０のＮＯ型より高濃度のＮ＋型であることができ、第２導電型のボディ領域１８０は、第２導電型のウェル層１７０のＰ型より高濃度のＰ＋型であることができるが、これに限定されない。
前記第２電極領域１９０は、図６のように複数個であり、それぞれが互いに離隔された形態に形成することができる。
次に、図６に図示するように、ベース基板の厚さ方向を基準として第１導電型のドリフト層１２０の下部面に、第２導電型の半導体基板１１０を形成することができる。
前記第２導電型の半導体基板１１０は、シリコンウェーハ（Ｓｉｌｉｃｏｎ Ｗａｆｅｒ）からなることができるが、これに限定されない。
（電力半導体素子）
図６は、本発明の実施例による電力半導体素子の構成を示す図面である。
この際、本発明の実施例による電力半導体素子の製造方法を説明するための工程断面図である図１から図５と、図６の半導体素子のＡ−Ａ´を基準とした領域毎のドーピングプロファイルを示すグラフである図７を参照して説明する。
図６に図示するように、電力半導体素子１００は、一面及び他面を有し、第１導電型のドリフト（Ｄｒｉｆｔ）層１２０で形成されたベース基板と、ベース基板の他面に形成された第２導電型の半導体基板１１０と、ベース基板の一面に形成され、第１導電型のドリフト層１２０より高濃度の第１導電型の拡散層１４０と、第１導電型の拡散層１４０上に形成された第２導電型のウェル（Ｗｅｌｌ）層１７０と、第２導電型のウェル層１７０を含んでベース基板の一面から第２導電型のウェル層１７０及び第１導電型の拡散層１４０を厚さ方向に貫通するように形成されたトレンチ（図３の１３０）と、トレンチ１３０の内壁を含んでベース基板の一面に形成された第１絶縁膜（図５の１６０）と、トレンチ１３０内に形成された第１電極１６５と、を含むものである。
この際、第１導電型の拡散層１４０の不純物ドーピングプロファイルのピーク地点（図７のＩ）は、第２導電型のウェル層１７０の以下の領域とトレンチ１３０の下部面との間の領域に位置することができる。
また、第１導電型はＮ型であり、第２導電型はＰ型であることができるが、これに限定されない。
また、図３から図６に図示するように、第１導電型の拡散層１４０は、トレンチ１３０を基準として両側にそれぞれ半円状に形成させることができる。
また、第１絶縁膜１６０は、ゲート酸化膜（Ｇａｔｅ Ｏｘｉｄｅ）であることができる。
一方、図６に図示するように、トレンチ（図３の１３０）は複数個であることができる。
電力半導体素子１００は、第２導電型のウェル層１７０の上部に、且つ複数個のトレンチ１３０の両側の外壁にそれぞれ形成された第２電極領域１９０と、第２導電型のウェル層１７０の上部に、且つ第２電極領域１９０の間に形成された第２導電型のウェル層１７０より高濃度の第２導電型のボディ領域１８０と、ベース基板の一面のうちトレンチ１３０上に形成され、且つ第１絶縁膜１６０及び第１電極１６５に接触されるように形成された第３絶縁膜１９１と、第３絶縁膜１９１を含んでベース基板の一面に形成された第２電極１９３と、をさらに含むものである。
前記第２電極領域１９０は、第１導電型のエミッタ（Ｅｍｉｔｔｅｒ）領域であり、第２電極１９３は、エミッタ（Ｅｍｉｔｔｅｒ）電極であることができる。
図示していないが、電力半導体素子１００における第２導電型の半導体基板１１０の下部面に第３電極（不図示）を形成することができる。前記第３電極は、コレクタ（Ｃｏｌｌｅｃｔｏｒ）電極であることができ、第２導電型の半導体基板１１０は、コレクタ領域として動作させることができる。
本発明の実施例による電力半導体素子１００は、第１導電型のドリフト層１２０より高濃度の第１導電型の拡散層１４０を含み、第１導電型の拡散層１４０の不純物ドーピングプロファイルのピーク地点が、第２導電型のウェル層１７０以下とトレンチ１３０の下部面との間の領域に位置する構造であるため、同一の第１導電型の不純物ドーピング濃度を適用しても、従来の電力半導体素子に比べ低いＶｃｅ（ｓａｔ）電圧を有することができる。
上述の構造により、本発明の実施例による電力半導体素子１００は、第１導電型の拡散層１４０の不純物ドーピングプロファイルのピーク地点が第２導電型のウェル層１７０から離隔されて形成されるため、従来に比べ同一の不純物ドーピング濃度でもホール（Ｈｏｌｅ）の蓄積が多く発生して、優れた特性が具現されることができる。
また、本発明の電力半導体素子１００は、第１導電型の不純物ドーピング濃度の増加によるしきい値電圧の変化幅が小さいため、電力半導体素子１００を形成するにおいて、デザイン設計自由度を向上させることができる。
以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは本発明を具体的に説明するためのものであり、本発明はこれに限定されず、該当分野における通常の知識を有する者であれば、本発明の技術的思想内にての変形や改良が可能であることは明白であろう。
本発明の単純な変形乃至変更はいずれも本発明の領域に属するものであり、本発明の具体的な保護範囲は添付の特許請求の範囲により明確になるであろう。
本発明は、電力半導体素子及びその製造方法に適用可能である。
１０ エッチングレジスト
１００ 電力半導体素子
１１０ 第２導電型の半導体基板
１２０ 第１導電型のドリフト層
１３０ トレンチ
１３０ａ １次トレンチ
１３０ｂ ２次トレンチ
１４０ 第１導電型の拡散層
１５０ 第２絶縁膜
１６０ 第１絶縁膜
１６５ 第１電極
１７０ 第２導電型のウェル層
１８０ 第２導電型のボディ領域
１９０ 第２電極領域
１９１ 第３絶縁膜
１９３ 第２電極

Claims (18)

  1. 一面及び他面を有し、第１導電型のドリフト（Ｄｒｉｆｔ）層で形成されたベース基板を準備する段階と、
    前記ベース基板の一面にトレンチ形成用開口部を有するエッチングレジストを形成する段階と、
    前記ベース基板の一面から厚さ方向に、前記開口部に対応する１次トレンチを形成する段階と、
    前記１次トレンチにイオン注入及び熱拡散処理を施すことにより、第１導電型のドリフト層より高濃度の第１導電型の拡散層を形成する段階と、
    前記１次トレンチの下部面から厚さ方向に延長されて形成され、且つ前記第１導電型の拡散層を貫通するように、２次トレンチを形成する段階と、
    前記１次及び２次トレンチの内壁を含んで前記ベース基板の一面に第１絶縁膜を形成する段階と、を含み、
    前記イオン注入による前記第１導電型の拡散層の不純物ドーピングプロファイルのピーク地点は、前記ベース基板の一面と前記２次トレンチの下部面との間の領域に位置する電力半導体素子の製造方法。
  2. 前記第１導電型の拡散層は、前記１次及び２次トレンチを基準として両側にそれぞれ半円状に形成される請求項１に記載の電力半導体素子の製造方法。
  3. 前記２次トレンチを形成する段階の後に、前記エッチングレジストを除去する段階をさらに含む請求項１に記載の電力半導体素子の製造方法。
  4. 前記第１絶縁膜を形成する段階の後に、
    前記１次及び２次トレンチ内に第１電極を形成する段階と、
    前記第１導電型の拡散層上に第２導電型のウェル（Ｗｅｌｌ）層を形成する段階と、をさらに含む請求項３に記載の電力半導体素子の製造方法。
  5. 前記第１導電型はＮ型であり、前記第２導電型はＰ型である請求項４に記載の電力半導体素子の製造方法。
  6. 前記エッチングレジストを除去する段階の後、前記第１絶縁膜を形成する段階の前に、
    前記１次及び２次トレンチの内壁を含んで前記ベース基板上に第２絶縁膜を形成する段階と、
    前記第２絶縁膜を除去する段階と、をさらに含む請求項１に記載の電力半導体素子の製造方法。
  7. 前記第１絶縁膜はゲート酸化膜であり、前記第２絶縁膜は犠牲酸化膜である請求項６に記載の電力半導体素子の製造方法。
  8. 前記１次及び２次トレンチは複数個であり、
    前記第２導電型のウェル層を形成する段階の後に、
    前記第２導電型のウェル層の上部に、且つ前記複数個の１次及び２次トレンチの両側の外壁それぞれに、第２電極領域を形成する段階と、
    前記第２導電型のウェル層の上部に、且つ前記第２電極領域の間に、前記第２導電型のウェル層より高濃度の第２導電型のボディ領域を形成する段階と、
    前記ベース基板の一面のうち前記１次トレンチ上に形成され、且つ前記第１絶縁膜及び第１電極に接触されるように、第３絶縁膜を形成する段階と、
    前記第３絶縁膜を含んで前記ベース基板の一面に第２電極を形成する段階と、をさらに含む請求項４に記載の電力半導体素子の製造方法。
  9. 前記第２電極を形成する段階の後に、
    前記ベース基板の厚さ方向を基準として前記第１導電型のドリフト層の下部面に第２導電型の半導体基板を形成する段階をさらに含む請求項８に記載の電力半導体素子の製造方法。
  10. 前記第２電極領域は、第１導電型のエミッタ（Ｅｍｉｔｔｅｒ）領域であり、前記第２電極はエミッタ（Ｅｍｉｔｔｅｒ）電極である請求項８に記載の電力半導体素子の製造方法。
  11. 前記イオン注入による前記第１導電型の拡散層の不純物ドーピングプロファイルのピーク地点は、素子の厚さ方向を基準として前記第２導電型のウェル（Ｗｅｌｌ）層以下の領域と前記２次トレンチの下部面との間の領域に位置する請求項４に記載の電力半導体素子の製造方法。
  12. 前記エッチングレジストを形成する段階で、前記エッチングレジストは、酸化（Ｏｘｉｄｅ）材質からなる請求項１に記載の電力半導体素子の製造方法。
  13. 一面及び他面を有し、第１導電型のドリフト（Ｄｒｉｆｔ）層で形成されたベース基板と、
    前記ベース基板の他面に形成された第２導電型の半導体基板と、
    前記ベース基板の一面に形成され、前記第１導電型のドリフト層より高濃度の第１導電型の拡散層と、
    前記第１導電型の拡散層上に形成された第２導電型のウェル（Ｗｅｌｌ）層と、
    前記第２導電型のウェル層を含んで前記ベース基板の一面から前記第２導電型のウェル層及び前記第１導電型の拡散層を厚さ方向に貫通するように形成された複数個のトレンチと、
    前記トレンチの内壁を含んで前記ベース基板の一面に形成された第１絶縁膜と、
    前記トレンチ内に形成された第１電極と、を含み、
    前記第１導電型の拡散層の不純物ドーピングプロファイルのピーク地点は、前記第２導電型のウェル層以下の領域と前記トレンチの下部面との間の領域に位置する電力半導体素子。
  14. 前記第１導電型はＮ型であり、第２導電型はＰ型である請求項１３に記載の電力半導体素子。
  15. 前記第１導電型の拡散層は、トレンチを基準として両側にそれぞれ半円状に形成される請求項１３に記載の電力半導体素子。
  16. 前記第１絶縁膜は、ゲート酸化膜である請求項１３に記載の電力半導体素子。
  17. 前記第２導電型のウェル層の上部に、且つ前記複数個のトレンチの両側の外壁にそれぞれ形成された第２電極領域と、
    前記第２導電型のウェル層の上部に、且つ第２電極領域の間に形成された、前記第２導電型のウェル層より高濃度の第２導電型のボディ領域と、
    前記ベース基板の一面のうち前記トレンチ上に形成され、且つ前記第１絶縁膜及び第１電極に接触されるように形成された第３絶縁膜と、
    前記第３絶縁膜を含んで前記ベース基板の一面に形成された第２電極と、をさらに含み、
    前記トレンチは複数個である請求項１３に記載の電力半導体素子。
  18. 前記第２電極領域は第１導電型のエミッタ（Ｅｍｉｔｔｅｒ）領域であり、前記第２電極はエミッタ（Ｅｍｉｔｔｅｒ）電極である請求項１７に記載の電力半導体素子。
JP2015126067A 2012-08-30 2015-06-23 電力半導体素子及びその製造方法 Pending JP2015207784A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120095649A KR101388706B1 (ko) 2012-08-30 2012-08-30 전력 반도체 소자 및 그 제조방법
KR10-2012-0095649 2012-08-30

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012259801A Division JP2014049744A (ja) 2012-08-30 2012-11-28 電力半導体素子及びその製造方法

Publications (1)

Publication Number Publication Date
JP2015207784A true JP2015207784A (ja) 2015-11-19

Family

ID=50098265

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012259801A Pending JP2014049744A (ja) 2012-08-30 2012-11-28 電力半導体素子及びその製造方法
JP2015126067A Pending JP2015207784A (ja) 2012-08-30 2015-06-23 電力半導体素子及びその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2012259801A Pending JP2014049744A (ja) 2012-08-30 2012-11-28 電力半導体素子及びその製造方法

Country Status (5)

Country Link
US (3) US8653628B1 (ja)
JP (2) JP2014049744A (ja)
KR (1) KR101388706B1 (ja)
CN (1) CN103681322B (ja)
DE (1) DE102012111503B4 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651302B2 (en) 2016-07-19 2020-05-12 Fuji Electric Co., Ltd. Semiconductor device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101388706B1 (ko) 2012-08-30 2014-04-24 삼성전기주식회사 전력 반도체 소자 및 그 제조방법
US9245986B2 (en) * 2012-11-29 2016-01-26 Samsung Electro-Mechanics Co., Ltd. Power semiconductor device and method of manufacturing the same
WO2016120053A1 (en) * 2015-01-27 2016-08-04 Abb Technology Ag Insulated gate power semiconductor device and method for manufacturing such a device
US9653455B1 (en) * 2015-11-10 2017-05-16 Analog Devices Global FET—bipolar transistor combination
CN105489646A (zh) * 2015-12-22 2016-04-13 上海华虹宏力半导体制造有限公司 Igbt电荷存储层形成的方法和电荷存储型igbt
CN105679668A (zh) * 2016-03-09 2016-06-15 上海道之科技有限公司 一种沟槽igbt器件的制造方法
JP6493372B2 (ja) * 2016-12-07 2019-04-03 トヨタ自動車株式会社 半導体装置
JP6958011B2 (ja) * 2017-06-15 2021-11-02 富士電機株式会社 半導体装置および半導体装置の製造方法
US10756726B2 (en) * 2018-10-01 2020-08-25 Texas Instruments Incorporated Systems with power transistors, transistors coupled to the gates of the power transistors, and capacitive dividers coupled to the power transistors
KR102141845B1 (ko) 2019-12-10 2020-08-07 주식회사 넥스젠파워 고전력 스위칭용 반도체 소자 및 그 제조방법
CN115249616A (zh) * 2021-04-27 2022-10-28 无锡华润华晶微电子有限公司 绝缘栅双极型晶体管及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5424231A (en) * 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
JP2007311627A (ja) * 2006-05-19 2007-11-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2010232627A (ja) * 2009-03-04 2010-10-14 Fuji Electric Systems Co Ltd 半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3170966B2 (ja) * 1993-08-25 2001-05-28 富士電機株式会社 絶縁ゲート制御半導体装置とその製造方法
JP3705919B2 (ja) * 1998-03-05 2005-10-12 三菱電機株式会社 半導体装置及びその製造方法
US6552389B2 (en) * 2000-12-14 2003-04-22 Kabushiki Kaisha Toshiba Offset-gate-type semiconductor device
JP3954541B2 (ja) * 2003-08-05 2007-08-08 株式会社東芝 半導体装置及びその製造方法
JP5089191B2 (ja) * 2007-02-16 2012-12-05 三菱電機株式会社 半導体装置およびその製造方法
JP4544360B2 (ja) 2008-10-24 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
JP5195357B2 (ja) * 2008-12-01 2013-05-08 トヨタ自動車株式会社 半導体装置
TW201108414A (en) 2009-04-10 2011-03-01 Sumitomo Electric Industries Insulated gate bipolar transistor
KR101186011B1 (ko) 2009-11-27 2012-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
JP5676923B2 (ja) * 2010-06-02 2015-02-25 三菱電機株式会社 半導体装置の製造方法および半導体装置
KR101062862B1 (ko) * 2010-07-07 2011-09-07 주식회사 하이닉스반도체 측벽접합을 구비한 반도체장치 제조 방법
KR20120095649A (ko) 2011-02-21 2012-08-29 삼성전자주식회사 촬영 장치 및 그 촬영 방법
US8823087B2 (en) 2012-03-15 2014-09-02 Infineon Technologies Austria Ag Semiconductor device including auxiliary structure and methods for manufacturing a semiconductor device
US8895394B2 (en) 2012-06-20 2014-11-25 Freescale Semiconductor, Inc. Trench FET with source recess etch
KR101388706B1 (ko) * 2012-08-30 2014-04-24 삼성전기주식회사 전력 반도체 소자 및 그 제조방법
US8723317B2 (en) 2012-09-14 2014-05-13 Force Mos Technology Co., Ltd. Trench metal oxide semiconductor field effect transistor with embedded schottky rectifier using reduced masks process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5424231A (en) * 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
JP2007311627A (ja) * 2006-05-19 2007-11-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2010232627A (ja) * 2009-03-04 2010-10-14 Fuji Electric Systems Co Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651302B2 (en) 2016-07-19 2020-05-12 Fuji Electric Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
DE102012111503B4 (de) 2016-02-25
JP2014049744A (ja) 2014-03-17
US20140117407A1 (en) 2014-05-01
CN103681322A (zh) 2014-03-26
KR101388706B1 (ko) 2014-04-24
US9196702B2 (en) 2015-11-24
CN103681322B (zh) 2016-12-21
DE102012111503A1 (de) 2014-03-06
US20140061717A1 (en) 2014-03-06
US8653628B1 (en) 2014-02-18
US9076811B2 (en) 2015-07-07
KR20140028716A (ko) 2014-03-10
US20150087117A1 (en) 2015-03-26

Similar Documents

Publication Publication Date Title
KR101388706B1 (ko) 전력 반도체 소자 및 그 제조방법
JP5985624B2 (ja) 絶縁ゲート型トランジスタおよびその製造方法
US20170110571A1 (en) Semiconductor device and method of manufacturing semiconductor device
CN101904010A (zh) 反向导通半导体器件及用于制造这样的反向导通半导体器件的方法
CN103904117B (zh) 半导体器件及其制造方法
CN103477439A (zh) 半导体装置及其制造方法
US20150115314A1 (en) Semiconductor device and manufacturing method of the same
JP2012089822A (ja) 半導体装置
CN206022371U (zh) 绝缘栅双极晶体管(igbt)
KR101798273B1 (ko) 바이폴라 펀치 쓰루 반도체 디바이스 및 그러한 반도체 디바이스의 제조 방법
JP6287407B2 (ja) 半導体装置
CN103872097B (zh) 功率半导体设备及其制造方法
CN107534053A (zh) 半导体装置及其制造方法
WO2020054446A1 (ja) 半導体装置
CN103681817B (zh) Igbt器件及其制作方法
KR20140033078A (ko) 바이폴라 펀치 쓰루 반도체 디바이스 및 그러한 반도체 디바이스의 제조 방법
US9245986B2 (en) Power semiconductor device and method of manufacturing the same
JP2022142382A (ja) 半導体装置および半導体装置の製造方法
US20160005842A1 (en) Power semiconductor device and method of manufacturing the same
US20150364585A1 (en) Power semiconductor device
JP2017045874A (ja) 半導体装置
CN102856353B (zh) 微穿通型igbt器件及其制作方法
CN111295765A (zh) 半导体装置
KR20150056433A (ko) 전력 반도체 소자 및 그 제조 방법
KR102319595B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161020

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161025

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20170123

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170302

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170808

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180327