JP5195357B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。特に、半導体基板の表面に表面電極が配置されており、半導体基板の裏面に裏面電極が配置されている縦型の半導体装置に関する。

近年、パワーＭＯＳ（Metal Oxide Semiconductor）等の大電流を制御できる半導体装置が開発されている。一般的に、半導体装置の高耐圧化と低オン抵抗化は、トレードオフの関係にある。このため、半導体装置では、耐圧を高めるとオン抵抗が増大し、オン抵抗を低減させると耐圧が低下する傾向が見られる。

特許文献１に、高耐圧化と低オン抵抗化の両立に成功したパワーＭＯＳが記載されている。図２８の（ａ）に、そのパワーＭＯＳ６００の断面図を示す。パワーＭＯＳ６００は、半導体基板２２４の表面に配置されている表面電極２１８と、半導体基板２２４の裏面に配置されている裏面電極２２６を備えており、縦型である。半導体基板２２４内には、ソース領域２２０と、ボディ領域２１４と、ボディコンタクト領域２１６と、ドリフト領域２０４と、ドレイン領域２０２が配置されている。ソース領域２２０は、第１導電型（ｎ型）であり、半導体基板２２４の表面側に配置されており、表面電極２１８に導通している。ドリフト領域２０４は、第１導電型（ｎ型）であり、半導体基板２２４の裏面側に配置されており、第１導電型（ｎ型）のドレイン領域２０２を介して、裏面電極２２６に導通している。ボディ領域２１４は、第２導電型（ｐ型）であり、ソース領域２２０とドリフト領域２０４を分離している。ボディコンタクト領域２１６は、第２導電型（ｐ型）の不純物を高濃度に含有し、ボディ領域２１４の電位を表面電極２１８の電位によって安定させる。ドレイン領域２０２は、第１導電型（ｎ型）の不純物を高濃度に含有し、裏面電極２２６との接触抵抗を低下させる。半導体基板内２２４には、半導体基板２２４の表面からソース領域２２０とボディ領域２１６を貫通してドリフト領域２０４に達するまで伸びているトレンチ２１１が配置されている。トレンチ２１１の深部には、絶縁膜２２２ａが配置されている。トレンチ２１１の浅部には、ゲート電極２１２が配置されている。ゲート電極２１２の壁面は絶縁膜２２２ｂで被覆されている。ゲート電極２１２は、ボディ領域２０４の底面２１４ａより深い位置まで伸びている。耐圧性能を向上させるために、トレンチ２１１の底面２１１ａを囲む範囲に、第２導電型（ｐ型）の不純物含有領域２０６が配置されている。不純物含有領域２０６は、ドリフト領域２０４内に配置されている。ゲート電極２１２は、ドリフト領域２０４内の浅部にのみ配置されており、ゲート電極２１２の底面２１２ａと、不純物含有領域２０６は、絶縁膜２２２ａで分離されている。

パワーＭＯＳ６００のオフ時に発生する電界（Ｖ/ｃｍ）の深さ方向のプロファイルを調べると、図２８の（ｂ）に示すように、ゲート電極２１２の底面２１２ａに一致する深さで１つ目のピークを持ち、不純物含有領域２０６の下部近傍の深さＤ１で２つ目のピークを持つことが分かる。
不純物含有領域２０６が形成されていないと、ゲート電極２１２の底面２１２ａに一致する深さで１つだけのピークを持つ電界強度プロファイルとなる。半導体装置の耐圧は、図２８（ｂ）のハッチに示す面積が大きいほど耐圧が高い。不純物含有領域２０６を配置して２つのピークが形成されるようにすると、高い耐圧を確保することができる。逆に、要求される耐圧が同じであれば、不純物含有領域２０６を配置することによって、ドリフト領域２０４の不純物の濃度を上げることができる。ドリフト領域２０４の不純物の濃度を上げることができれば、パワーＭＯＳ６００のオン抵抗が低下する。パワーＭＯＳ６００は、不純物含有領域２０４を備えていることによって、必要な耐圧を確保しながらオン抵抗を低下することに成功している。なお、図２８（ｂ）に破線で示す曲線Ｌは、半導体装置において耐圧とオン抵抗が理論限界値であるときの電界強度プロファイルを表したものである。従って、電界強度のプロファイル結果が曲線Ｌの形状に近づくほど、耐圧とオン抵抗が理論限界値に近づくことを示している。

図２９に、トレンチゲート型のパワーＭＯＳにおける、耐圧とオン抵抗のトレードオフの関係を示す。図２９の縦軸は、オン抵抗（ｍΩ・ｍｍ^２）を示す。図２９の横軸は、耐圧（Ｖ）を示す。図２９中の曲線は、耐圧とオン抵抗の理論限界を表した理論カーブを示す。耐圧を増大させると、オン抵抗まで増大することが分かる。
従来構造Ａは、不純物含有領域が形成されていないトレンチゲート型のパワーＭＯＳの測定値を示している。従来構造Ｂは、パワーＭＯＳ６００の測定値を示している。要求耐圧が等しい場合、従来構造Ｂは、従来構造Ａのオン抵抗を約６０％低減することができる。図２８の従来構造Ｂでは、従来の半導体装置に比して、高耐圧化と低オン抵抗化の両立を図ることができる。

特開２００５−１１６８２２号公報

しかしながら、図２８の構造では、深さ方向の電界強度プロファイルにおいて、２つのピークの間に谷が形成されている。このため、谷の深さを浅くすることによって、電界強度プロファイルを図２８（ｂ）に示す曲線Ｌに近づけることができれば、さらなる高耐圧化と低オン抵抗化を実現することができるはずである。なお、不純物含有領域２０６の深さを浅くすれば、２つのピークの間に形成される谷の深さを浅くすることができる。しかしながら、不純物含有領域２０６を配置する深さを浅くすると、ボディ領域２１４と不純物含有領域２９６との間のドリフト領域２０４が狭くなる。このため、パワーＭＯＳ６００のオン時に不純物含有領域２０６を迂回しながら流れるキャリアの有効通過領域が制約されてしまい、それによってオン抵抗が増大してしまうという問題がある。

本発明は上記の課題に対して提案されたものである。本発明は、オン抵抗を増大させることなく、電界強度プロファイルの２つのピークの間に形成される谷の深さを浅くすることによって、高い耐圧と低いオン抵抗を兼ね備えた縦型の半導体装置を提供することを目的とする。

本明細書に開示する技術は、半導体基板の表面に表面電極が配置されており、半導体基板の裏面に裏面電極が配置されている縦型の半導体装置に関する。
本明細書に開示する一の形態の半導体装置は、半導体基板内に、ボディ領域と、ドリフト領域と、トレンチと、不純物含有領域と、ゲート電極と、浮遊電極を備えている。
ボディ領域は、第２導電型であり、半導体基板の表面側に配置されている。
ドリフト領域は、第１導電型であり、半導体基板内のボディ領域より深い位置に配置されている。
トレンチは、半導体基板の表面からボディ領域を貫通してドリフト領域に達するまで伸びている。
不純物含有領域は、第２導電型であり、トレンチの底面を囲む範囲に配置されている。不純物含有領域の中心は、ドリフト領域の中間深さより深い位置に配置されている。
ゲート電極は、トレンチ内に配置されており、壁面が絶縁膜で被覆されている。ゲート電極は、ボディ領域の底面より深い位置まで伸びている。
浮遊電極は、トレンチ内のゲート電極より深い位置に配置されており、壁面が絶縁膜で被覆されている。
その半導体装置では、トレンチ内のゲート電極より深い位置に複数の浮遊電極が深さ方向に間隔を空けて配置されている。各々の浮遊電極の間隔は、深さ方向に沿って等比級数的に減少している。

本明細書に開示する他の形態の半導体装置は、半導体基板内に、ボディ領域と、ドリフト領域と、トレンチと、不純物含有領域と、ゲート電極と、浮遊電極を備えている。
ボディ領域は、第２導電型であり、半導体基板の表面側に配置されている。
ドリフト領域は、第１導電型であり、半導体基板内のボディ領域より深い位置に配置されている。
トレンチは、半導体基板の表面からボディ領域を貫通してドリフト領域に達するまで伸びている。
不純物含有領域は、第２導電型であり、トレンチの底面を囲む範囲に配置されている。不純物含有領域の中心は、ドリフト領域の中間深さより深い位置に配置されている。
ゲート電極は、トレンチ内に配置されており、壁面が絶縁膜で被覆されている。ゲート電極は、ボディ領域の底面より深い位置まで伸びている。
浮遊電極は、トレンチ内のゲート電極より深い位置に配置されており、壁面が絶縁膜で被覆されている。
上記の半導体装置では、深さ方向の電界強度プロファイルにおいて、ゲート電極の底面に一致する深さと不純物含有領域の下部近傍の深さに２つのピークが形成されるとともに、浮遊電極が配置された深さにおいても、高い電界強度が保持される。浮遊電極はゲート電極と不純物含有領域の間のトレンチ内に配置されているため、２つのピークの間に形成される谷の深さを浅くすることができる。このため、プロファイル曲線に囲まれる範囲の面積を広くすることができ、半導体装置の耐圧を高めることができる。
また、不純物含有領域の中心がドリフト領域の中間深さより深い位置に形成されているため、ボディ領域と不純物含有領域の間の距離が十分離れている。このため、トレンチに沿ってボディ領域を通過してきたキャリアが不純物含有領域を迂回しながら裏面電極に流れるためのキャリアの有効通過領域を十分に確保することができ、オン抵抗の増大を抑制することができる。
上記の半導体装置によると、高い耐圧と低いオン抵抗を実現することができる。

上記の半導体装置では、浮遊電極の側壁を被覆している絶縁膜の厚みがゲート電極の側壁を被覆している絶縁膜の厚みより厚いことが好ましい。
半導体基板の材料となるシリコンなどに比して、絶縁膜の材料となる酸化シリコンなどは電気抵抗が高い。電気抵抗が高い領域では電位勾配（電界強度）が大きくなる。このため、電気抵抗の高い絶縁膜の厚みが厚いほど絶縁膜の幅方向に沿った電位差が大きくなり、絶縁膜の側方におけるシリコン層の電位差が小さくなる。絶縁膜の側方におけるシリコン層の電位差が小さくなると、絶縁膜の側方のシリコン層に発生する電界強度が緩和される。上記の構成によると、浮遊電極の側壁を被覆している絶縁膜の厚みを厚くすることによって、半導体装置のオフ時に浮遊電極の側方に発生するシリコン層（ドリフト領域）の電界の強度を緩和することができる。これによって、電界強度プロファイルの形状を、２つのピークのバランスを保ちながら図２８（ｂ）に示す曲線Ｌに近づけることができる。半導体装置の耐圧をさらに高めることができる。

上記の半導体装置では、ドリフト領域が、ボディ領域に深い位置で隣接するとともに不純物濃度が高い第１導電型の高濃度領域と、高濃度領域に深い位置で隣接するとともに、高濃度領域よりも不純物濃度が低い第１導電型の低濃度領域を備えていることが好ましい。
半導体装置のオン時に形成されるキャリアの通過領域において、第１導電型の不純物濃度を高めると、キャリア抵抗を低減することができる。上記の構成によると、半導体装置をオンしたときに、低濃度領域内に形成されるキャリアの通過領域に比して、高濃度領域内に形成されるキャリアの通過領域ではキャリアが流れやすい。このため、トレンチに沿ってボディ領域を通過してきたキャリアを、速やかに裏面電極へ供給することができ、半導体装置のオン抵抗をさらに低減することができる。

上記の半導体装置では、ゲート電極の側壁を被覆している絶縁膜の誘電率が浮遊電極の側壁を被覆している絶縁膜の誘電率より高いことが好ましい。
この構成によると、ゲート電極の側壁を被覆している絶縁膜の誘電率を高くすることによって、半導体装置のオン時にゲート電極の側方のボディ領域内に形成されるチャネルの抵抗を低減することができる。これによって、半導体装置のオン抵抗をさらに低減することができる。
一方で、ゲート電極の側壁を被覆している絶縁膜の誘電率を高くすると、ブレークダウン電圧が低下する。その結果、半導体装置の耐圧が低下する。上記の半導体装置では、浮遊電極の側壁を被覆している絶縁膜の誘電率を低くすることによって、半導体装置のオフ時に浮遊電極が配置されている深さにおいてキャリアが逆方向に流れにくくなる。このため、ブレークダウン電圧が低下することを抑制することができる。

上記の半導体装置では、トレンチ内の深い位置に複数の浮遊電極が間隔を空けて配置されており、各々の浮遊電極の間隔が深さ方向に沿って等比級数的に減少していることが好ましい。
この構成によると、浮遊電極が複数に分割されているため、複数の浮遊電極の位置を調整することで浮遊電極の側方に発生する電界強度の大きさを、深さ方向に沿って段階的に調整することができる。これによって、電界強度プロファイルを調整することができる。また、隣接する浮遊電極の各々の間隔が等比級数的に減少すると、トレンチの深さ方向に沿って効果的に電界強度プロファイルを調整することができる。このため、電界強度プロファイルの形状を図２８（ｂ）に示す曲線Ｌに近づけることができ、半導体装置の耐圧をさらに高めることができる。

上記の半導体装置では、複数の浮遊電極の側壁を被覆している各々の絶縁膜の厚みが深さ方向に沿って厚くなっていることが好ましい。
絶縁膜の厚みを変えることで、浮遊電極の側方におけるシリコン層（ドリフト領域）の電界強度を調整することができる。このため、複数の浮遊電極の側面を被覆している各々の絶縁膜の厚みを深さ方向の電解強度プロファイルの形状を図２８（ｂ）の曲線Ｌに近づけるように調整することができる。これによって、半導体装置の耐圧をさらに高めることができる。

本発明によると、半導体装置の耐圧とオン抵抗を理論カーブに近づけることができる。これによって、高い耐圧と低いオン抵抗を兼ね備えた半導体装置を実現することができる。

下記に説明する実施例の好ましい特徴を列記する。
（第１特徴）ドリフト領域が、不純物濃度が異なる複数の領域を深さ方向に沿って備えており、各々の領域の不純物濃度が深さ方向に沿って低くなっている。
（第２特徴）シリコン酸化膜の種類としてＬＰ−ＴＥＯＳを用いる。
（第３特徴）ゲート電極および浮遊電極の材料としてポリシリコンを用いる。
（第４特徴）ドリフト領域の濃度および要求耐圧に応じて、ゲート電極と浮遊電極の間の間隔を調整する。
（第５特徴）不純物含有領域の上端をドリフト領域の中間深さより浅い位置に形成する。

（第１実施例）
図１に、第１実施例である縦型のパワーＭＯＳ（請求項でいう半導体装置）１００の断面図と、パワーＭＯＳ１００における電界強度プロファイルを表すグラフを示す。
パワーＭＯＳ１００は、半導体基板２４の表面に配置されているソース電極（請求項でいう表面電極）１８と、半導体基板２４の裏面に配置されているドレイン電極（請求項でいう裏面電極）２６を備えている。半導体基板２４内には、ソース領域２０と、ボディ領域１４と、ボディコンタクト領域１６と、ドリフト領域４と、ドレイン領域２が配置されている。ソース領域２０は、第１導電型（ｎ型）であり、半導体基板２４の表面側に配置されており、ソース電極１８に導通している。ドリフト領域４は、第１導電型（ｎ型）であり、半導体基板２４の内部に配置されており、第１導電型（ｎ型）のドレイン領域２を介して、ドレイン電極２６に導通している。ボディ領域１４は、第２導電型（ｐ型）であり、ソース領域２０とドリフト領域４を分離している。ボディコンタクト領域１６は、第２導電型（ｐ型）の不純物を高濃度に含有し、ボディ領域１４の電位をソース電極１８の電位によって安定させる。ドレイン領域２は、第１導電型（ｎ型）の不純物を高濃度に含有し、ドレイン電極２６との接触抵抗を低下させる。半導体基板２４内には、半導体基板２４の表面からソース領域２０とボディ領域１４を貫通してドリフト領域４に達するまで伸びているトレンチ１１が配置されている。トレンチ１１内にはゲート電極１２と浮遊電極８が配置されている。ゲート電極１２の壁面は絶縁膜２２で被覆されている。ゲート電極１２の底面１２ａは、ボディ領域１４の底面１４ａより深い位置に位置している。浮遊電極８はトレンチ１１内のゲート電極１２より深い位置に配置されており、壁面を絶縁膜２２で被覆されている。浮遊電極８は、トレンチ１１内に浮遊しており、絶縁膜２２によってトレンチ１０外の部材から絶縁されている。耐圧性能を向上させるために、トレンチ１１の底面１１ａを囲む範囲に、第２導電型（ｐ型）の不純物含有領域６が形成されている。不純物含有領域６は、ドリフト領域４内に形成されている。正確には、不純物含有領域６の中心Ｄ２の深さは、ドリフト領域４の中間深さＤ３より深い位置となっている。また、不純物含有領域６の上端は、ドリフト領域４の中間深さＤ３よりも深い位置となっている。

パワーＭＯＳ１００では、ゲート電極１２に電圧を印加することによって、ボディ領域１４内にチャネルを形成することができる。ボディ領域１４内にチャネルが形成されることによって、ソース領域２０とドレイン領域２の間の導通を制御することができる。

次に、図１（ａ）のパワーＭＯＳ１００の電界強度プロファイルを表すグラフを，図１（ｂ）を参照して説明する。図１（ｂ）のグラフは、図１（ａ）のX−X線分に沿った電界強度プロファイルを示している。グラフの横軸は電界強度（Ｖ／ｃｍ）を示す。グラフの縦軸は半導体基板２４の深さ（μｍ）を示しており、図１（ａ）のパワーＭＯＳ１００の断面図で示す深さと対応している。図示Ｅ_ｃは、臨界電界強度を示す。パワーＭＯＳ１００の耐圧の大きさは、図１（ｂ）のハッチに示す面積に比例する。パワーＭＯＳ１００は、ゲート電極１２の底面１２ａに対応する深さに、第１の電界強度ピークＰ_１を有している。また、不純物含有領域６の下部近傍に対応する深さＤ１に、第２の電界強度ピークＰ_２を有している。第１ピークＰ_１における電界強度と、第２ピークＰ_２における電界強度は、いずれも、臨界電界強度Ｅ_ｃに等しい。また、浮遊電極８が配置された深さにおいても、高い電界強度Ｅ_１を保持している。パワーＭＯＳ１００では、ゲート電極１２の下方に浮遊電極８を配置することで、２つのピークＰ_１，Ｐ_２が離れていても、２つのピークＰ_１，Ｐ_２の間に形成される谷の深さを浅くすることができる。これによって、電界強度プロファイルを、図２８（ｂ）に示す曲線Ｌに近づけることができる。図１（ｂ）においてハッチで示す面積が大きくなるため、パワーＭＯＳ１００の耐圧は高い。

パワーＭＯＳ１００では、浮遊電極８の位置を調整することによって、パワーＭＯＳ１００をオフしたときにゲート電極１２の底面１２ａの近傍から不純物含有領域６に向けて形成される空乏層の伸びを調整することができる。電界強度プロファイルの形状を調整することで、より高い耐圧性能を得ることができる。また、ゲート電極１２をトレンチ１１内の深い位置まで配置していないため、ゲート容量を低減することができ、スイッチング損失を低減することもできる。さらに、要求耐圧が低い場合には、ドリフト領域４の不純物濃度を高くすることによってオン抵抗を低減することができるため、オン抵抗が小さい低耐圧型のパワーＭＯＳを実現することもできる。
また、ボディ領域１４と不純物含有領域６の間の距離を十分に離すことができるので、ゲート電極１２に沿ってボディ領域１４を通過してきたキャリアが、不純物含有領域６を迂回しながらドレイン電極２６に流れるための有効通過領域を広く確保することができる。このため、低オン抵抗を実現することができる。パワーＭＯＳ１００では、耐圧とオン抵抗の両者を理論限界値とほぼ同等のレベルにまで向上することができる。

図２に、トレンチゲート型のパワーＭＯＳにおける、耐圧とオン抵抗のトレードオフの関係を示す。図２の縦軸は、オン抵抗（ｍΩ・ｍｍ^２）を示している。図２の横軸は、耐圧（Ｖ）を示す。図２中の曲線は、耐圧とオン抵抗の理論限界を表した理論カーブを示す。従来構造Ａ、従来構造Ｂは、図２９で説明したものと同様であるため説明を省略する。本実施例は、パワーＭＯＳ１００の測定結果を示している。
パワーＭＯＳ１００は、図２に示すように、４３Ｖの要求耐圧において、従来のパワーＭＯＳに比して、理論カーブとほぼ一致するほどの耐圧とオン抵抗を実現している。なお、パワーＭＯＳ１００では、４３Ｖより大きな要求耐圧においても、同様に、理論カーブとほぼ一致するほどの耐圧とオン抵抗を実現できるものと予測される。

図３〜図１１に、パワーＭＯＳ１００を製造する方法を示す。
まず、図３に示すように、ｎ⁻型のシリコンを材料とする半導体基板２４を準備する。次に、半導体基板２４内にボロンなどのｐ型の不純物を注入して熱拡散させることによって、半導体基板２４の表面側にボディ領域１４を形成する。半導体基板２４内のｐ型不純物が拡散していない領域はｎ⁻型のドリフト領域４となる。次に、トレンチ１１を形成する位置が開口しているパターンに転写したマスク（図示しない）を用いて、半導体基板２４の表面からボディ領域１４を貫通してドリフト領域４まで達するトレンチ１１を形成する。マスクの材料としては、例えば酸化シリコンを用いることができる。トレンチ１１を形成する方法としては、例えばケミカルドライエッチング法を用いることができる。これによって、半導体基板２４内に側壁が平滑化されたトレンチ１１を形成することができる。トレンチ１１の深さは、例えば、半導体基板２４の表面から３．０〜３．３μｍの深さにすることができる。トレンチ１１の幅は、例えば０．４〜０．５μｍとすることができる。トレンチ１１のテーパ角は、例えば８６．０°〜８９．０°とすることができる。次に、半導体基板２４の表面に熱酸化膜（図示しない）を形成する。次に、この熱酸化膜をマスクとしてトレンチ１１の底部１１ａにｐ型の不純物を注入して熱拡散させることによって、トレンチ１１の底面１１ａを囲む範囲に不純物含有領域６を形成する。次に、半導体基板２４の表面上のマスクと熱酸化膜を除去する。これによって、半導体基板２４の表面に清浄なシリコン面が露出する。マスクと熱酸化膜を除去する方法としては、例えばウェットエッチング法などの等方性エッチングを用いることができる。

次に、図４に示すように、半導体基板２４の表面とトレンチ１１の壁面に第１の熱酸化膜２１ａを形成する。第１の熱酸化膜２１ａを形成する条件としては、例えば加熱温度を８００℃〜１１００℃、ガスの種類をＯ_２又はＨ_２／Ｏ_２又はＮ_２で希釈したＨ_２／Ｏ_２とすることができる。第１の熱酸化膜２１ａの厚みは、例えば２０ｎｍとすることができる。

次に、図５に示すように、第１の熱酸化膜２１ａの表面に第１のシリコン酸化膜２３ａを形成する。第１のシリコン酸化膜２３ａを形成する方法として、例えばＣＶＤ（Chemical Vapor Deposition）法を用いることができる。ＣＶＤ法を用いる場合、製造後の浮遊電極８の底面８ａの位置に応じて、第１のシリコン酸化膜２３ａの堆積量を調整する。第１のシリコン酸化膜２３ａの種類としては、例えばＬＰ−ＳｉＨ_４−ＳｉＯ_２又はＬＰ−ＴＥＯＳ−ＳｉＯ_２又はＡＰ−Ｏ_３ＴＥＯＳ−ＳｉＯ_２を用いることができる。第１のシリコン酸化膜２３ａの厚みは、例えば５５ｎｍ〜６５ｎｍとすることができる。

次に、図６に示すように、トレンチ１１の内部に第１のポリシリコン８ａを充填する。このとき、トレンチ１１が第１のポリシリコン８ａによって完全に埋め込まれるまで充填する。第１のポリシリコン８ａは、製造後のパワーＭＯＳ１００における浮遊電極８に相当する。第１のポリシリコン８の種類として、例えばＳｉＨ_４を用いることができる。第１のポリシリコン８ａを充填する際の加熱条件は、例えば６００℃とすることができる。

次に、図７に示すように、第１のポリシリコン８ａの一部をエッチングして除去する（エッチバックする）。このとき、製造後の浮遊電極８の上面の位置に応じて、エッチバック量を調整する。エッチングする深さは、例えば、半導体基板の表面から２．５〜２．７μｍの深さにすることができる。

次に、図８に示すように、図７の工程でエッチングした深さと同じ深さまで、第１の熱酸化膜２１ａの一部および第１のシリコン酸化膜２３ａの一部をエッチングして除去する。エッチング方法としては、例えばウェットエッチング法又はドライエッチング法を用いることができる。

次に、図９に示すように、半導体基板２４の表面と露出しているトレンチ１１の壁面に第２の熱酸化膜２１ｂを形成する。次に、第２の熱酸化膜２１ｂの表面とポリシリコン８の表面に第２のシリコン酸化膜２３ｂを形成する。第２の熱酸化膜２１ｂおよび第２のシリコン酸化膜２３ｂを形成する条件は、図４、図５の工程で説明した条件と同様である。なお、第２のシリコン酸化膜２３ｂをＣＶＤ法によって形成する場合、製造後にゲート電極１２の底面となる位置に応じて、第２のシリコン酸化膜２３ｂの堆積量を調整する。

次に、図１０に示すように、トレンチ１１の内部に第２のポリシリコン１２ａを充填する。このとき、トレンチ１１が第２のポリシリコン１２ａによって完全に埋め込まれるまで充填する。第２のポリシリコン１２ａは、製造後のパワーＭＯＳ１００におけるゲート電極１２に相当する。第２のポリシリコン１２ａの種類および加熱条件は図６の工程で説明した条件と同様である。

次に、図１１に示すように、第２のポリシリコン１２ａの一部をエッチングして除去する（エッチバックする）。このとき、第２のポリシリコン１２ａの上面が半導体基板２４の表面の高さにほぼ一致するように、エッチバック量を調整する。次に、図１に示すように、半導体基板２４の表面から不純物を注入して熱拡散させることによって、半導体基板２４の表面側にソース領域２０およびボディコンタクト領域１６を形成した後、半導体基板２４の表面にソース電極１８を形成する。次に、半導体基板２４の裏面から不純物を注入して熱拡散させることによって、半導体基板２４の裏面側にドレイン領域２を形成した後、半導体基板２４の裏面にドレイン電極２６を形成する。以上の工程によって、パワーＭＯＳ１００が完成する。なお、図１１に示す第１の熱酸化膜２１ａ、第２の熱酸化膜２１ｂ、第１のシリコン酸化膜２３ａおよび第２のシリコン酸化膜２３ｂは全て、図１に示す絶縁膜２２に相当する。

（第２実施例）
図１２に、第２実施例であるパワーＭＯＳ２００の断面図を示す。なお、図１２において、図１の参照符号に数字３０を加えた部材は、図１で説明した部材と同一であるため、その重複説明を省略する。パワーＭＯＳ２００では、浮遊電極３８の側壁を被覆している絶縁膜５２ｂの厚みＷ１がゲート電極４２の側壁を被覆している絶縁膜５２ａの厚みＷ２より厚い。

パワーＭＯＳ２００では、浮遊電極３８の側壁を被覆している絶縁膜５２ａを厚くすることで、オフ時に浮遊電極３８の側方のドリフト領域３４に発生する電界の強度を緩和している。一方で、浮遊電極３８の側壁を被覆している絶縁膜５２ａの厚みを厚くし過ぎると、浮遊電極３８の側壁を被覆している絶縁膜５２ａに電界が集中し、臨界電界強度Ｅｃを越えて、低い耐圧でブレークダウンが生じる場合がある。パワーＭＯＳ２００では、浮遊電極３８の側壁を被覆している絶縁膜５２ａの厚みを調整することによって、ブレークダウンを抑制しながら、電界強度プロファイルの形状を、２つのピークのバランスを保ちながら図２８（ｂ）に示す曲線Ｌに近づけている。これによって、パワーＭＯＳ２００の耐圧をさらに高めることができる。

図１３、図１４にパワーＭＯＳ２００を製造する方法を示す。
なお、第１の熱酸化膜の一部および第１のシリコン酸化膜の一部をエッチングして除去するまでの製造過程（第１実施例の図３〜図８の工程に相当）は第１実施例の製造方法と同様であるため、説明を省略する。図１３は、第１の熱酸化膜５１ａの一部および第１のシリコン酸化膜５３ａの一部をエッチングして除去した後の状態を示す。図示３８ａは、第１のポリシリコンであり、製造後の浮遊電極３８に相当する。本実施例では、第１のシリコン酸化膜５３ａを形成する工程（第１実施例の図５の工程に相当）において、第１のシリコン酸化膜５３ａを厚く形成する（例えば１３０ｎｍ）。

本実施例の製造方法では、第１の熱酸化膜５１ａの一部および第１のシリコン酸化膜５３ａの一部をエッチングして除去した後に、図１４に示すように、半導体基板５４の表面と露出しているトレンチ１１の壁面に第２の熱酸化膜５１ｂを形成する。次に、第２の熱酸化膜５１ｂの表面とポリシリコン３８の表面に第２のシリコン酸化膜５３ｂを形成する。このとき、トレンチ４１の側壁に堆積させる第２のシリコン酸化膜５３ｂの厚みＷ３が、トレンチ４１の側壁に堆積している第１のシリコン酸化膜５３ａの厚みＷ４よりも小さくなるように、第２のシリコン酸化膜５３ｂを形成する（例えば８０ｎｍ）。第２の熱酸化膜５１ｂおよび第２のシリコン酸化膜５３ｂを形成する条件は、第１実施例の図４、図５の工程で説明した条件と同様である。なお、第２のシリコン酸化膜５３ｂをＣＶＤ法によって形成する場合、製造後のゲート電極４２の底面の位置に応じて、第２のシリコン酸化膜５３ｂの堆積量を調整する。以降、第１実施例の図１０、図１１の工程と同様の手順によって、パワーＭＯＳ２００が完成する。

（第３実施例）
図１５に、第３実施例であるパワーＭＯＳ３００の断面図を示す。なお、図１５において、図１の参照符号に数字６０を加えた部材は、図１で説明した部材と同一であるため、その重複説明を省略する。パワーＭＯＳ３００では、ドリフト領域６４ａ、６４ｂが、不純物濃度が高い第１導電型（ｎ型）の高濃度領域６４ｂと、不純物濃度が高濃度領域６４ｂよりも低い第１導電型（ｎ型）の低濃度領域６４ａを備えている。高濃度領域６４ｂはボディ領域７４に深い位置で隣接している。低濃度領域６４ａは高濃度領域６４ｂに深い位置で隣接している。高濃度領域６４ｂの底面は、浮遊電極６８の低面とほぼ一致している。

パワーＭＯＳ３００では、オンしたときに、高濃度領域６４ｂ内に形成されるキャリアの通過領域ではキャリアが流れやすい。このため、トレンチ７１に沿ってボディ領域７４を通過してきたキャリアを、速やかにドレイン電極８６に供給することができ、パワーＭＯＳ３００のオン抵抗をさらに低減することができる。また、高濃度領域６４ｂでは空乏層が伸び難くなるが、高濃度領域６４ｂが配置される深さには浮遊電極６８が配置されている。これによって、空乏層が伸び難くなることが抑制され、十分な耐圧を確保している。

パワーＭＯＳ３００を製造する方法では、半導体基板８４内にボディ領域７４を形成する工程の前に、半導体基板８４内に高濃度領域６４ｂを形成する。高濃度領域６４ａを形成する方法としては、２つの方法を用いることができる。第１の方法を図１６に示す。第２の方法を図１７に示す。図１６に示す方法では、半導体基板８４の表面にリンなどのｎ型不純物８１を高濃度でイオン注入して熱拡散させる。これによって、半導体基板８４の表面側に数μｍの厚みの高濃度領域６４ｂを形成する。半導体基板８４内のｎ型不純物８１が熱拡散していない領域は、低濃度領域６４ａとなる。イオン注入の条件として、例えばリンの粒子密度を２×１０^１３（ｃｍ^−３）、イオン注入する際の加速電圧を６０ｋｅＶとすることができる。次に、半導体基板８４の表面にｐ型の不純物を注入して加熱することによって、高濃度領域６４ｂの表面側にボディ領域７４を形成する。以降、第１実施例の図３〜図１１の工程と同様の手順によってパワーＭＯＳ３００が完成する。

図１７に示す方法では、ドレイン領域６２となる基板の表面に、ｎ⁻型の低濃度領域６４ａとなる第１の半導体領域８５をエピタキシャル成長によって形成する。次に、第１の半導体領域８５の表面８５ａに、ｎ^＋型の高濃度領域６４ｂとなる第２の半導体基板８７をエピタキシャル成長によって堆積させる。第１の半導体領域８５をエピタキシャル成長させる際に用いる基板の条件として、ヒ素が注入されており、抵抗が０．３Ωの基板を用いることができる。第２の半導体領域８７をエピタキシャル成長させる際に用いる基板の条件として、ヒ素が注入されており、抵抗が０．１８Ωの基板を用いることができる。次に、第２の半導体領域８７の表面にｐ型の不純物を注入して加熱することによって、高濃度領域６４ｂの表面側にボディ領域７４を形成する。以降、第１実施例の図３〜図１１の工程と同様の手順によってパワーＭＯＳ３００が完成する。

パワーＭＯＳ３００では、ドリフト領域６４ａ、６４ｂが、不純物濃度が異なる複数の領域を深さ方向に沿って備えており、各々の領域の不純物濃度が深さ方向に沿って低くなっていることが好ましい。この場合、パワーＭＯＳ３００のオン時に形成されるキャリアの通過領域において、キャリア抵抗を段階的に低減することができる。各々の領域の厚みと不純物濃度を調整することによって、パワーＭＯＳ３００のオン時にドリフト領域６４ａ、６４ｂ内を通過するキャリアの流れやすさを調整することができる。一例として、ドリフト領域を４つの領域に分割することができる。この場合、深さ方向に沿って深い位置から順に、第１の領域の厚みを３．７μｍ、不純物濃度を４．０×１０^１６（ｃｍ^−３）とすることができる。第２の領域の厚みを０．５μｍ、不純物濃度を５．０×１０^１６（ｃｍ^−３）とすることができる。第３の領域の厚みを０．５μｍ、不純物濃度を６．０×１０^１６（ｃｍ^−３）とすることができる。第４の領域の厚みを１．８μｍ、不純物濃度を７．０×１０^１６（ｃｍ^−３）とすることができる。

（第４実施例）
図１８に、第４実施例であるパワーＭＯＳ４００の断面図を示す。なお、図１８において、図１の参照符号に数字９０を加えた部材は、図１で説明した部材と同一であるため、その重複説明を省略する。パワーＭＯＳ４００では、ゲート電極１０２の壁面を被覆している絶縁膜１１２ｂの誘電率が浮遊電極９８の壁面を被覆している絶縁膜１１２ａの誘電率より高い。

パワーＭＯＳ４００では、第１〜第３実施例のパワーＭＯＳに比して、オンしたときにゲート電極１０２の側方にチャネルが形成されやすい。これによって、パワーＭＯＳ４００のオン抵抗をさらに低減することができる。また、パワーＭＯＳ４００のオフ時に浮遊電極９８が配置されている深さにおいてキャリアが逆方向に流れにくくなる。このため、ブレークダウン電圧が低下することを抑制することができる。

パワーＭＯＳ４００を製造する方法は、第１実施例のパワーＭＯＳ１００を製造する方法と同様であり、絶縁膜１１２ａ、１１２ｂを形成するときの材料のみ異なる。パワーＭＯＳ４００の製造方法では、第１実施例の図５の工程で、第１のシリコン酸化膜２３ａの替わりに誘電率の高い高誘電体膜を堆積させる。高誘電体膜の材料としては、例えばＴＥＯＳを用いることができる。高誘電体膜の比誘電率は、約３．９であることが好ましい。また、第１実施例の図９の工程で、第２のシリコン酸化膜２３ｂの替わりに誘電率の低い低誘電体膜を堆積させる。低誘電体膜の材料としては、例えば酸化ハフニウムを用いることができる。低誘電体膜の比誘電率は、１０〜１４であることが好ましい。

（第５実施例）
図１９に、第５実施例であるパワーＭＯＳ５００の断面図を示す。なお、図１９において、図１の参照符号に数字１２０を加えた部材は、図１で説明した部材と同一であるため、その重複説明を省略する。パワーＭＯＳ５００では、ドレイン領域１２２の不純物濃度が１×１０^１９（ｃｍ^−３）である。ドリフト領域１２４の不純物濃度は５×１０^１６（ｃｍ^−３）である。ボディ領域１３４の不純物濃度は２×１０^１７（ｃｍ^−３）である。ボディコンタクト領域１３６の不純物濃度は１×１０^１９（ｃｍ^−３）である。パワーＭＯＳ５００では、４つの浮遊電極１２８ａ〜１２８ｄがトレンチ１３１の深さ方向に沿って間隔を空けて配置されている。各浮遊電極１２８ａ〜１２８ｄの厚みは０．２μｍである。また、浮遊電極１２８ａ〜１２８ｄの各々の間隔がトレンチ１３１の深さ方向に沿って等比級数的に減少している。すなわち、浮遊電極１２８ｃと浮遊電極１２８ｄの間隔Ｄ４は０．２μｍである。浮遊電極１２８ｂと浮遊電極１２８ｃの間隔Ｄ５は０．１μｍである。浮遊電極１２８ａと浮遊電極１２８ｂの間隔Ｄ６は０．０５μｍである。従って、Ｄ５＝０．５×Ｄ４、Ｄ６＝０．５×Ｄ５の関係が成立する。また、浮遊電極１２８ａ〜１２８ｄの側壁を被覆している各々の絶縁膜１４２の厚みがトレンチ１３１の深さ方向に沿って厚くなっている。パワーＭＯＳ５００では、浮遊電極１２８ｄを被覆している絶縁膜１４２の厚みを厚みＷ８とし、浮遊電極１２８ｃを被覆している絶縁膜１４２の厚みを厚みＷ７とし、浮遊電極１２８ｂを被覆している絶縁膜１４２の厚みを厚みＷ６とし、浮遊電極１２８ａを被覆している絶縁膜１４２の厚みを厚みＷ５とすると、Ｗ８＜Ｗ７＜Ｗ６＜Ｗ５が成立する。

パワーＭＯＳ５００では、トレンチ１３１内における浮遊電極１２８ａ〜１２８ｄの配置および複数の浮遊電極１２８ａ〜１２８ｄを被覆している各々の絶縁膜１４２の厚みを調整することによって、電界強度プロファイルの形状をトレンチ１３１の深さ方向に沿って調整することができる。隣接する浮遊電極１２８ａ〜１２８ｄの各々の間隔は等比級数的に減少しているので、電界強度プロファイルの形状を効果的に調整することができる。電界強度プロファイルの形状を図２８（ｂ）に示す曲線Ｌに近づけることによって、パワーＭＯＳ５００の耐圧をさらに高めることができる。

図２０〜図２７にパワーＭＯＳ５００を製造する方法を示す。
なお、第１の熱酸化膜の一部および第１のシリコン酸化膜の一部をエッチングして除去するまでの製造過程（第１実施例の図３〜図８の工程に相当）は第１実施例の製造方法と同様であるため、説明を省略する。図２０は、第１の熱酸化膜１４１ａの一部および第１のシリコン酸化膜１４３ａの一部をエッチングして除去した後の状態を示す。エッチングする深さは、例えば２．６５μｍとすることができる。図示１２８ａは、第１のポリシリコンであり、製造後の浮遊電極１２８ａに相当する。本実施例の製造方法では、第１のシリコン酸化膜１４３ａを形成する工程（第１実施例の図５の工程に相当）において、第１のシリコン酸化膜１４３ａの側壁の幅を厚く形成する（例えば２００ｎｍ）。

第１の熱酸化膜１４１ａの一部および第１のシリコン酸化膜１４３ａの一部をエッチングして除去した後に、図２１に示すように、半導体基板１４４の表面と露出しているトレンチ１３１の壁面に第２の熱酸化膜１４１ｂを形成する。次に、第２の熱酸化膜１４１ｂの表面と第１のポリシリコン１２８ａ１の表面に第２のシリコン酸化膜１４３ｂを形成する。このとき、第１のポリシリコン１２８ａ１と後述する第２のポリシリコン１２８ｂ１の間隔が０．０５μｍとなるように、第２のシリコン酸化膜１４３ｂを形成する。さらに、トレンチ１３１の側壁に堆積させる第２のシリコン酸化膜１４３ｂの厚みＷ１０が、第１のポリシリコン１２８ａ１の側壁に堆積している第１のシリコン酸化膜１４３ａの厚みＷ９より小さくなるように、第２のシリコン酸化膜１４３ｂを形成する（例えば１５０ｎｍ）。

次に、図２２に示すように、トレンチ１３１の内部に第２のポリシリコン１２８ｂ１を充填する。このとき、トレンチ１３１が第２のポリシリコン１２８ｂ１によって完全に埋め込まれるまで充填する。第２のポリシリコン１２８ｂ１は、製造後の浮遊電極１２８ｂに相当する。

次に、図２３に示すように、第２のポリシリコン１２８ｂ１の一部をエッチングして除去する（エッチバックする）。このとき、製造後の浮遊電極１２８ｂの上面の位置に応じて、エッチバック量を調整する。エッチングする深さは、例えば２．４μｍとすることができる。次に、第２のポリシリコン１２８ｂ１をエッチングした深さと同じ深さまで、第２の熱酸化膜１４１ｂの一部および第２のシリコン酸化膜１４３ｂの一部をエッチングして除去する。

次に、図２４に示すように、半導体基板１４４の表面とトレンチ１３１の壁面に第３の熱酸化膜１４１ｃを形成する。次に、第３の熱酸化膜１４１ｃの表面と第２のポリシリコン１２８ｂ１の表面に第３のシリコン酸化膜１４３ｃを形成する。このとき、第２のポリシリコン１２８ｂ１と後述する第３のポリシリコン１２８ｃ１の間隔が０．１μｍとなるように、第３のシリコン酸化膜１４３ｃを形成する。さらに、トレンチ１３１の側壁に堆積させる第３のシリコン酸化膜１４３ｃの厚みＷ１１が、第２のポリシリコン１２８ｂ１の側壁に堆積している第２のシリコン酸化膜１４３ｂの厚みＷ１０より小さくなるように、第３のシリコン酸化膜１４３ｃを形成する（例えば１００ｎｍ）。

次に、図２５に示すように、トレンチ１３１の内部に第３のポリシリコン１２８ｃ１を充填した後に、図２２、図２３の工程と同様の手順によって、第３のポリシリコン１２８ｃ１の一部、第３の熱酸化膜１４１ｃの一部、第３のシリコン酸化膜１４３ｃの一部をエッチングして除去する。このとき、製造後の浮遊電極１２８ｃの上面の位置に応じて、第３のポリシリコン１２８ｃ１のエッチバック量を調整する。エッチングする深さは、例えば２．１μｍとすることができる。第３のポリシリコン１２８ｃ１は、製造後の浮遊電極１２８ｃに相当する。

次に、図２６に示すように、半導体基板１４４の表面とトレンチ１３１の壁面に第４の熱酸化膜１４１ｄを形成する。次に、第４の熱酸化膜１４１ｄの表面と第３のポリシリコン１２８ｃ１の表面に第４のシリコン酸化膜１４３ｄを形成する。このとき、第３のポリシリコン１２８ｃ１と後述する第４のポリシリコン１２８ｄ１の間隔が０．２μｍとなるように、第４のシリコン酸化膜１４３ｄを形成する。さらに、トレンチ１３１の側壁に堆積される第４のシリコン酸化膜１４３ｄの厚みＷ１２が、第３のポリシリコン１２８ｃ１の側壁に堆積している第３のシリコン酸化膜１４３ｃの厚みＷ１１より小さくなるように、第４のシリコン酸化膜１４３ｄを形成する（例えば５０ｎｍ）。

次に、図２７に示すように、トレンチ１３１の内部に第４のポリシリコン１２８ｄ１を充填した後に、図２２、図２３の工程と同様の手順によって、第４のポリシリコン１２８ｄ１の一部、第４の熱酸化膜１４１ｃの一部、第４のシリコン酸化膜１４３ｄの一部をエッチングして除去する。このとき、製造後の浮遊電極１２８ｄの上面の位置に応じて、エッチバック量を調整する。エッチングする深さは、例えば１．７μｍとすることができる。第４のポリシリコン１２８ｄ１は、製造後の浮遊電極１２８ｄに相当する。以降、第１実施例の図９〜図１１の工程と同様の手順によって、パワーＭＯＳ５００が完成する。

第１〜第５実施例の製造方法では、シリコン酸化膜の種類としてＬＰ−ＴＥＯＳを用いることが好ましい。ＬＰ−ＴＥＯＳはガバレッジ性が良好であるため、ＣＶＤ法によってシリコン酸化膜を堆積させる際に、シリコン酸化膜の厚みを効果的に制御することができる。

第１〜第５実施例の製造方法では、ゲート電極および浮遊電極の材料としてポリシリコンを用いることが好ましい。ポリシリコンの替わりにアルミニウムなどの金属を用いた場合、電極金属を汚染などから保護するための保護膜を形成することが必要となるためである。

第１〜第５実施例の製造方法では、ドリフト領域の濃度および要求耐圧に応じて、ゲート電極と浮遊電極の間の間隔を調整することが好ましい。ドリフト領域の濃度および要求耐圧によって電界強度プロファイルの形状は変化する。ドリフト領域の濃度および要求耐圧に応じて、ゲート電極と浮遊電極の間の間隔を調整することで、電界強度プロファイルの形状を、図２８（ｂ）に示す曲線Ｌに近づけることができ、耐圧を効果的に高めることができる。

第１〜第５実施例のパワーＭＯＳでは、不純物含有領域の上端がドリフト領域の中間深さより浅い位置に形成されていることが好ましい。不純物含有領域の位置が深すぎると、ドリフト領域内を通過するキャリアの抵抗が増大し、オン抵抗が上昇する。このため、不純物含有領域の位置は深すぎないことが好ましい。

第１〜第５実施例では、ｎ型を第１導電型とし、ｐ型を第２導電型とする半導体装置を記載したが、ｎ型を第２導電型とし、ｐ型を第１導電型としてもよい。この場合であっても、高い耐圧と低いオン抵抗を兼ね備えたパワーＭＯＳを製造することができる。

第１〜第５実施例では、パワーＭＯＳを記載したが、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）など、他の半導体装置であってもよい。パワーＭＯＳ以外の半導体装置であっても、高い耐圧と低いオン抵抗を兼ね備えた半導体装置を実現することができる。

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

（ａ）は第１実施例の半導体装置１００の断面図を示す。（ｂ）は半導体装置１００の電界強度プロファイルを示す。 オン抵抗と耐圧の理論曲線を示す。 半導体装置１００を製造する工程（１）を示す。 半導体装置１００を製造する工程（２）を示す。 半導体装置１００を製造する工程（３）を示す。 半導体装置１００を製造する工程（４）を示す。 半導体装置１００を製造する工程（５）を示す。 半導体装置１００を製造する工程（６）を示す。 半導体装置１００を製造する工程（７）を示す。 半導体装置１００を製造する工程（８）を示す。 半導体装置１００を製造する工程（９）を示す。 第２実施例の半導体装置２００の断面図を示す。 半導体装置２００を製造する工程（１）を示す。 半導体装置２００を製造する工程（２）を示す。 第３実施例の半導体装置３００の断面図を示す。 半導体装置３００を製造する工程（１）を示す。 半導体装置３００を製造する工程（２）を示す。 第４実施例の半導体装置４００の断面図を示す。 第５実施例の半導体装置５００の断面図を示す。 半導体装置５００を製造する工程（１）を示す。 半導体装置５００を製造する工程（２）を示す。 半導体装置５００を製造する工程（３）を示す。 半導体装置５００を製造する工程（４）を示す。 半導体装置５００を製造する工程（５）を示す。 半導体装置５００を製造する工程（６）を示す。 半導体装置５００を製造する工程（７）を示す。 半導体装置５００を製造する工程（８）を示す。 （ａ）は従来の半導体装置６００の断面図を示す。（ｂ）は半導体装置６００の電界強度プロファイルを示す。 オン抵抗と耐圧の理論曲線を示す。

符号の説明

２、３２、６２、９２、１２２、２０２：ドレイン領域
４、３４、９４、１２４、２０４：ドリフト領域
６、３６、６６、９６、１２６、２０６：不純物含有領域
８、３８、６８、９８、１２８ａ、１２８ｂ、１２８ｃ、１２８ｄ：浮遊電極
１１、４１、７１、１０１、１３１、２１１：トレンチ
１１ａ、４１ａ、７１ａ、１０１ａ、１３１ａ、２１１ａ：トレンチの底部
１２、４２、７２、１０２、１３２、２１２：ゲート電極
１４、４４、７４、１０４、１３４、２１４：ボディ領域
１４ａ：ボディ領域の底面
１６、４６、７６、１０６、１３６、２１６：ボディコンタクト領域
１８、４８、７８、１０８、１３８、２１８：表面電極
２０、５０、８０、１１０、１４０、２２０：ソース領域
２１ａ、５１ａ、１４１ａ：第１の熱酸化膜
２１ｂ、５１ｂ、１４１ｂ：第２の熱酸化膜
２２、５２ａ、５２ｂ、８２：絶縁膜
２３ａ、５３ａ、１４３ａ：第１のシリコン酸化膜
２３ｂ、５３ｂ、１４３ｂ：第２のシリコン酸化膜
２４、５４、８４、１１４、１４４、２２４：半導体基板
２６、５６、８６、１１６、１４６、２２６：裏面電極
６４ａ：低濃度領域（ドリフト領域）
６４ｂ：高濃度領域（ドリフト領域）
８１：ｎ型不純物
８５：第１の半導体領域
８５ａ：第１の半導体領域の表面
８７：第２の半導体領域
１００、２００、３００、４００、５００、６００：パワーＭＯＳ
１２８ｃ１：第３のポリシリコン
１２８ｄ１：第４のポリシリコン
１４１ｃ：第３の熱酸化膜
１４１ｄ：第４の熱酸化膜
１４３ｃ：第３のシリコン酸化膜
１４３ｄ：第４のシリコン酸化膜

Claims (5)

1. 半導体基板の表面に表面電極が配置されており、前記半導体基板の裏面に裏面電極が配置されている縦型の半導体装置であり、
   前記半導体基板の表面側に配置されている第２導電型のボディ領域と、
   前記半導体基板内の前記ボディ領域より深い位置に配置されている第１導電型のドリフト領域と、
   前記半導体基板の表面から前記ボディ領域を貫通して前記ドリフト領域に達するまで伸びているトレンチと、
   そのトレンチの底面を囲む範囲に配置されている第２導電型の不純物含有領域と、
   前記トレンチ内に配置されており、壁面が絶縁膜で被覆されているとともに、前記ボディ領域の底面より深い位置まで伸びているゲート電極と、
   前記トレンチ内の前記ゲート電極より深い位置に配置されており、壁面が絶縁膜で被覆されている浮遊電極を備えており、
   前記不純物含有領域の中心が、前記ドリフト領域の中間深さより深い位置に配置されており、
   前記トレンチ内のゲート電極より深い位置に複数の浮遊電極が深さ方向に間隔を空けて配置されており、各々の浮遊電極の間隔が深さ方向に沿って等比級数的に減少していることを特徴とする半導体装置。
2. 前記浮遊電極の側壁を被覆している前記絶縁膜の厚みが前記ゲート電極の側壁を被覆している前記絶縁膜の厚みより厚いことを特徴とする請求項１の半導体装置。
3. 前記ドリフト領域は、前記ボディ領域に深い位置で隣接するとともに不純物濃度が高い第１導電型の高濃度領域と、その高濃度領域に深い位置で隣接するとともに、前記高濃度領域よりも不純物濃度が低い第１導電型の低濃度領域を備えていることを特徴とする請求項１又は２の半導体装置。
4. 前記ゲート電極の側壁を被覆している前記絶縁膜の誘電率が前記浮遊電極の側壁を被覆している前記絶縁膜の誘電率より高いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 複数の前記浮遊電極の側壁を被覆している各々の絶縁膜の厚みが深さ方向に沿って厚くなっていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。

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