JP2016009760A - 固体撮像装置 - Google Patents

Abstract

【課題】光電変換部から出力する画素信号のノイズを低減することのできる固体撮像装置を提供する。【解決手段】入射光に応じて電荷を生成する光電変換部１０１と、光電変換部１０１で生成された電荷を取り込み、電荷に応じた画素信号を出力する接合型電界効果トランジスタ１０２とを有する画素１００を複数備えた固体撮像装置であって、画素１００は、絶縁体を用いた第１の素子分離領域１０６と、ＰＮ接合を用いた第２の素子分離領域２０７との双方で素子分離されている。【選択図】図２

Description

本発明は、固体撮像装置に関するものである。

固体撮像装置であるＣＭＯＳイメージセンサの画素において、信号増幅用のトランジスタとして、接合型電界効果トランジスタ（以下、ＪＦＥＴと言う。）が用いられている。ＪＦＥＴを用いることにより、増幅動作中に信号電荷が界面準位に捕われることなく、ノイズを小さくすることができることが知られている。

また、特許文献１では、ＪＦＥＴのドレイン領域は光電変換素子の周辺領域に形成され、隣接する光電変換素子間の分離領域を兼用している。従来技術によれば、ＪＦＥＴを用いたＣＭＯＳイメージセンサにおいて、絶縁体を用いた素子分離を不要にすることは長所とされていた。

特開２００４−１５８５０８号公報

しかしながら、従来のＣＭＯＳイメージセンサでは、以下のような課題が発生している。
ＪＦＥＴやリセットトランジスタのドレイン領域の近傍において、インパクトイオン化によって電荷が発生する。この電荷は、中性領域である拡散層(ＪＦＥＴのドレイン領域)内を介して、光電変換部に混入する。これにより、画素信号にノイズが生じるという問題がある。インパクトイオン化は、ＰＮ接合に高い電界が印加されるほど生じ易い。ＰＮ接合を用いた素子分離が多いと、上記のインパクトイオン化が生じる可能性が高くなる。

本発明は、上記の課題に鑑みてなされたものであり、光電変換部から出力する画素信号のノイズを低減することのできる固体撮像装置を提供することを目的とする。

本発明の固体撮像装置は、入射光に応じて電荷を生成する光電変換部と、前記光電変換部で生成された電荷に応じた画素信号を出力する接合型電界効果トランジスタとを有する画素を複数備えた固体撮像装置であって、前記複数の画素が配された領域に、絶縁体を用いた第１の素子分離領域と、ＰＮ接合を用いた第２の素子分離領域とを有する。

本発明によれば、光電変換部から出力する画素信号のノイズを低減することのできる固体撮像装置が実現する。

第１の実施形態による固体撮像装置の構成を示す概略平面図である。 第１の実施形態による固体撮像装置の構成を示す、図１の線分Ｘ１−Ｘ２に沿った概略断面図である。 第１の実施形態による固体撮像装置の構成を示す、図１の線分Ｙ１−Ｙ２に沿った概略断面図である。 第２の実施形態による固体撮像装置の構成を示す概略平面図である。 第２の実施形態による固体撮像装置の構成を示す、図４の線分Ｘ１−Ｘ２に沿った概略断面図である。 第２の実施形態による固体撮像装置の構成を示す、図４の線分Ｙ１−Ｙ２に沿った概略断面図である。 第３の実施形態による固体撮像装置の構成を示す概略平面図である。 第３の実施形態による固体撮像装置の構成を示す、図７の線分Ｙ１−Ｙ２に沿った概略断面図である。 第４の実施形態による固体撮像装置の構成を示す概略平面図である。 第５の実施形態による固体撮像装置の構成を示す概略平面図である。

図１〜図３は、第１の実施形態による固体撮像装置の構成を示す概略図である。図１はその平面図、図２は図１の線分Ｘ１−Ｘ２に沿った断面図、図３は図１の線分Ｙ１−Ｙ２に沿った断面図である。

固体撮像素子は、図１に示すように、入射光に応じた電荷を生成して蓄積する光電変換部１０１と、光電変換部１０１の電荷を受け取り、これを増幅して出力する、いわゆるラテラル型の接合型電界効果トランジスタ（ＪＦＥＴ）１０２を有する画素１００が複数形成されている。
画素１００は更に、リセットトランジスタのドレイン部１０３、転送トランジスタのゲート電極１０４、リセットトランジスタのゲート電極１０５を有して構成されている。

ゲート電極１０４は、光電変換部１０１で生成・蓄積された電荷をＪＦＥＴ１０２に転送する転送トランジスタのゲート電極である。ドレイン部１０３は、ＪＦＥＴ１０２へ転送された電荷を排出するためのリセットトランジスタ（ＪＦＥＴ１０２のゲート領域に蓄積された電荷をリセットする。）のドレイン部である。ゲート電極１０５は、リセットトランジスタのドレイン部１０３を制御するリセットトランジスタのゲート電極である。

画素１００は、絶縁体を用いた第１の素子分離領域と、ＰＮ接合を用いた第２の素子分離領域との双方を併用して素子分離されており、本実施形態の特徴部分である。第１の素子分離領域は、例えばＳＴＩ(Shallow Trench Isolation)分離、或いはＬＯＣＯＳ(Local Oxidation of Silicon)分離等により形成されるものであって、以下、絶縁体分離領域１０６と言う。第２の素子分離領域は、自身がＮ型不純物領域であり、隣接する構造物であるＰ型不純物領域との間でＰＮ接合を構成するものであって、以下、Ｎ型分離領域１０７と言う。第２の素子分離領域は、自身がＰ型不純物領域であり、隣接する構造物であるＮ型不純物領域との間でＰＮ接合を構成するものであっても良い。

図２は、ＪＦＥＴ１０２及びリセットトランジスタのドレイン部１０３の断面構造を示している。ＪＦＥＴ１０２は、Ｎ型ウェル層２０６中に形成されたＰ型ゲート領域２０１と、このＰ型ゲート領域２０１中に形成されたＮ型ソース領域２０３と、Ｐ型ゲート領域２０１に上下から挟まれたＮ型チャネル領域２０２とを有して構成されている。

ＪＦＥＴ１０２のＮ型チャネル領域２０２は、Ｎ型ウェル層２０６及びＮ型分離領域１０７とそれぞれ電気的に接続されている。Ｎ型ウェル層２０６上にゲート絶縁膜を介して形成された転送トランジスタのゲート電極１０４に所定の電圧を印加することにより、光電変換部１０１で蓄積された電荷をゲート領域２０１へ転送し、これを増幅して出力する。ＪＦＥＴ１０２の動作時において、ＪＦＥＴ１０２のオン電流は、Ｎ型ウェル層２０６及びＮ型分離領域１０７を通って、ＪＦＥＴ１０２のＮ型ソース領域２０３へ流れる。即ち、Ｎ型ウェル層２０６とＮ型分離領域１０７は、ＪＦＥＴ１０２のドレイン領域として機能する。

リセットトランジスタのドレイン部１０３は、コンタクト部２０５とＰ型半導体領域２０４とを有して構成されており、ＪＦＥＴ１０２に転送された電荷を排出する機能を有している。更には、リセットトランジスタのドレイン部１０３とＪＦＥＴ１０２のチャネル領域２０２とが、Ｎ型分離領域１０７を挟むように設けられている。このような構成にすることで、ＪＦＥＴ１０２のチャネル領域２０２内のピンチオフ領域において、インパクトイオン化によって生じた余剰な電荷が、リセットトランジスタのドレイン部１０３に排出される。

図３は、光電変換部１０１とリセットトランジスタのドレイン部１０３との断面構造を示している。光電変換部１０１は、Ｎ型ウェル層２０７中に形成されたＰ型電荷蓄積領域３０１と、Ｐ型電荷蓄積領域３０１の上部の半導体表面の近傍に形成された高濃度のＮ型半導体領域３０２とから構成され、入射光に応じた電荷を生成して蓄積する。

本実施形態では、上記したように、画素１００の素子分離に絶縁体分離領域１０６及びＮ型分離領域１０７を併用している。
隣り合う光電変換部１０１とリセットトランジスタのドレイン部１０３との間の素子分離には、絶縁体分離領域１０６を用いている。
隣り合うＪＦＥＴ１０２とリセットトランジスタのドレイン部１０３との間の素子分離には、Ｎ型分離領域１０７を用いている。
隣り合う光電変換部１０１とＪＦＥＴ１０２との間の素子分離には、Ｎ型分離領域１０７を用いている。
隣り合う光電変換部１０１同士の素子分離には、Ｎ型分離領域１０７を用いている。
上記の素子分離において、絶縁体分離領域１０６又はＮ型分離領域１０７で分離される両者は、同一の画素１００内又は隣り合う画素１００間に位置したものである。

Ｎ型分離領域１０７、Ｎ型チャネル領域２０２、Ｎ型ソース領域２０３、Ｎ型ウェル層２０６、及びＮ型半導体領域３０２は、Ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ）等をイオン注入又は熱拡散させることで形成する。
例えば、Ｎ型分離領域１０７をイオン注入で形成するには、素子分離の予定領域のうち、Ｎ型分離領域１０７の形成予定部位を開口するレジストマスクを形成し、これを用いてＮ型不純物を所定のドーズ量及び加速エネルギーでイオン注入する。Ｎ型チャネル領域２０２、Ｎ型ソース領域２０３、Ｎ型ウェル層２０６、及びＮ型半導体領域３０２も同様に、それぞれの形成予定部位を開口するレジストマスクを用いて、Ｎ型不純物を所定のドーズ量及び加速エネルギーでイオン注入することで形成される。レジストマスクは、使用後にアッシング処理又はウェット処理により除去される。

Ｐ型ゲート領域２０１、Ｐ型半導体領域２０４、及びＰ型電荷蓄積領域３０１は、Ｐ型不純物であるホウ素（Ｂ）等をイオン注入又は熱拡散させることで形成する。
例えば、Ｐ型ゲート領域２０１をイオン注入で形成するには、Ｐ型ゲート領域２０１の形成予定部位を開口するレジストマスクを形成し、これを用いてＰ型不純物を所定のドーズ量及び加速エネルギーでイオン注入する。Ｐ型半導体領域２０４及びＰ型電荷蓄積領域３０１も同様に、それぞれの形成予定部位を開口するレジストマスクを用いて、Ｐ型不純物を所定のドーズ量及び加速エネルギーでイオン注入することで形成される。レジストマスクは、使用後にアッシング処理又はウェット処理により除去される。

Ｐ型半導体領域２０４及びＮ型ウェル層２０６は、それぞれ所定の電位が与えられるため、Ｐ型半導体領域２０４とＮ型ウェル層２０６とで形成されるＰＮ接合間には電界が生じている。この電界によって、インパクトイオン化が生じ、余剰な電荷を発生してしまう。隣り合う光電変換部１０１とリセットトランジスタのドレイン部１０３との間の素子分離として、ＰＮ接合を利用したＮ型拡散層分離を用いた場合には、インパクトイオン化によって発生した電荷がＮ型分離領域を介して、Ｐ型電荷蓄積領域３０１内へ混入するという問題がある。

本実施形態では、隣り合うリセットトランジスタの光電変換部１０１とドレイン部１０３との間の素子分離に、Ｎ型拡散層分離ではなく、絶縁体分離領域１０６を用いている。そのため、インパクトイオン化によって発生した電荷が、Ｐ型電荷蓄積領域３０１内へ混入することが確実に抑制される。このように本実施形態では、光電変換部１０１から出力する画素信号のノイズを大幅に低減することのできる信頼性の高い固体撮像装置が実現する。

（第２の実施形態）
図４〜図６は、第２の実施形態による固体撮像装置の構成を示す概略図である。図４はその平面図、図５は図４の線分Ｘ１−Ｘ２に沿った断面図、図６は図４の線分Ｙ１−Ｙ２に沿った断面図である。図４〜図６において、第１の実施形態で説明した構成部材と同様のものについては、同符号を付して詳しい説明を省略する。

本実施形態の第１の実施形態との主な相違点は、画素１００の素子分離に用いる絶縁体分離領域１０６及びＮ型分離領域１０７の形成部位が異なることである。
隣り合う光電変換部１０１とリセットトランジスタのドレイン部１０３との間の素子分離には、第１の実施形態と異なり、Ｎ型分離領域１０７を用いている。
隣り合うＪＦＥＴ１０２とリセットトランジスタのドレイン部１０３との間の素子分離には、第１の実施形態と異なり、絶縁体分離領域１０６を用いている。
隣り合う光電変換部１０１とＪＦＥＴ１０２との間の素子分離には、第１の実施形態と同様に、Ｎ型分離領域１０７を用いている。
隣り合う光電変換部１０１同士の素子分離には、第１の実施形態と同様に、Ｎ型分離領域１０７を用いている。
上記の各素子分離において、絶縁体分離領域１０６又はＮ型分離領域１０７で分離される両者は、同一の画素１００内又は隣り合う画素１００間に位置したものである。

本実施形態では、上記のように、隣り合うＪＦＥＴ１０２とリセットトランジスタのドレイン部１０３との間の素子分離に、Ｎ型拡散層分離ではなく、絶縁体分離領域１０６を用いている。そのため、Ｐ型半導体領域２０４とＮ型ウェル層２０６との間でのインパクトイオン化によって発生した電荷が、ＪＦＥＴ１０２のゲート領域２０１内へ混入することが確実に抑制される。このように本実施形態では、光電変換部１０１から出力する画素信号のノイズを大幅に低減することのできる信頼性の高い固体撮像装置が実現する。

（第３の実施形態）
図７〜図８は、第３の実施形態による固体撮像装置の構成を示す概略図である。図７はその平面図、図８は図７の線分Ｙ１−Ｙ２に沿った断面図である。図７〜図８において、第１及び第２の実施形態で説明した構成部材と同様のものについては、同符号を付して詳しい説明を省略する。

本実施形態の第１の実施形態との主な相違点は、画素１００の素子分離に用いる絶縁体分離領域１０６及びＮ型分離領域１０７の形成部位が異なることである。
隣り合う光電変換部１０１とリセットトランジスタのドレイン部１０３との間の素子分離には、第１の実施形態と異なり、Ｎ型分離領域１０７を用いている。
隣り合うＪＦＥＴ１０２とリセットトランジスタのドレイン部１０３との間の素子分離には、第１の実施形態と同様に、Ｎ型分離領域１０７を用いている。
隣り合う光電変換部１０１とＪＦＥＴ１０２との間の素子分離には、第１の実施形態と異なり、絶縁体分離領域１０６を用いている。
隣り合う光電変換部１０１同士の素子分離には、第１の実施形態と同様に、Ｎ型分離領域１０７を用いている。
上記の各素子分離において、絶縁体分離領域１０６又はＮ型分離領域１０７で分離される両者は、同一の画素１００内又は隣り合う画素１００間に位置したものである。

ＪＦＥＴ１０２の動作時には、ＪＦＥＴ１０２のチャネル領域２０２内のピンチオフ領域において高電界が発生し、インパクトイオン化により余剰な電荷が生じる。隣り合う光電変換部１０１とＪＦＥＴ１０２との間の素子分離にＮ型拡散層分離を用いた場合には、このインパクトイオン化によって発生した電荷がＮ型分離領域を介してＰ型電荷蓄積部３０１内へ混入するという問題がある。

本実施形態では、上記のように、隣り合う光電変換部１０１とＪＦＥＴ１０２との間の素子分離に、Ｎ型拡散層分離ではなく、絶縁体分離領域１０６を用いている。そのため、ＪＦＥＴ１０２のチャネル領域２０２内のインパクトイオン化によって発生した電荷が、Ｐ型電荷蓄積部３０１内へ混入することが確実に抑制される。このように本実施形態では、光電変換部１０１から出力する画素信号のノイズを大幅に低減することのできる信頼性の高い固体撮像装置が実現する。

（第４の実施形態）
図９は、第４の実施形態による固体撮像装置の構成を示す概略平面図である。図９において、第１〜第３の実施形態で説明した構成部材と同様のものについては、同符号を付して詳しい説明を省略する。

本実施形態の第１の実施形態との主な相違点は、画素１００の素子分離に用いる絶縁体分離領域１０６及びＮ型分離領域１０７の形成部位が異なることである。
隣り合う光電変換部１０１とリセットトランジスタのドレイン部１０３との間の素子分離には、第１の実施形態と同様に、絶縁体分離領域１０６を用いている。
隣り合うＪＦＥＴ１０２とリセットトランジスタのドレイン部１０３との間の素子分離には、第１の実施形態と同様に、Ｎ型分離領域１０７を用いている。
隣り合う光電変換部１０１とＪＦＥＴ１０２との間の素子分離には、第１の実施形態と異なり、絶縁体分離領域１０６を用いている。
隣り合う光電変換部１０１同士の素子分離には、第１の実施形態と異なり、絶縁体分離領域１０６を用いている。
上記の各素子分離において、絶縁体分離領域１０６又はＮ型分離領域１０７で分離される両者は、同一の画素１００内又は隣り合う画素１００間に位置したものである。

本実施形態では、上記の素子分離の形成態様により、光電変換部１０１が絶縁体分離領域１０６及び転送トランジスタのゲート電極１０４で囲まれた構成とされている。そのため、ＪＦＥＴ１０２のチャネル領域２０２内及びＰ型半導体領域２０４とＮ型ウェル層２０６との間でのインパクトイオン化によって生じた電荷が、Ｐ型電荷蓄積部３０１内及びＪＦＥＴ１０２のゲート領域２０１内へ混入することが確実に抑制される。このように本実施形態では、光電変換部１０１から出力する画素信号のノイズを大幅に低減することのできる信頼性の高い固体撮像装置が実現する。また、隣り合う画素１００間における混色を抑制することが可能となる。

なお、本発明では、本実施形態以外にも、例えば以下のような素子分離の形成態様も考えられる。
１．別態様１
隣り合う光電変換部１０１とリセットトランジスタのドレイン部１０３との間の素子分離に、絶縁体分離領域１０６を用いる。
隣り合うＪＦＥＴ１０２とリセットトランジスタのドレイン部１０３との間の素子分離に、絶縁体分離領域１０６を用いる。
隣り合う光電変換部１０１とＪＦＥＴ１０２との間の素子分離に、Ｎ型分離領域１０７を用いる。
隣り合う光電変換部１０１同士の素子分離には、絶縁体分離領域１０６又はＮ型分離領域１０７を用いる。

２．別態様２
隣り合う光電変換部１０１とリセットトランジスタのドレイン部１０３との間の素子分離に、Ｎ型分離領域１０７を用いる。
隣り合うＪＦＥＴ１０２とリセットトランジスタのドレイン部１０３との間の素子分離に、絶縁体分離領域１０６を用いる。
隣り合う光電変換部１０１とＪＦＥＴ１０２との間の素子分離に、絶縁体分離領域１０６を用いる。
隣り合う光電変換部１０１同士の素子分離には、絶縁体分離領域１０６又はＮ型分離領域１０７を用いる。

（第５の実施形態）
図１０は、第５の実施形態による固体撮像装置の構成を示す概略平面図である。図１０において、第１〜第４の実施形態で説明した構成部材と同様のものについては、同符号を付して詳しい説明を省略する。

本実施形態では、その素子分離において、第１〜第３の実施形態における、絶縁体分離領域１０６の形成態様を全て組み合わせた構成とされている。
隣り合う光電変換部１０１とリセットトランジスタのドレイン部１０３との間の素子分離には、第１の実施形態と同様に、絶縁体分離領域１０６を用いている。
隣り合うＪＦＥＴ１０２とリセットトランジスタのドレイン部１０３との間の素子分離には、第２の実施形態と同様に、絶縁体分離領域１０６を用いている。
隣り合う光電変換部１０１とＪＦＥＴ１０２との間の素子分離には、第３の実施形態と同様に、絶縁体分離領域１０６を用いている。
隣り合う光電変換部１０１同士の素子分離には、第１の実施形態と同様に、Ｎ型分離領域１０７を用いている。
上記の各素子分離において、絶縁体分離領域１０６又はＮ型分離領域１０７で分離される両者は、同一の画素１００内又は隣り合う画素１００間に位置したものである。

本実施形態では、ＪＦＥＴ１０２のチャネル領域２０２内及びＰ型半導体領域２０４とＮ型ウェル層２０６との間でのインパクトイオン化によって生じた電荷が、Ｐ型電荷蓄積部３０１内及びＪＦＥＴ１０２のゲート領域２０１内へ混入することが確実に抑制される。このように本実施形態では、光電変換部１０１から出力する画素信号のノイズを大幅に低減することのできる信頼性の高い固体撮像装置が実現する。

１０１：光電変換部 １０２：接合型電界効果トランジスタ １０３：リセットトランジスタのドレイン部 １０４，１０５：ゲート電極 １０６：絶縁体分離領域 １０７：Ｎ型分離領域 ２０１：ゲート領域 ２０２：チャネル領域 ２０３：ソース領域 ２０４：Ｐ型半導体領域 ２０５：コンタクト部 ２０６：Ｎ型ウェル層 ３０１：Ｐ型電荷蓄積領域 ３０２：Ｎ型半導体領域

Claims (7)

1. 入射光に応じて電荷を生成する光電変換部と、
   前記光電変換部で生成された電荷に応じた画素信号を出力する接合型電界効果トランジスタと
   を有する画素を複数備えた固体撮像装置であって、
   前記複数の画素が配された領域に、絶縁体を用いた第１の素子分離領域と、ＰＮ接合を用いた第２の素子分離領域とを有することを特徴とする固体撮像装置。
2. 前記第２の素子分離領域の一部は、ラテラル型の前記接合型電界効果トランジスタのドレイン領域であることを特徴とする請求項１に記載の固体撮像装置。
3. 前記画素は、前記接合型電界効果トランジスタのゲート領域に蓄積された電荷をリセットするリセットトランジスタを更に含み、
   前記接合型電界効果トランジスタと前記リセットトランジスタのドレイン領域との間の領域と、前記光電変換部と前記リセットトランジスタのドレイン領域との間の領域と、前記光電変換部と前記接合型電界効果トランジスタとの間の領域とのうち、いずれか１つの領域に前記第１の素子分離領域が、残りの２つの領域に前記第２の素子分離領域がそれぞれ形成されていることを特徴とする請求項１又は２に記載の固体撮像装置。
4. 前記画素は、前記接合型電界効果トランジスタのゲート領域に蓄積された電荷をリセットするリセットトランジスタを更に含み、
   前記接合型電界効果トランジスタと前記リセットトランジスタのドレイン領域との間の領域と、前記光電変換部と前記リセットトランジスタのドレイン領域との間の領域と、前記光電変換部と前記接合型電界効果トランジスタとの間の領域とのうち、いずれか２つの領域に前記第１の素子分離領域が、残りの１つの領域に前記第２の素子分離領域がそれぞれ形成されていることを特徴とする請求項１又は２に記載の固体撮像装置。
5. 前記光電変換部は、前記第１の素子分離領域と、前記光電変換部で生成された電荷を前記接合型電界効果トランジスタに転送するための電極とで囲まれることを特徴とする請求項４に記載の固体撮像装置。
6. 前記接合型電界効果トランジスタと前記リセットトランジスタのドレイン領域との間の領域との間に前記第２の素子分離領域が形成されており、
   前記接合型電界効果トランジスタのチャネル領域と、前記リセットトランジスタのドレイン領域とが前記第２の素子分離領域を介して電気的に接続されることを特徴とする請求項３〜５のいずれか１項に記載の固体撮像装置。
7. 前記画素は、前記接合型電界効果トランジスタのゲート領域に蓄積された電荷をリセットするリセットトランジスタを更に含み、
   前記接合型電界効果トランジスタと前記リセットトランジスタのドレイン領域との間の領域と、前記光電変換部と前記リセットトランジスタのドレイン領域との間の領域と、前記光電変換部と前記接合型電界効果トランジスタとの間の領域とに前記第１の素子分離領域が形成されており、
   隣り合う前記光電変換部の間に前記第２の素子分離領域が形成されていることを特徴とする請求項１に記載の固体撮像装置。