JP2016100466A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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秀史 高谷
克博 朽木
Katsuhiro Kuchiki
克博 朽木
佐智子 青井
Sachiko Aoi
佐智子 青井
真一朗 宮原
Shinichiro Miyahara
真一朗 宮原
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Abstract

【課題】 チャネル長とパンチスルー電圧のトレードオフの関係を改善する。
【解決手段】 半導体装置であって、表面にトレンチが形成されている半導体基板と、トレンチ内のゲート絶縁層及びゲート電極を有している。トレンチの側面に、段差が形成されている。トレンチの側面が、上部側面と、段差の表面と、下部側面を有している。半導体基板が、上部側面においてゲート絶縁層に接している第１導電型の第１領域と、第１領域に接する位置から段差よりも下側の位置に跨って配置されており、第１領域の下側の上部側面においてゲート絶縁層に接している第２導電型のボディ領域と、ボディ領域の下側に配置されており、下部側面においてゲート絶縁層に接している第１導電型の第２領域と、段差の表面においてゲート絶縁層に接しており、第２領域と繋がっている第１導電型の側部領域を有している。
【選択図】図１

Description

本明細書に開示の技術は、トレンチ内に配置されたゲート電極を有する半導体装置に関する。
特許文献１には、トレンチ内に配置されたゲート電極を有するＭＯＳＦＥＴが開示されている。このＭＯＳＦＥＴの半導体基板内には、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドリフト領域が形成されている。すなわち、このＭＯＳＦＥＴは、ｎチャネル型である。ゲート電極に所定の電位を印加すると、ゲート絶縁膜に隣接するボディ領域がｎ型に反転し、ｎ型に反転した領域（すなわち、チャネル）を通って電流が流れる。
特開２００６−１２８５０７号公報
特許文献１のＭＯＳＦＥＴでは、ボディ領域の厚みによってチャネル長が変化する。すなわち、ボディ領域の厚みを薄くするほど、チャネル長が短くなり、ＭＯＳＦＥＴで生じる損失が小さくなる。また、ボディ領域の厚みは、パンチスルー電圧にも影響する。すなわち、ＭＯＳＦＥＴをオフした状態で、ドレイン電圧を上昇させると、ボディ領域とドリフト領域の界面からボディ領域内に空乏層が伸展する。さらにドレイン電圧を上昇させると、空乏層がソース領域に到達する。すなわち、ソース領域とドリフト領域の間が空乏層によって接続された状態（いわゆる、パンチスルー）が発生する。パンチスルーが発生すると、漏れ電流が発生し、問題となる。パンチスルーが発生するときのドレイン電圧が、パンチスルー電圧である。パンチスルー電圧は、ボディ領域の厚みが厚いほど高くなる（すなわち、改善される）。すなわち、チャネル長を短くするためにはボディ領域の厚みを薄くする必要がある一方で、パンチスルー電圧を高くするためにはボディ領域の厚みを厚くする必要がある。このように、従来は、チャネル長とパンチスルー電圧がトレードオフの関係にあった。このトレードオフの関係は、ｐチャネル型のＭＯＳＦＥＴや、ＩＧＢＴ等、ゲート電極を有する種々の半導体装置でも同様に起こる。したがって、本明細書では、このトレードオフの関係を改善することが可能な技術を提供する。
本明細書が開示する半導体装置は、表面にトレンチが形成されている半導体基板と、前記トレンチの内面を覆っているゲート絶縁層と、前記トレンチ内に配置されているゲート電極を有している。前記トレンチの側面に、段差が形成されている。前記トレンチの前記側面は、前記段差よりも上側に位置する上部側面と、前記段差の表面と、前記段差よりも下側に位置する下部側面を有している。前記半導体基板が、第１領域と、ボディ領域と、第２領域と、側部領域を有している。前記第１領域は、前記上部側面において前記ゲート絶縁層に接している第１導電型の領域である。前記ボディ領域は、前記第１領域に接する位置から前記段差よりも下側の位置に跨って配置されており、前記第１領域の下側の前記上部側面において前記ゲート絶縁層に接している第２導電型の領域である。前記第２領域は、前記ボディ領域の下側に配置されており、前記下部側面において前記ゲート絶縁層に接している第１導電型の領域である。前記側部領域は、前記段差の表面において前記ゲート絶縁層に接しており、前記第２領域と繋がっている第１導電型の領域である。
なお、本明細書において、「上側」はトレンチが形成されている半導体基板の表面側を意味し、「下側」はトレンチが形成されている半導体基板の表面とは反対側の表面側を意味する。
この半導体装置では、トレンチの側面に段差が形成されており、その段差の位置に第１導電型の側部領域が形成されている。側部領域は、ボディ領域の下側の第２領域と繋がっている。ボディ領域の下端は段差よりも下側に位置するので、側部領域は、第２領域から上側に突出するように配置されている。この半導体装置は、第１領域と側部領域の間のボディ領域にチャネルが形成されることでスイッチングする。すなわち、チャネル長が、第１領域から側部領域までの距離によって定まる。側部領域はボディ領域の下端よりも上側に突出しているので、チャネル長はボディ領域の厚み（すなわち、ボディ領域の下端から第１領域までの距離）よりも短い。すなわち、この半導体装置では、チャネル長をボディ領域の厚みよりも小さい値に設定することができる。また、この半導体装置をオフすると、第２領域とボディ領域の界面からボディ領域内に空乏層が伸展する。したがって、パンチスルー電圧は、ボディ領域の厚み（すなわち、ボディ領域の下端から第１領域までの距離）によって定まる。上記の通り、ボディ領域の厚みは、チャネル長よりも長い。すなわち、チャネル長から独立してパンチスルー電圧を改善することができる。以上に説明したように、この半導体装置によれば、従来のチャネル長とパンチスルー電圧のトレードオフの関係を超えて、チャネル長とパンチスルー電圧を改善することができる。例えば、チャネル長を従来と同等に設定する場合には、従来よりもパンチスルー電圧を高くすることができる。また、例えば、パンチスルー電圧を従来と同等に設定する場合には、従来よりもチャネル長を短くすることができる。
また、本明細書は、半導体装置を製造する方法を提供する。この方法は、トレンチ形成工程と、側部領域形成工程と、ゲート絶縁層形成工程と、ゲート電極形成工程と、第１領域形成工程を有している。前記トレンチ形成工程では、第１導電型の第２領域と、前記第２領域上に配置されている第１導電型のボディ領域を有する半導体基板に、前記ボディ領域を貫通して前記第２領域に達するとともに前記第２領域よりも上側の側面に段差を有するトレンチを形成する。前記側部領域形成工程では、前記段差の表面に第１導電型不純物を注入することによって、前記段差の表面に露出しており、前記第２領域と繋がっている第１導電型の側部領域を形成する。前記ゲート絶縁層形成工程では、前記トレンチの内面を覆うゲート絶縁層を形成する。前記ゲート電極形成工程では、前記トレンチ内にゲート電極を形成する。前記第１領域形成工程では、前記半導体基板中に、第１導電型の第１領域を形成する。前記半導体装置において、前記第１領域が、前記段差よりも上側に位置する前記トレンチの前記側面において前記ゲート絶縁層に接している。
この方法によれば、側部領域を有する半導体装置を製造することができる。
実施例１の半導体装置１０の縦断面図。 上部領域２６ｂ及び下部領域２６ｃ形成後の半導体基板１２の縦断面図。 トレンチ３４形成後の半導体基板１２の縦断面図。 ｐ型イオン注入工程中の半導体基板１２の縦断面図。 底部絶縁層３８ａ形成後の半導体基板１２の縦断面図。 ｎ型イオン注入工程中の半導体基板１２の縦断面図。 側部絶縁膜３８ｂ及びゲート電極４０形成後の半導体基板１２の縦断面図。 ソース領域２２及び高濃度領域２６ａ形成後の半導体基板１２の縦断面図。 実施例２の半導体装置の縦断面図。 実施例３の半導体装置の縦断面図。 低濃度領域２６ｄ形成後の半導体基板１２の縦断面図。 トレンチ１３４形成後の半導体基板１２の縦断面図。 トレンチ３４形成後の半導体基板１２の縦断面図。 ｎ型イオン注入工程中の半導体基板１２の縦断面図。
図１に示すように、実施例１に係る半導体装置１０は、半導体基板１２と、半導体基板１２の表面１２ａ及び裏面１２ｂに形成された電極、絶縁層等を有している。半導体基板１２は、４Ｈ型のＳｉＣにより構成されている。
半導体基板１２の表面１２ａには、ソース電極８０が形成されている。半導体基板１２の裏面１２ｂには、ドレイン電極８４が形成されている。ドレイン電極８４は、裏面１２ｂの略全域を覆っている。
各トレンチ３４は、側面５０を有している。トレンチ３４の側面５０には、段差３５が形成されている。トレンチ３４の側面５０は、段差３５より上側の上部側面５０ａと、段差３５の表面５０ｂと、段差３５より下側の下部側面５０ｃを有している。段差３５の表面５０ｂは、トレンチ３４の幅方向の中心Ｃ１に近づくに従って下側に変位するように傾斜している。すなわち、トレンチ３４の両側の側面５０に形成されている一組の段差３５の表面５０ｂは、テーパ状に傾斜している。上部側面５０ａと下部側面５０ｃは、若干テーパ状に傾斜しているものの、半導体基板１２の厚み方向に沿って伸びている。
各トレンチ３４内には、ゲート絶縁層３８と、ゲート電極４０が形成されている。ゲート絶縁層３８は、底部絶縁層３８ａと側部絶縁膜３８ｂを有している。底部絶縁層３８ａは、トレンチ３４の底部に形成された厚い絶縁層である。底部絶縁層３８ａは、段差３５よりも下側のトレンチ３４内に形成されている。底部絶縁層３８ａの上側のトレンチ３４の側面５０は、側部絶縁膜３８ｂによって覆われている。すなわち、側部絶縁膜３８ｂは、上部側面５０ａと段差３５の表面５０ｂを覆っている。側部絶縁膜３８ｂは、底部絶縁層３８ａと繋がっている。底部絶縁層３８ａの上側のトレンチ３４内には、ゲート電極４０が配置されている。ゲート電極４０は、側部絶縁膜３８ｂ及び底部絶縁層３８ａによって、半導体基板１２から絶縁されている。ゲート電極４０の上面は、層間絶縁層３６によって覆われている。ゲート電極４０は、層間絶縁層３６によってソース電極８０から絶縁されている。
半導体基板１２内には、ソース領域２２、ボディ領域２６、ドリフト領域２８、ドレイン領域３０、底部領域３２及び側部領域３３が形成されている。
ソース領域２２は、半導体基板１２中に複数個形成されている。ソース領域２２は、ｎ型領域である。ソース領域２２は、トレンチ３４に隣接する位置に形成されている。ソース領域２２は、トレンチ３４の上部側面５０ａにおいて、側部絶縁膜３８ｂに接している。ソース領域２２は、半導体基板１２の表面１２ａに露出する範囲に形成されている。ソース領域２２は、ソース電極８０に対してオーミック接触している。
ボディ領域２６は、ソース領域２２の側方及び下側に形成されており、ソース領域２２に接している。ボディ領域２６は、ｐ型領域であり、高濃度領域２６ａと、上部領域２６ｂと、下部領域２６ｃを有している。高濃度領域２６ａは、上部領域２６ｂ及び下部領域２６ｃよりも高いｐ型不純物濃度を有している。高濃度領域２６ａは、ソース領域２２の側方に形成されており、半導体基板１２の表面１２ａに露出している。高濃度領域２６ａは、ソース電極８０に対してオーミック接触している。上部領域２６ｂは、ソース領域２２及び高濃度領域２６ａの下側に形成されている。上部領域２６ｂは、ソース領域２２の下側のトレンチ３４の上部側面５０ａにおいて、側部絶縁膜３８ｂに接している。上部領域２６ｂのｐ型不純物濃度は、高濃度領域２６ａのｐ型不純物濃度よりも低い。上部領域２６ｂのｐ型不純物濃度は、ゲート電極４０の電位を上昇させたときに、側部絶縁膜３８ｂ近傍の上部領域２６ｂがｎ型に反転可能な濃度に調整されている。下部領域２６ｃは、上部領域２６ｂの下側に形成されている。下部領域２６ｃのｐ型不純物濃度は、上部領域２６ｂのｐ型不純物濃度よりも低い。下部領域２６ｃと上部領域２６ｂの境界２７は、段差３５の深さに位置している。すなわち、境界２７をトレンチ３４側に延長した延長線は、段差３５と交差する。
ドリフト領域２８は、低濃度にｎ型不純物を含むｎ型領域である。ドリフト領域２８のｎ型不純物濃度は、ソース領域２２のｎ型不純物濃度よりも低い。ドリフト領域２８は、下部領域２６ｃの下側に形成されており、下部領域２６ｃに接している。ドリフト領域２８は、下部領域２６ｃの下端の位置から、トレンチ３４の下端よりも下側まで広がっている。ドリフト領域２８は、ボディ領域２６によってソース領域２２から分離されている。ドリフト領域２８は、下部側面５０ｃにおいて、底部絶縁層３８ａに接している。
側部領域３３は、ｎ型領域である。側部領域３３は、段差３５の下側に形成されている。側部領域３３は、段差３５の表面５０ｂと、段差３５近傍の下部側面５０ｃに露出する範囲に形成されている。側部領域３３は、段差３５の表面５０ｂの全域において側部絶縁膜３８ｂに接している。また、側部領域３３は、段差３５近傍の下部側面５０ｃにおいて、底部絶縁層３８ａに接している。側部領域３３は、段差３５の表面５０ｂから下側に伸びている。側部領域３３は、上部領域２６ｂ及び下部領域２６ｃに接している。また、側部領域３３の下端部は、ドリフト領域２８と繋がっている。
上述したソース領域２２、上部領域２６ｂ及び側部領域３３は、側部絶縁膜３８ｂを介してゲート電極４０に対向している。
底部領域３２は、ｐ型領域である。底部領域３２は、各トレンチ３４の底面５４に露出する位置に形成されている。底部領域３２は、トレンチ３４の底面５４の全域において、底部絶縁層３８ａに接している。底部領域３２の周囲は、ドリフト領域２８に囲まれている。各底部領域３２は、ドリフト領域２８によって、ボディ領域２６及び側部領域３３から分離されている。底部領域３２は、いずれの電極にも接続されておらず、底部領域３２の電位は浮遊電位とされている。
ドレイン領域３０は、高濃度にｎ型不純物を含むｎ型領域である。ドレイン領域３０のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度よりも高い。ドレイン領域３０は、ドリフト領域２８の下側に形成されている。ドレイン領域３０は、ドリフト領域２８に接しており、ドリフト領域２８によってボディ領域２６、底部領域３２及び側部領域３３から分離されている。ドレイン領域３０は、半導体基板１２の裏面１２ｂに露出する範囲に形成されている。ドレイン領域３０は、ドレイン電極８４に対してオーミック接触している。
次に、半導体装置１０の動作について説明する。半導体基板１２内には、ソース領域２２、ボディ領域２６、ドリフト領域２８、側部領域３３、ドレイン領域３０、ゲート電極４０及びゲート絶縁層３８等によって、ｎチャネル型のＭＯＳＦＥＴが形成されている。半導体装置１０を動作させる際には、ドレイン電極８４に、ソース電極８０よりも高い電位を印加する。さらに、ゲート電極４０に閾値以上の電位を印加すると、ＭＯＳＦＥＴがオンする。すなわち、側部絶縁膜３８ｂに接する範囲のボディ領域２６（すなわち、上部領域２６ｂ）にチャネルが形成される。これにより、ソース電極８０から、ソース領域２２、チャネル、側部領域３３、ドリフト領域２８及びドレイン領域３０を経由して、ドレイン電極８４に向かって電子が流れる。
この半導体装置１０では、側部絶縁膜３８ｂに接する位置に、ドリフト領域２８よりも上側に突出する側部領域３３が形成されている。ボディ領域２６に形成されるチャネルは、ソース領域２２と側部領域３３を接続する。すなわち、ソース領域２２と側部領域３３の間の距離が、チャネル長に相当する。側部領域３３が形成されていることで、チャネル長が、ドリフト領域２８とソース領域２２の間のボディ領域２６の厚みよりも短くなっている。このため、この半導体装置１０では、チャネルで生じる損失が従来よりも小さい。
ゲート電極４０の電位を閾値未満の電位に低下させると、チャネルが消失し、ＭＯＳＦＥＴがオフする。すると、ボディ領域２６とドリフト領域２８の境界部のｐｎ接合２９からボディ領域２６内及びドリフト領域２８内に空乏層が広がる。ｐｎ接合２９からドリフト領域２８内に伸びる空乏層は、底部領域３２に到達する。すると、底部領域３２からその周囲のドリフト領域２８内に空乏層が広がる。すなわち、底部領域３２によって、ドリフト領域２８内への空乏層の伸展が促進される。その後、空乏層は、ドリフト領域２８の略全域に進展する。上記のように底部領域３２によって空乏層の伸展が促進されるため、ゲート絶縁層３８の近傍で高い電界が生じることが防止される。これによって、半導体装置１０の耐電圧特性が向上されている。
また、通常の使用状態において、ｐｎ接合２９からボディ領域２６内に伸びる空乏層は、ソース領域２２までは到達しない。すなわち、ｐｎ接合２９からボディ領域２６内に伸びる空乏層の伸展は、空乏層の上端が上部領域２６ｂ内に位置する状態で停止する。但し、半導体装置１０が接続されている回路の動作状態によっては、ドレイン電極８４の電位が極めて高くなる場合がある。このように極めて高い電位がドレイン電極８４に印加されると、ｐｎ接合２９からボディ領域２６内に伸びる空乏層がソース領域２２に到達する場合がある。すなわち、パンチスルーが生じる。本実施例の半導体装置１０では、ドリフト領域２８からソース領域２２までの距離（すなわち、ｐｎ接合２９からソース領域２２までの距離）が十分に長いので、パンチスルー電圧が高い。したがって、この半導体装置１０では、パンチスルーが生じ難い。
以上に説明したように、本実施例の半導体装置１０では、ボディ領域２６の厚みが十分厚く、これによって、ドリフト領域２８からソース領域２２までの距離が十分に確保されている。これによって、高いパンチスルー電圧が実現されている。また、半導体装置１０では、側部絶縁膜３８ｂに接する位置に、ドリフト領域２８から上側に突出するｎ型の側部領域３３が形成されている。このため、ボディ領域２６の厚みが厚いにも係らず、チャネル長（すなわち、ソース領域２２から側部領域３３までの距離）が短い。これによって、半導体装置１０の低損失化が実現されている。このように、この半導体装置１０の構造によれば、パンチスルー電圧とチャネル長とを独立して調節することができる。高いパンチスルー電圧とチャネルにおける損失低減とを両立させることができる。
次に、半導体装置１０の製造方法について説明する。半導体装置１０は、全体がドリフト領域２８と略同じｎ型不純物濃度を有するｎ型の半導体基板１２から製造される。まず、ｐ型不純物のイオン注入によって、図２に示すように、半導体基板１２中に下部領域２６ｃと上部領域２６ｂを形成する。下部領域２６ｃは、ドリフト領域２８上に位置するように形成される。上部領域２６ｂは、下部領域２６ｃ上に位置するように形成される。上部領域２６ｂは、下部領域２６ｃよりも高いｐ型不純物濃度を有する。この段階では、上部領域２６ｂは、半導体基板１２の表面１２ａに露出している。
次に、図３に示すように、半導体基板１２の表面１２ａにエッチング用マスク７０を形成し、エッチング用マスク７０を通して半導体基板１２をエッチングする。ここでは、異方性のドライエッチングによって、半導体基板１２をエッチングする。これによって、半導体基板１２の表面１２ａに、トレンチ３４を形成する。なお、上部領域２６ｂのｐ型不純物濃度は、下部領域２６ｃのｐ型不純物濃度よりも高い。このため、上部領域２６ｂにおけるエッチングレートは、下部領域２６ｃにおけるエッチングレートよりも高い。換言すると、上部領域２６ｂは、下部領域２６ｃよりも高速でエッチングされる。このため、図３に示すようにドリフト領域２８に達するトレンチ３４を形成すると、上部領域２６ｂにおけるトレンチ３４の幅が、下部領域２６ｃにおけるトレンチ３４の幅よりも広くなる。その結果、上部領域２６ｂと下部領域２６ｃの境界２７の深さにおいて、トレンチ３４の側面に段差３５が形成される。このように、この方法では、不純物濃度の差に起因して生じる上部領域２６ｂと下部領域２６ｃのエッチングレートの差を利用して、側面５０に段差３５を有するトレンチ３４を形成する。この方法によれば、一回のエッチング処理によって、段差３５を有するトレンチ３４を形成することができる。また、この方法によれば、段差３５の表面５０ｂを、トレンチ３４の中心側に向かうにしたがって下側に変位するように傾斜した形状に形成することができる。エッチングが完了したら、エッチング用マスク７０を除去する。
次に、図４に示すように、半導体基板１２の表面１２ａにイオン注入用マスク７２を形成し、イオン注入用マスク７２を通して半導体基板１２にｐ型不純物を注入する。ここでは、トレンチ３４内にｐ型不純物を注入する。ｐ型不純物は、トレンチ３４の底面５４と段差３５の表面５０ｂに注入される。これによって、底面５４に露出する範囲に、ｐ型の底部領域３２が形成される。また、段差３５の表面５０ｂに露出する範囲に、ｐ型の側部領域１３３が形成される。イオン注入が完了したら、イオン注入用マスク７２を除去する。
次に、トレンチ３４内と半導体基板１２上に、絶縁層を成長させる。トレンチ３４内には、絶縁層が隙間なく形成される。次に、絶縁層をエッチングすることで、半導体基板１２上の絶縁層を除去すると共に、トレンチ３４内の絶縁層を部分的に除去する。ここでは、図５に示すように、段差３５よりも下側にのみ絶縁層を残存させる。残存した絶縁層は、底部絶縁層３８ａとなる。
次に、図６に示すように、半導体基板１２の表面１２ａにイオン注入用マスク７４を形成し、イオン注入用マスク７４を通して半導体基板１２にｎ型不純物を注入する。ここでは、トレンチ３４内にｎ型不純物を注入する。段差３５より下側のトレンチ３４内には底部絶縁層３８ａが形成されているので、ｎ型不純物はトレンチ３４の底面５４には注入されない。ここでは、ｎ型不純物は、段差３５の表面５０ｂに注入される。段差３５の表面５０ｂには、図４において説明したｐ型不純物注入よりも高濃度にｎ型不純物を注入する。これによって、段差３５の表面５０ｂに露出する半導体領域をｎ型化させる。これによって、ｎ型の側部領域３３を形成する。側部領域３３の下端は、ドリフト領域２８と繋がる。また、上述したように、段差３５の表面５０ｂは、トレンチ３４の中心側に向かうほど下側に変位するように傾斜している。このように段差３５の表面５０ｂが傾斜しているので、段差３５の表面５０ｂにｎ型不純物を注入して側部領域３３を形成すると、側部領域３３の上下方向（すなわち、半導体基板１２の厚み方向）の幅Ｚ１を広くすることができる。このため、側部領域３３の上下方向の幅Ｚ１は、底部領域３２の上下方向の幅Ｚ２よりも広い。イオン注入が完了したら、イオン注入用マスク７４を除去する。
次に、図７に示すように、底部絶縁層３８ａよりも上側のトレンチ３４の側面５０に側部絶縁膜３８ｂを成長させる。側部絶縁膜３８ｂを形成したら、図７に示すように、トレンチ３４内にゲート電極４０を形成する。
ゲート電極４０を形成したら、半導体基板１２の表面１２ａに対してｐ型及びｎ型の不純物を選択的に注入することによって、図８に示すように、ソース領域２２とボディ領域２６の高濃度領域２６ａを形成する。次に、半導体基板１２の表面１２ａに層間絶縁層３６とソース電極８０を形成する。次に、半導体基板１２の裏面１２ｂにｎ型不純物を注入して、ドレイン領域３０を形成する。次に、半導体基板１２の裏面１２ｂにドレイン電極８４を形成する。以上の工程によって、図１に示す半導体装置１０が完成する。
以上に説明したように、この方法によれば、単一のエッチング処理によって段差３５を有するトレンチ３４を形成することができる。したがって、効率的に半導体装置１０を製造することができる。
また、この方法によれば、段差３５の表面５０ｂを、トレンチ３４の中心に向かうに従って下側に変位するように傾斜した形状に形成することができる。したがって、段差３５の表面５０ｂにｎ型不純物を注入することで、上下方向の幅Ｚ１が広い側部領域３３を形成することができる。側部領域３３の上下方向の幅Ｚ１が広いと、ドリフト領域２８に対して側部領域３３を上側に大きく突出させることができる。したがって、チャネル長をより短くすることができる。
図９に示す実施例２の半導体装置では、段差３５が、上部領域２６ｂと下部領域２６ｃの境界２７よりも下側に配置されている。段差３５は、下部領域２６ｃとドリフト領域２８の境界のｐｎ接合２９よりも上側に配置されている。実施例２の半導体装置のその他の構成は、実施例１の半導体装置１０と等しい。実施例２の半導体装置でも、側部領域３３がドリフト領域２８よりも上側に突出しているので、チャネル長とパンチスルー電圧の両立を図ることができる。また、トレンチ３４を形成する際のエッチング時間を実施例１よりも長くすることで、実施例２のように段差３５を上部領域２６ｂと下部領域２６ｃの境界２７よりも下側に配置することができる。
図１０に示す実施例３の半導体装置では、段差３５が傾斜していない。すなわち、段差３５が、半導体基板１２の表面１２ａと略平行に形成されている。また、実施例３の半導体装置では、高濃度領域２６ａよりも下側のボディ領域２６が、低濃度領域２６ｄのみを有している。すなわち、実施例１では高濃度領域２６ａよりも下側のボディ領域２６が上部領域２６ｂと下部領域２６ｃを備えていたのに対し、実施例３では、高濃度領域２６ａよりも下側のボディ領域２６（すなわち、低濃度領域２６ｄ）内のｐ型不純物濃度が略均一である。低濃度領域２６ｄのｐ型不純物濃度は、高濃度領域２６ａのｐ型不純物濃度よりも低い。実施例３の半導体装置でも、側部領域３３がドリフト領域２８よりも上側に突出しているので、チャネル長とパンチスルー電圧の両立を図ることができる。
実施例３の半導体装置の製造工程では、まず、図１１に示すように、ｐ型不純物のイオン注入によって、半導体基板１２中に低濃度領域２６ｄを形成する。次に、図１２に示すように、半導体基板１２の表面１２ａにエッチング用マスク７６を形成し、エッチング用マスク７６を通して半導体基板１２をエッチングする。ここでは、図１０のトレンチ３４よりも浅く、トレンチ３４よりも幅が狭いトレンチ１３４を形成する。トレンチ１３４を形成した後に、エッチング用マスク７６を除去する。次に、図１３に示すように、トレンチ１３４よりも開口部の幅が広いエッチング用マスク７８を形成する。そして、エッチング用マスク７８を通して半導体基板１２をエッチングする。このように２段階でエッチングを行うことによって、図１３に示すように、フラットな段差３５を有するトレンチ３４を形成することができる。ここでは、段差３５が低濃度領域２６ｄの下端よりも上側に位置するように、トレンチ３４を形成する。その後、実施例１と同様に半導体基板１２に対して加工を行うことによって、図１０に示す半導体装置を得ることができる。
なお、上述した各実施例の段差３５にｎ型不純物を注入する工程において、図１４に示すように、マスク７４の開口部をトレンチ３４よりも幅広に形成し、トレンチ３４に隣接する半導体基板１２の表面１２ａにもｎ型不純物を注入してもよい。これによって、側部領域３３と同時にソース領域２２を形成することが可能となる。
なお、上述した各実施例では、底部領域３２の電位が浮遊電位とされていた。しかしながら、底部領域３２が、所定の固定電位に接続されていてもよい。
また、上述した各実施例では、ｎチャネル型のＭＯＳＦＥＴについて説明したが、ｐチャネル型のＭＯＳＦＥＴに本明細書に開示の技術を適用してもよい。
また、上述した実施例１では、底部絶縁層３８ａの上端がｐｎ接合２９よりも上側に位置していたが、底部絶縁層３８ａの上端がｐｎ接合２９よりも下側に位置していてもよい。
上述した各実施例の構成と請求項の構成との対応関係について説明する。実施例のソース領域２２は、請求項の第１領域の一例である。実施例のドリフト領域２８は、請求項の第２領域の一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の構成では、段差の表面が、トレンチの中心側に向かうほど下側に変位するように傾斜している。
このような構成によれば、側部領域の上下方向の幅を広くすることができる。これによって、チャネル長とパンチスルー電圧とのトレードオフの関係をより改善することができる。
本明細書が開示する一例の構成では、ボディ領域が、上部領域と、上部領域よりも第２導電型不純物濃度が低いとともに上部領域の下側に配置されている下部領域を有している。段差が、上部領域と下部領域の境界の位置または境界よりも下側に形成されている。
このような構成によれば、上部領域と下部領域のエッチングレートの差を利用することによって、一度のエッチングで段差を有するトレンチを形成することができる。
本明細書が開示する一例の構成では、ボディ領域が、第２領域上に配置されている下部領域と、下部領域上に配置されているとともに下部領域よりも第２導電型不純物濃度が高い上部領域を有している。トレンチを形成する工程において、半導体基板をエッチングすることによって、上部領域と下部領域を貫通して第２領域に達するトレンチを形成する。
このような構成によれば、上部領域と下部領域のエッチングレートの差を利用することによって、一度のエッチングで段差を有するトレンチを形成することができる。
本明細書が開示する一例の構成では、段差の表面に第１導電型不純物を注入する工程において、トレンチに隣接する半導体基板の表面に対して第１導電型不純物を注入する。
このような構成によれば、側部領域に対する第１導電型不純物注入と同時に第１領域に対する第１導電型不純物注入を行うことができる。
本明細書が開示する一例の構成では、製造方法が、トレンチの底面に第２導電型不純物を注入することによって、底面に露出する第２導電型の底部領域を形成する工程をさらに有する。ゲート絶縁層を形成する工程が、第２導電型不純物の注入後であって、第１導電型不純物の注入前に、段差よりも下側のトレンチ内に底部絶縁層を形成する工程と、第１導電型不純物の前記注入後に、底部絶縁層よりも上側のトレンチの側面に側部絶縁膜を形成する工程を有する。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０：半導体装置
１２：半導体基板
２２：ソース領域
２６：ボディ領域
２６ａ：高濃度領域
２６ｂ：上部領域
２６ｃ：下部領域
２８：ドリフト領域
３０：ドレイン領域
３２：底部領域
３３：側部領域
３４：トレンチ
３５：段差
３６：層間絶縁層
３８：ゲート絶縁層
３８ａ：底部絶縁層
３８ｂ：側部絶縁膜
４０：ゲート電極

Claims (7)

  1. 半導体装置であって、
    表面にトレンチが形成されている半導体基板と、
    前記トレンチの内面を覆っているゲート絶縁層と、
    前記トレンチ内に配置されているゲート電極、
    を有しており、
    前記トレンチの側面に、段差が形成されており、
    前記トレンチの前記側面が、前記段差よりも上側に位置する上部側面と、前記段差の表面と、前記段差よりも下側に位置する下部側面を有しており、
    前記半導体基板が、
    前記上部側面において前記ゲート絶縁層に接している第１導電型の第１領域と、
    前記第１領域に接する位置から前記段差よりも下側の位置に跨って配置されており、前記第１領域の下側の前記上部側面において前記ゲート絶縁層に接している第２導電型のボディ領域と、
    前記ボディ領域の下側に配置されており、前記下部側面において前記ゲート絶縁層に接している第１導電型の第２領域と、
    前記段差の表面において前記ゲート絶縁層に接しており、前記第２領域と繋がっている第１導電型の側部領域、
    を有している半導体装置。
  2. 前記段差の表面が、前記トレンチの中心側に向かうほど下側に変位するように傾斜している請求項１の半導体装置。
  3. 前記ボディ領域が、上部領域と、前記上部領域よりも第２導電型不純物濃度が低いとともに前記上部領域の下側に配置されている下部領域を有しており、
    前記段差が、前記上部領域と前記下部領域の境界の位置または前記境界よりも下側に形成されている、
    請求項１または２の半導体装置。
  4. 半導体装置を製造する方法であって、
    第１導電型の第２領域と、前記第２領域上に配置されている第１導電型のボディ領域を有する半導体基板に、前記ボディ領域を貫通して前記第２領域に達するとともに前記第２領域よりも上側の側面に段差を有するトレンチを形成する工程と、
    前記段差の表面に第１導電型不純物を注入することによって、前記段差の表面に露出しており、前記第２領域と繋がっている第１導電型の側部領域を形成する工程と、
    前記トレンチの内面を覆うゲート絶縁層を形成する工程と、
    前記トレンチ内にゲート電極を形成する工程と、
    前記半導体基板中に、第１導電型の第１領域を形成する工程、
    を有し、
    前記半導体装置において、前記第１領域が、前記段差よりも上側に位置する前記トレンチの前記側面において前記ゲート絶縁層に接している、
    方法。
  5. 前記ボディ領域が、前記第２領域上に配置されている下部領域と、前記下部領域上に配置されているとともに前記下部領域よりも第２導電型不純物濃度が高い上部領域を有しており、
    前記トレンチを形成する工程において、前記半導体基板をエッチングすることによって、前記上部領域と前記下部領域を貫通して前記第２領域に達するトレンチを形成する、
    請求項４の方法。
  6. 前記方法が、
    前記トレンチの底面に第２導電型不純物を注入することによって、前記底面に露出する第２導電型の底部領域を形成する工程をさらに有し、
    前記ゲート絶縁層を形成する工程が、
    前記第２導電型不純物の前記注入後であって、前記第１導電型不純物の前記注入前に、前記段差よりも下側の前記トレンチ内に底部絶縁層を形成する工程と、
    前記第１導電型不純物の前記注入後に、前記底部絶縁層よりも上側の前記トレンチの前記側面に側部絶縁膜を形成する工程、
    を有する請求項４または５の方法。
  7. 前記段差の表面に第１導電型不純物を注入する工程において、前記トレンチに隣接する前記半導体基板の表面に対して第１導電型不純物を注入する請求項４〜６の方法。
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