JP5849882B2 - 縦型半導体素子を備えた半導体装置 - Google Patents

Description

本発明は、ドリフト層内にｎ型領域とｐ型領域が例えばストライプ状に交互に繰り返し形成された構造（カラム）からなるスーパージャンクション構造を有し、基板表面と裏面との間において電流を流すように構成される縦型半導体素子を備えた半導体装置に関するものである。

縦型ＭＯＳトランジスタを備えた半導体装置では、通常はｐ型ベース領域から正孔が引き抜かれるが、引抜経路での電圧降下が大きすぎるとアバランシェ電流がｎ⁺型ソース領域側に流れ、寄生バイポーラトランジスタが動作してしまう。このため、アバランシェ耐量を低下させる。このアバランシェ耐量を向上させるためには、ｎ⁺型ソース領域やｐ型ベース領域およびｎ^-型ドリフト層によって形成される寄生バイポーラトランジスタを動作させないことが不可欠である。

これを実現するため、従来、寄生バイポーラトランジスタの動作を抑制するために、隣り合うトレンチゲートの間にｐ型不純物を深く拡散させて高濃度のｐ⁺型ボディ層を形成する構造が提案されている（例えば特許文献１参照）。このような構造とすれば、従来構造において、電界集中が生じるトレンチゲートの下部で起こっていたアバランシェブレークダウンをｐ⁺型ボディ層とｎ^-型ドリフト層との接合面で引き起こすことが可能となる。このため、寄生バイポーラトランジスタの動作原因である正孔を高濃度（低抵抗）の経路でソース電極まで抜き取ることができ、寄生バイポーラトランジスタを動作させないようにすることができる。

特開２０１０−０１０５５６号公報

しかしながら、上記のような構造をスーパージャンクション構造の縦型ＭＯＳトランジスタに適用した場合、高濃度のｐ⁺型ボディ層をゲート電極が埋め込まれるトレンチよりも深く拡散させるには、高温・長時間の熱処理が不可欠となる。この熱処理により、スーパージャンクション構造の電流経路であるｎ型領域（ｎ型カラム）と電荷補償用のｐ型領域（ｐ型カラム）内の各不純物が相互に拡散を引き起こし、電荷が相殺されてオン抵抗が増加するという問題が生じる。

本発明は上記点に鑑みて、スーパージャンクション構造の縦型半導体スイッチング素子が備えられる半導体装置において、ｎ型カラムとｐ型カラム内の不純物の相互拡散によるオン抵抗の増加を抑制することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）の主表面（１ａ）側に形成された第１導電型のドリフト層（２）と、該ドリフト層（２）に形成されたトレンチ（２ａ）内に埋め込まれた第２導電型領域（３）とを有し、ドリフト層（２）および第２導電型領域（３）が交互に繰り返し並べられることによりスーパージャンクション構造が構成されていると共に、スーパージャンクション構造の上に第２導電型のベース領域（４）と、ベース領域（４）の表層部に形成され、ドリフト層（２）よりも高不純物濃度とされた第１導電型の第１不純物領域（５）と、第１不純物領域（５）およびベース領域（４）を貫通してスーパージャンクション構造における第１導電型領域（２ｂ）に達するように形成された第１トレンチ（７）と、第１トレンチ（７）の内壁面に形成された第１ゲート絶縁膜（８）と、第１ゲート絶縁膜（８）の表面において、第１トレンチ（７）内を埋め込むように形成されたゲート電極（９）とによりトレンチゲート構造が構成され、ベース領域（４）の表層部のうち第１導電型領域（２ｂ）を挟んで第１トレンチ（７）と反対側に形成され、ベース領域（４）よりも高不純物濃度とされた第２導電型のコンタクト領域（６）と、第１不純物領域（５）およびコンタクト領域（６）に電気的に接続された表面電極（１５）と、半導体基板（１）に電気的に接続された裏面電極（１６）とを有していて、ゲート電極（９）への電圧印加に基づいて表面電極（１５）と裏面電極（１６）との間に電流を流す縦型半導体素子を備えた半導体装置において、ベース領域（４）を貫通してスーパージャンクション構造に達するように形成された第２トレンチ（１０）と、第２トレンチ（１０）の内壁面に形成された第２ゲート絶縁膜（１１）と、第２ゲート絶縁膜（１１）の表面において、第２トレンチ（１０）内を埋め込むように形成されたダミーゲート電極（１２）と、を有して構成されるダミーゲート構造を備え、第２トレンチ（１０）は、第１トレンチ（７）よりも深く形成されていると共に、第２トレンチ（１０）の幅が第１トレンチ（７）の幅よりも広くされていると共に、第２導電型領域（３）が形成された位置に形成されており、ダミーゲート電極（１２）が配置される第２トレンチ（１０）の側面から第２導電型領域（３）の側面までの距離が、該第２トレンチ（１０）の底部から第２導電型領域（３）の底部までの距離よりも短くされていることを特徴としている。

このように、ダミーゲート構造を構成する第２トレンチ（１０）の底部の方がトレンチゲート構造を構成する第１トレンチ（７）の底部よりも深い位置となるようにしている。このため、第２トレンチ（１０）の底部において電界集中が発生し、その底部でアバランシェブレークダウンが起こるようにできる。そして、アバランシェブレークダウンにより発生したキャリアが第２トレンチ（１０）の側面に沿ってコンタクト領域（６）を経て表面電極（１５）に抜き取られるようにできる。したがって、キャリアが第１不純物領域（５）、ベース領域（４）およびドリフト層（２）によって形成される寄生バイポーラトランジスタに近づくことを抑制でき、寄生バイポーラトランジスタを動作させないようにできる。これにより、アバランシェ耐量を向上することが可能となる。

そして、このように第２トレンチ（１０）を第１トレンチ（７）よりも深くするという構造によってアバランシェ耐量を向上させられるため、ボディ層（１３）を形成することが必須ではなくなるし、ボディ層（１３）を形成したとしてもトレンチゲート構造よりも深く形成する必要が無くなる。このため、ボディ層（１３）の形成の工程において実施していた熱処理を従来のように高温・長時間行わなくても良くなる。したがって、この熱処理によって、スーパージャンクション構造を構成する各領域（２ｂ、３）内の各不純物が相互に拡散を引き起こし、電荷が相殺されてオン抵抗が増加するという問題が生じることを抑制できる。

請求項２に記載の発明では、第１トレンチ（７）は、一方向を長手方向として延設されていると共に、当該長手方向に対する垂直方向において複数本が並べて配置されており、該複数本並べられた第１トレンチ（７）同士の間において、ベース領域（４）には第１トレンチ（７）よりも浅く、ベース領域（４）よりも高不純物濃度とされた第２導電型のボディ層（１３）が形成されていることを特徴としている。

このように、ボディ層（１３）を形成すれば、よりキャリアの引き抜きが容易に行えるため、より寄生バイポーラトランジスタの動作を抑制でき、よりアバランシェ耐量を向上することが可能となる。

請求項３に記載の発明では、スーパージャンクション構造は、ドリフト層（２）および第２導電型領域（３）がストライプ状に交互に繰り返し並べられることにより構成され、第１トレンチ（７）は、一方向を長手方向として延設されていると共に、当該長手方向に対する垂直方向において複数本が並べて配置されており、前記長手方向が第１導電型領域（２ｂ）および第２導電型領域（３）の長手方向と同方向とされ、第２トレンチ（１０）は、複数本並べられた第１トレンチ（７）同士の間において、第１トレンチ（７）の長手方向と同方向を長手方向として延設されており、第２導電型領域（３）が形成された位置に形成されていることを特徴としている。

このように、ダミーゲート構造をスーパージャンクション構造における第２導電型領域（３）が形成されている位置に形成することで、第１導電型領域（２ｂ）が形成されている位置すべてにトレンチゲート構造を形成することが可能となる。このため、同じチップ面積当りのトレンチゲート構造の形成面積が多くなり、オン抵抗低減を図ることが可能となる。

なお、請求項４に記載したように、第２トレンチ（１０）は、複数本並べられた第１トレンチ（７）同士の間すべてに備えられている必要は無く、第１トレンチ（７）が複数本並べられているのに対して１本の比率で形成されていても良い。

請求項５に記載の発明では、第２トレンチ（１０）は先端に向かうほど幅が狭くなる先細り形状とされていることを特徴としている。

このように、第２トレンチ（１０）を先細り形状とすると、ダミーゲート構造を構成する第２トレンチ（１０）の先端で電界集中が発生し易くなるようにでき、より第２トレンチ（１０）の底部においてアバランシェブレークダウンが起き易くなるようにできる。

なお、スーパージャンクション構造は、請求項６に記載したように、ドリフト層（２）および第２導電型領域（３）がストライプ状に交互に繰り返し並べられることにより構成されていても良い。

請求項７に記載の発明では、ダミーゲート電極（１２）は、表面電極（１５）もしくはゲート電極（９）に接続されていることを特徴としている。

このように、ダミーゲート電極（１２）をソース電位もしくはゲート電位に固定すると、半導体内において等電位線がより大きく変化する。これにより、より電界集中を生じさせられ、よりアバランシェブレークダウンさせることが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃの断面図である。 図１に示す半導体装置のレイアウト図である。 図１に示す縦型ＭＯＳトランジスタが備えられた半導体装置の製造工程を示す断面図である。 図３に続く縦型ＭＯＳトランジスタが備えられた半導体装置の製造工程を示す断面図である。 図４に続く縦型ＭＯＳトランジスタが備えられた半導体装置の製造工程を示す断面図である。 本発明の第２実施形態にかかる縦型ＭＯＳトランジスタを備えた半導体装置のセル領域Ｒｃの断面図である。 本発明の第３実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃの断面図である。 図７に示す半導体装置のレイアウト図である。 本発明の第４実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃの断面図である。 本発明の第５実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置の上面レイアウト図である。 本発明の第６実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃの断面図である。 本発明の第７実施形態にかかる製造方法によって製造した縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃの断面図である。 他の実施形態で説明する第２トレンチ１０の形状を第１トレンチ７に対して異なる形状にした場合の一例を示した断面図である。 他の実施形態で説明する第２トレンチ１０の形成場所を示した上面レイアウト図である。 他の実施形態で説明するスーパージャンクション構造のＭＯＳトランジスタとＤＭＯＳおよびＩＧＢＴにダミーゲート構造を適用した場合の深さ方向に対する電界強度分布を示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、縦型半導体素子として縦型ＭＯＳトランジスタを備えた半導体装置を例に挙げて説明する。図１は、本実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃの断面図である。また、図２は、図１に示す半導体装置のレイアウト図である。図１は、図２中のＡ−Ａ’断面図に対応している。以下、これらの図を参照して、縦型ＭＯＳトランジスタを備えた半導体装置について説明する。

図１に示す本実施形態の半導体装置には、縦型ＭＯＳトランジスタとして、トレンチゲート構造の反転型の縦型ＭＯＳトランジスタが備えられている。図１に示すように、単結晶シリコンなどの単結晶半導体で構成されたｎ⁺型基板１を用いて縦型ＭＯＳトランジスタが形成されている。ｎ⁺型基板１は、一面を主表面１ａ、その反対側の面を裏面１ｂとし、例えばｎ型不純物濃度が１×１０¹⁹ｃｍ^-3とされている。このｎ⁺型基板１の主表面１ａ上に、例えばｎ型不純物濃度が８．０×１０¹⁵ｃｍ^-3とされたｎ型ドリフト層２が形成されている。

ｎ型ドリフト層２には、図２に示すように、一方向（図２の紙面左右方向）を長手方向とする短冊状のトレンチ２ａが長手方向と垂直な方向において複数個等間隔に並べられて形成されている。そして、図１に示すようにトレンチ２ａ内を埋め込むように、例えばｐ型不純物濃度が８．０×１０¹⁵ｃｍ^-3とされたｐ型領域（ｐ型カラム）３が形成されている。これにより、図１および図２に示すように、ｎ型ドリフト層２のうちトレンチ２ａの間に残された部分をｎ型領域（ｎ型カラム）２ｂとし、ｎ型領域２ｂとｐ型領域３とが等間隔にストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。

例えば、スーパージャンクション構造によって耐圧を６００Ｖ程度見込む場合には、ｎ型ドリフト層２の深さが３０〜５０μｍ、例えば４５μｍとされ、ｎ型領域２ｂおよびｐ型領域３の間のピッチ（カラムピッチ）は６．０μｍに設定され、ｎ型領域２ｂおよびｐ型領域３の幅の比が１：１とされ、セル領域Ｒｃでの面積比が１：１となるようにしてある。

ｎ型領域２ｂおよびｐ型領域３の表面には、ｐ型ベース領域４が形成されている。ｐ型ベース領域４は、例えばｐ型不純物濃度が１．０×１０¹⁷ｃｍ^-3とされ、深さは１．０μｍとされている。このｐ型ベース領域４の表層部には、ｎ型ドリフト層２よりも高不純物濃度とされたソース領域となるｎ⁺型不純物領域５が形成されていると共に、ｐ型ベース領域４よりも高不純物濃度とされたｐ⁺型コンタクト領域６が形成されている。ｎ⁺型不純物領域５は、例えばｎ型不純物濃度が１．０×１０²⁰ｃｍ^-3とされ、深さは０．４μｍとされている。ｐ⁺型コンタクト領域６は、例えばｐ型不純物濃度が１．０×１０²⁰ｃｍ^-3とされ、深さは０．４μｍとされている。

また、ｎ⁺型不純物領域５およびｐ⁺型ベース領域４を貫通してｎ型領域２ｂに達するように、紙面垂直方向を長手方向とした第１トレンチ７が複数本等間隔に並べて形成されている。本実施形態では、第１トレンチ７をｎ型領域２ｂが形成されている位置に設けており、隣り合う第１トレンチ７同士の間にｐ型領域３が配置されるようにしている。そして、第１トレンチ７の表面を覆うようにゲート絶縁膜８が形成されており、このゲート絶縁膜８の表面において第１トレンチ７を埋め込むようにドープトＰｏｌｙ−Ｓｉなどで構成されたゲート電極９が形成されている。これらにより、トレンチゲート構造が構成されている。このトレンチゲート構造を構成するための第１トレンチ７は、図２中には示していないが、本実施形態ではスーパージャンクション構造を構成するためのトレンチ２ａの長手方向と同方向を長手方向として延設されている。例えば、第１トレンチ７の深さは３．５μｍ、幅は１．０μｍとされている。

同様に、第１トレンチ７同士の間において、ｐ⁺型ベース領域４を貫通してｐ型領域３に達するように、紙面垂直方向を長手方向とした第２トレンチ１０が形成されている。本実施形態では、第１トレンチ７をｐ型領域３が形成されている位置に設けている。そして、第２トレンチ１０の表面を覆うようにゲート絶縁膜１１が形成されている。第２トレンチ１０は、第１トレンチ７よりも深さが深く、かつ、幅が広く形成されている。例えば、第２トレンチ１０の深さは３．８μｍ、幅は３．０μｍとされる。この第２トレンチ１０内には、ドープトＰｏｌｙ−Ｓｉなどで構成されたダミーゲート電極１２が形成されている。これらにより、ダミーゲート構造が構成されている。

さらに、第１トレンチ７同士の間において、ｐ型ベース領域４よりもｐ型不純物濃度が高濃度とされたｐ⁺型ボディ層１３が形成されている。ｐ⁺型ボディ層１３は、例えばｐ型不純物濃度が１．０×１０¹⁹ｃｍ^-3とされ、深さは第１トレンチ７や第２トレンチ１０よりも浅い２．０μｍとされている。

また、トレンチゲート構造の上方にはゲート電極９を覆うように層間絶縁膜１４が形成されている。さらに、この層間絶縁膜１４に形成されたコンタクトホールを通じてｎ⁺型不純物領域５やｐ⁺型コンタクト領域６およびダミーゲート電極１２と電気的に接続されたソース電極を構成する表面電極１５が形成されている。そして、ドレイン領域となるｎ⁺型基板１の裏面にドレイン電極となる裏面電極１６が形成され、縦型ＭＯＳトランジスタが構成されている。

このように構成される縦型ＭＯＳトランジスタは、例えば、ゲート電極９に対してゲート電圧を印加していないときには、ｐ型ベース領域４の表層部にチャネルが形成されないため、表面電極１５と裏面電極１６の間の電流が遮断され、ゲート電圧を印加すると、その電圧値に応じてｐ型ベース領域４のうち第１トレンチ７の側面に接している部分の導電型が反転してチャネルが形成され、表面電極１５と裏面電極１６の間に電流を流すという動作を行う。

また、このように構成される縦型ＭＯＳトランジスタでは、ダミーゲート構造を構成する第２トレンチ１０の底部の方がトレンチゲート構造を構成する第１トレンチ７の底部よりも深い位置となる。このため、第２トレンチ１０の底部において電界集中が発生し、その底部でアバランシェブレークダウンが起こる。そして、アバランシェブレークダウンにより発生した正孔が第２トレンチ１０の側面に沿ってｐ⁺型コンタクト領域６を経て表面電極１５に抜き取られる。したがって、正孔がｎ⁺型不純物領域５、ｐ型ベース領域４およびｎ^-型ドリフト層２によって形成される寄生バイポーラトランジスタに近づくことを抑制でき、寄生バイポーラトランジスタを動作させないようにできる。これにより、アバランシェ耐量を向上することが可能となる。

続いて、本実施形態にかかる縦型ＭＯＳトランジスタを備えた半導体装置の製造方法について説明する。図３〜図５は、図１に示す半導体装置の製造工程を示した断面図である。ただし、半導体装置のうちの下部については図示を省略してある。以下、これらの図を参照して、半導体装置の製造方法について説明する。

〔図３（ａ）に示す工程〕
まず、ｎ⁺型基板１の主表面１ａにｎ^-型ドリフト層２をエピタキシャル成長させたのち、ｎ^-型ドリフト層２の表面にｐ型領域３の形成予定領域が開口するマスクを配置し、そのマスクを用いてｎ^-型ドリフト層２を選択的にエッチングすることでトレンチ２ａを形成する。そして、トレンチ２ａ内を含めｎ^-型ドリフト層２の表面にエピタキシャル成長などによってｐ型層を形成し、エッチバックなどによる平坦化工程を経て、トレンチ２ａ内にのみｐ型層を残すことでｐ型領域３を形成する。これにより、ｎ型領域２ｂとｐ型領域３とが等間隔にストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成される。この後、スーパージャンクション構造を構成するｎ型領域２ｂとｐ型領域３の表面にｐ型ベース領域４をエピタキシャル成長させる。

〔図３（ｂ）に示す工程〕
ｐ型ベース領域４の表面にマスク２０を配置し、フォト工程によって第１トレンチ７および第２トレンチ１０の形成予定領域においてマスク２０を開口させる。このとき、マスク２０に形成する開口部の幅は、第１トレンチ７や第２トレンチ１０の幅相当となるため、第１トレンチ７の形成予定領域において形成される開口部２０ａよりも第２トレンチ１０の形成予定領域において形成される開口部２０ｂの方が幅が広くなる。そして、マスク２０を用いたエッチングを行うことで、第１トレンチ７および第２トレンチ１０を形成する。これにより、第１、第２トレンチ７、１０が各開口部２０ａ、２０ｂと対応する幅で形成される。このとき、マスク２０のうち第１トレンチ７の形成予定領域において形成される開口部２０ａよりも第２トレンチ１０の形成予定領域において形成される開口部２０ｂの方が幅が広くされていることから、トレンチ形成時にマイクロローディング効果により、第２トレンチ１０の方が第１トレンチ７よりも深く形成されるようにできる。

〔図３（ｃ）に示す工程〕
マスク２０を配置したままゲート酸化工程を行うことにより、第１トレンチ７および第２トレンチ１０の内壁面にゲート酸化膜からなるゲート絶縁膜８、１１を形成する。

〔図４（ａ）〜（ｃ）に示す工程〕
図４（ａ）に示す工程として、マスク２０の上から第１トレンチ７および第２トレンチ１０内を含めて表面全面にドープトＰｏｌｙ−Ｓｉからなる導体層２１をデポジションする。次に、図４（ｂ）に示す工程として、エッチバックにより、導体層２１の不要部分を除去し、第１トレンチ７および第２トレンチ１０内にのみ残るようにする。これにより、第１トレンチ７内にゲート電極９が形成されると共に、第２トレンチ１０内にダミーゲート電極１２が形成される。この後、図４（ｃ）に示す工程として、マスク２０を除去する。

なお、ここでは図示しないが、ｐ型ベース領域４の表層部にｎ型不純物のイオン注入やｐ型不純物のイオン注入を行うことで、ｎ⁺型不純物領域５やｐ⁺型コンタクト領域６を形成する。これらは、ｐ⁺型ベース領域４の表面に各領域の形成予定領域が開口するマスクの形成工程やイオン注入工程を繰り返し行うことで形成される。これらｎ⁺型不純物領域５やｐ⁺型コンタクト領域６をトレンチゲート構造の形成後に形成するようにしたが、ｐ型ベース領域４を形成したのちトレンチゲート構造の形成前に形成することもできる。

〔図５（ａ）〜（ｃ）に示す工程〕
図５（ａ）に示す工程として、酸化膜などにより層間絶縁膜１４をデポジションする。続いて、図５（ｂ）に示す工程として、図示しないマスクを用いて層間絶縁膜１４を選択的にエッチングし、コンタクトホールを形成する。なお、ここでは図示しないが、このコンタクトホールを形成した後に、層間絶縁膜１４をマスクとして、コンタクトホールを通じてｐ型不純物をイオン注入し、熱処理にて拡散さればｐ⁺型ボディ層１３を形成することができる。このとき、本実施形態ではｐ⁺型ボディ層１３を第１トレンチ７や第２トレンチ１０よりも浅く形成すれば良いため、従来のように熱処理を高温・長時間行わなくても済むようにできる。したがって、この熱処理によって、スーパージャンクション構造の電流経路であるｎ型領域２ｂと電荷補償用のｐ型領域３内の各不純物が相互に拡散を引き起こし、電荷が相殺されてオン抵抗が増加するという問題が生じることを抑制できる。その後、図５（ｃ）に示す工程として、Ａｌなどを成膜することによりソース電極を構成する表面電極１５を形成したのち、図示しないがｎ⁺型基板１の裏面１ｂ側にドレイン電極を構成する裏面電極１６を形成し、図１に示した縦型ＭＯＳトランジスタを備えた半導体装置を製造することができる。

以上説明したように、本実施形態の縦型ＭＯＳトランジスタを備えた半導体装置によれば、ダミーゲート構造を構成する第２トレンチ１０の底部の方がトレンチゲート構造を構成する第１トレンチ７の底部よりも深い位置となるようにしている。このため、第２トレンチ１０の底部において電界集中が発生し、その底部でアバランシェブレークダウンが起こるようにできる。そして、アバランシェブレークダウンにより発生した正孔が第２トレンチ１０の側面に沿ってｐ⁺型コンタクト領域６を経て表面電極１５に抜き取られるようにできる。したがって、正孔がｎ⁺型不純物領域５、ｐ型ベース領域４およびｎ^-型ドリフト層２によって形成される寄生バイポーラトランジスタに近づくことを抑制でき、寄生バイポーラトランジスタを動作させないようにできる。これにより、アバランシェ耐量を向上することが可能となる。

そして、このように第２トレンチ１０を第１トレンチ７よりも深くするという構造によってアバランシェ耐量を向上させられるため、ｐ⁺型ボディ層１３をトレンチゲート構造よりも深く形成する必要が無くなる。このため、ｐ⁺型ボディ層１３の形成工程において実施していた熱処理を従来のように高温・長時間行わなくても良くなる。したがって、この熱処理によって、スーパージャンクション構造の電流経路であるｎ型領域２ｂと電荷補償用のｐ型領域３内の各不純物が相互に拡散を引き起こし、電荷が相殺されてオン抵抗が増加するという問題が生じることを抑制できる。なお、ｐ⁺型ボディ層１３が形成されることが必須ではなくなるものの、ｐ⁺型ボディ層１３が形成されることでより正孔の引き抜きが容易に行えるため、より寄生バイポーラトランジスタの動作を抑制でき、よりアバランシェ耐量を向上することが可能となる。

また、本実施形態のように、ダミーゲート構造をスーパージャンクション構造におけるｐ型領域３が形成されている位置に形成することで、ｎ型領域２ｂが形成されている位置すべてにトレンチゲート構造を形成することが可能となる。このため、同じチップ面積当りのトレンチゲート構造の形成面積が多くなり、オン抵抗低減を図ることが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してスーパージャンクション構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図６は、本実施形態にかかる縦型ＭＯＳトランジスタを備えた半導体装置のセル領域Ｒｃの断面図である。この図に示されるように、本実施形態では、ダミーゲート構造をｎ型領域２ｂが形成されている位置に形成している。具体的には、第１トレンチ７および第２トレンチ１０の長手方向をｎ型領域２ｂやｐ型領域３の長手方向と同方向とし、隣り合う複数のｎ型領域２ｂに対して第１トレンチ７を１つおきに配置し、ｎ型領域２ｂのうち第１トレンチ７が形成されなかった箇所に第２トレンチ１０が形成されるようにしている。

このように、ｎ型領域２ｂが形成されている位置にダミーゲート構造を形成するようにしても良い。このような構造の場合、ｎ型領域２ｂの形成された位置に第２トレンチ１０が配置されることになるため、第１トレンチ７の配置数が制限されることになる。したがって、第１実施形態と比較すると同じチップ面積当りのトレンチゲート構造の形成面積が少なくなり、オン抵抗低減の観点からは第１実施形態の構造の方が有利である。しかしながら、スーパージャンクション構造内における等電位分布を確認すると、ｐ型領域３側ではｎ型領域２ｂと比較して電位分布が広がり難くなるため、本実施形態のようにｎ型領域２ｂが形成されている場所にダミーゲート構造を配置する場合と比較して、ダミーゲート構造の深さの優位性が得にくい。したがって、本実施形態のような構造とすることにより、よりダミーゲート構造を深くすることによりアバランシェブレークダウンの発生箇所の制御が容易になり、より確実に寄生バイポーラトランジスタの動作を抑制でき、アバランシェ耐量の向上を図ることが可能となる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してスーパージャンクション構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図７は、本実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃの断面図である。また、図８は、図７に示す半導体装置のレイアウト図である。図７（ａ）、（ｂ）は、それぞれ、図８中のＢ−Ｂ’断面図およびＣ−Ｃ’断面図に対応している。以下、これらの図を参照して、縦型ＭＯＳトランジスタを備えた半導体装置について説明する。

図７（ａ）、（ｂ）および図８に示されるように、本実施形態では、第１トレンチ７および第２トレンチ１０の長手方向をｎ型領域２ｂおよびｐ型領域３の長手方向に対して交差させることで、トレンチゲート構造やダミーゲート構造の長手方向とスーパージャンクション構造の長手方向を交差させている。このように、トレンチゲート構造やダミーゲート構造の長手方向とスーパージャンクション構造の長手方向を交差させた構造としても、第１実施形態と同様の効果を得ることができる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してダミーゲート構造周辺の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図９は、本実施形態にかかる縦型ＭＯＳトランジスタを備えた半導体装置のセル領域Ｒｃの断面図である。この図に示されるように、本実施形態では、第２トレンチ１０の内壁面に沿って、ｐ型ベース領域４よりもｐ型不純物濃度が高くされたｐ型高濃度領域３０を備えた構造としている。このように、ｐ型高濃度領域３０を形成しておけば、アバランシェブレークダウンが発生したときに、この低抵抗なｐ型高濃度領域３０を通じて正孔を引き抜くことが可能となり、より正孔を引き抜き易くすることができる。

なお、このような構造は、基本的には第１実施形態の半導体装置と同様の製造方法によって製造できるが、例えば図３（ｃ）の工程の後に、第２トレンチ１０を露出させつつ第１トレンチ７側を覆うようなマスクを配置し、そのマスクの上からｐ型不純物をイオン注入することでｐ型高濃度領域３０を形成する工程を追加すればよい。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対してスーパージャンクション構造のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１０に、本実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置の上面レイアウト図を示す。この図に示すように、本実施形態では、ｎ型カラムを構成するｎ型領域２ｂに対してｐ型カラムを構成するｐ型領域３をドット状に配置したパターンのレイアウトとしている。そして、セル領域Ｒｃにおいて、ｐ型領域３と対応する位置にダミーゲート電極１２を配置し、その間に位置するｎ型領域２ｂに対して通常のゲート電極９を備えた構造としている。

このように、ｎ型領域２ｂとｐ型領域３とをストライプ状に交互に繰り返した構造とするのではなく、ｐ型領域３をドット状に配置することで、セル領域Ｒｃの中心から放射方向においてｎ型領域２ｂとｐ型領域３とを交互に繰り返した構造としても良い。

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第１実施形態に対してダミーゲート電極１２の接続先を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１１に、本実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃの断面図を示す。この図に示されるように、本実施形態では、ダミーゲート電極１２の表面上にも層間絶縁膜１４を配置しており、ソース電極を構成する表面電極１５とはダミーゲート電極１２が絶縁されるようにしてある。そして、図１１に示す断面とは異なる断面において、ゲート電極９と電気的に接続されることで、ダミーゲート電極１２がゲート電位に固定されるようにしている。

このように、ダミーゲート電極１２をソース電位に固定するのではなくゲート電位に固定することもできる。なお、ダミーゲート電極１２をフローティング状態にすることもできるが、ダミーゲート電極１２でのアバランシェブレークダウンをより確実に行えるようにするには、ダミーゲート電極１２をソース電位もしくはゲート電位に固定する方が好ましい。すなわち、ダミーゲート電極１２をフローティング状態にすると、半導体内中の等電位線の変化（曲がり）が電位固定する場合よりも小さくなる。このため、等電位線がより大きく変化してより電界集中が生じさせられ、よりアバランシェブレークダウンし易くなるようにするには、ダミーゲート電極１２を電位固定する方が好ましい。

（第７実施形態）
本発明の第７実施形態について説明する。上記第１実施形態では、ｎ型ドリフト層２に対してトレンチ２ａを形成し、このトレンチ２ａ内にｐ型領域３を埋め込んで形成したが、ｐ型領域３をｎ型ドリフト層２へのイオン注入によって形成することもできる。

具体的には、ｎ⁺型基板１の主表面１ａ上に、ｎ型ドリフト層２の全厚みのうちの一部をエピタキシャル成長させたのち、ｐ型領域３の形成予定位置においてｐ型不純物をイオン注入する。そして、さらにｎ型ドリフト層２の全厚みのうちの一部をエピタキシャル成長させたのち、ｐ型領域３の形成予定位置においてｐ型不純物をイオン注入する。この後も、ｎ型ドリフト層２の全厚みの一部のエピタキシャル成長工程とｐ型領域３を形成するためのｐ型不純物のイオン注入工程を繰り返し、熱処理を施すことで、ｎ型ドリフト層２を所望の厚みにすると共にイオン注入位置にｐ型領域３が形成された状態とする。これにより、ｐ型領域３の形成深さが深くてもイオン注入によって形成することができる。このようにすると、各イオン注入工程で注入されたｐ型不純物が注入された位置から等距離で熱拡散されることになるため、図１２に示したように、ｐ型領域３は幅が多段に変化した形状となるが、問題なくスーパージャンクション構造として機能する。

以上説明したように、ｎ型ドリフト層２に形成したトレンチ２ａ内を埋め込むことでｐ型領域３を形成するのではなく、ｎ型ドリフト層２に対してｐ型不純物をイオン注入することによっても、ｐ型領域３を形成することができる。

（他の実施形態）
（１）上記各実施形態では、トレンチゲート構造を構成するための第１トレンチ７同士の間にダミーゲート構造を構成するための第２トレンチ１０を形成するものについて説明したが、第１トレンチ７に対する第２トレンチ１０の形成比率については任意に設定できる。すなわち、第１トレンチ７同士の間のすべてに第２トレンチ１０を形成しなければならない訳ではなく、第１トレンチ７の複数本おきに第２トレンチ１０が１本形成されるような形態であっても構わない。

（２）上記第４実施形態では、第１実施形態の構造に対してｐ型高濃度領域３０を形成する場合について説明したが、第２、第３実施形態に対してｐ型高濃度領域３０を形成するようにしても良い。

（３）上記各実施形態では、第１トレンチ７と第２トレンチ１０とを同時に形成することで製造工程の簡略化を行うようにする場合について説明したが、これらを必ずしも同時に形成する必要はない。すなわち、トレンチゲート構造を構成するための第１トレンチ７に対してダミーゲート構造を構成するための第２トレンチ１０の方が深さが深くなるようにすれば良く、これらを必ずしも同時に形成しなくても良い。これらを同時に形成しない場合、第２トレンチ１０の幅を第１トレンチ７の幅よりも広くする必要が無くなるため、第２トレンチ１０の幅を第１トレンチ７の幅よりも狭くすれば、より第２トレンチ１０の底部においてアバランシェブレークダウンが起き易くなるようにできる。

（４）上記各実施形態において、ダミーゲート構造を構成する第２トレンチ１０の形状を第１トレンチ７に対して異なる形状にすることでより第２トレンチ１０の底部においてアバランシェブレークダウンが起き易くなるようにすることもできる。図１３（ａ）、（ｂ）は、第２トレンチ１０の形状を第１トレンチ７に対して異なる形状にした場合の一例を示した断面図である。

図１３（ａ）は、第２トレンチ１０の先端に向かうほど幅が狭くなるを先細り形状となるようにしたものであり、第２トレンチ１０の先端が鋭角で尖るようにすることができる。このような形状にすると、ダミーゲート構造を構成する第２トレンチ１０の先端で電界集中が発生し易くなるようにでき、より第２トレンチ１０の底部においてアバランシェブレークダウンが起き易くなるようにできる。

また、図１３（ｂ）は、上記したように、第２トレンチ１０の幅を第１トレンチ７の幅よりも狭くしたものである。このように、第２トレンチ１０の幅を第１トレンチ７の幅よりも狭くすることで、より第２トレンチ１０の底部においてアバランシェブレークダウンが起き易くなるようにできる。

さらに、第２トレンチ１０の形成場所を制限することで、より第２トレンチ１０の底部においてアバランシェブレークダウンが起き易くなるようにできる。図１４（ａ）、（ｂ）は、第２トレンチ１０の形成場所を示した上面レイアウト図である。図１４（ａ）に示すように、第２トレンチ１０をドット状に点在させることもできる。また、図１４（ｂ）に示すように、第２トレンチ１０をｐ型カラムやｎ型カラムの長手方向に長さを持った形状で点在させるようにしても良い。これらのように、第２トレンチ１０をセル領域Ｒｃの全域においてストライプ状に配置するのではなく、点在させた構成にすることにより、ストライプ状にする場合と比較してダミーゲート構造で電界集中し易くなる。このため、より第２トレンチ１０の底部においてアバランシェブレークダウンが起き易くなるようにできる。

（５）上記実施形態では、第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプのＭＯＳトランジスタについて説明したが、素子を構成する各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳトランジスタに対しても、本発明を適用することができる。また、ＭＯＳトランジスタに限らず、ＩＧＢＴに対しても本発明を適用することができ、上記各実施形態と同様の構造を適用することができる。この場合、ｎ⁺型基板に代えてｐ⁺型基板を用いたりすれば良い。

（６）上記実施形態では、ｎ^-型ドリフト層２にトレンチ２ａを形成し、このトレンチ２ａ内をｐ型領域３で埋め込むことでスーパージャンクション構造を構成するようにした。しかしながら、これはスーパージャンクション構造の構成手法の一例を示したに過ぎず、他の手法によってスーパージャンクション構造を構成しても良い。例えば、ｎ^-型ドリフト層２を成長させる際に、所定膜厚成長させたらｐ型不純物のイオン注入を行うことでｐ型領域３の一部を形成し、それを繰り返すという手法によってスーパージャンクション構造を構成しても良い。

（７）さらに、上記実施形態では、半導体材料としてシリコンを用いる場合について説明したが、他の半導体材料、例えば炭化珪素や化合物半導体などを適用した半導体装置の製造に用いられる半導体基板についても、本発明を適用することができる。

（８）なお、上記のようなダミーゲート構造は、スーパージャンクション構造のＭＯＳトランジスタ、ＤＭＯＳ、ＩＧＢＴなど、トレンチゲート構造が適用される各種トランジスタに対して適用できるが、特に、スーパージャンクション構造のＭＯＳトランジスタに適用すると効果が高い。これは、スーパージャンクション構造のＭＯＳトランジスタは、ＤＭＯＳやＩＧＢＴと比較して、ダミートレンチ構造を入れたときの耐圧の低下が起こり難い構造だからである。

図１５（ａ）〜（ｃ）は、それぞれ、スーパージャンクション構造のＭＯＳトランジスタとＤＭＯＳおよびＩＧＢＴにダミーゲート構造を適用した場合の深さ方向に対する電界強度分布を示した図である。これらの図に示されるように、ＤＭＯＳやＩＧＢＴは、深さ方向における電界強度が表面側で最大となる分布を取る。これに対して、スーパージャンクション構造のＭＯＳトランジスタでは、ｎ型カラムとｐ型カラムの境界でのテーパ構造により、ゲートトレンチ直下では電界強度が最大となるが、それ以外ではカラム深さ中央で電界強度が最大となる。このため、ダミーゲート構造を採用したときの耐圧（電界強度と深さの積分）の低下は、ＤＭＯＳやＩＧＢＴに比べてスーパージャンクション構造のＭＯＳトランジスタでは小さく、その分、ダミーゲート構造を深くできる。このため、ダミーゲート構造は、ＤＭＯＳやＩＧＢＴに適用された場合と比較して、スーパージャンクション構造のＭＯＳトランジスタに適用された方が高い効果が得られる。

１ ｎ⁺型基板
２ ｎ^-型ドリフト層
２ｂ ｎ型領域
３ ｐ型領域
４ ｐ型ベース領域
５ ｎ⁺型不純物領域
６ ｐ⁺型コンタクト領域
７ 第１トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 第２トレンチ
１１ ゲート絶縁膜
１２ ダミーゲート電極
１３ ｐ⁺型ボディ層
１５ 表面電極
１６ 裏面電極
２０ マスク
２１ 導体層
３０ ｐ型高濃度領域

Claims (7)

1. 主表面（１ａ）および裏面（１ｂ）を有する第１導電型または第２導電型の半導体基板（１）と、
   前記半導体基板（１）の前記主表面（１ａ）側に形成された第１導電型のドリフト層（２）と、該ドリフト層（２）に形成されたトレンチ（２ａ）内に埋め込まれた第２導電型領域（３）とを有し、前記ドリフト層（２）および前記第２導電型領域（３）が交互に繰り返し並べられることによりスーパージャンクション構造が構成されていると共に、
   前記スーパージャンクション構造の上に第２導電型のベース領域（４）と、前記ベース領域（４）の表層部に形成され、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型の第１不純物領域（５）と、前記第１不純物領域（５）および前記ベース領域（４）を貫通してスーパージャンクション構造における前記ドリフト層（２）が構成する第１導電型領域（２ｂ）に達するように形成された第１トレンチ（７）と、前記第１トレンチ（７）の内壁面に形成された第１ゲート絶縁膜（８）と、前記第１ゲート絶縁膜（８）の表面において、前記第１トレンチ（７）内を埋め込むように形成されたゲート電極（９）とを有するトレンチゲート構造が構成され、
   前記ベース領域（４）の表層部のうち前記第１不純物領域（５）を挟んで前記第１トレンチ（７）と反対側に形成され、前記ベース領域（４）よりも高不純物濃度とされた第２導電型のコンタクト領域（６）と、
   前記第１不純物領域（５）および前記コンタクト領域（６）に電気的に接続された表面電極（１５）と、
   前記半導体基板（１）に電気的に接続された裏面電極（１６）とを有していて、
   前記ゲート電極（９）への電圧印加に基づいて前記表面電極（１５）と前記裏面電極（１６）との間に電流を流す縦型半導体素子を備えた半導体装置であって、
   前記ベース領域（４）を貫通してスーパージャンクション構造に達するように形成された第２トレンチ（１０）と、
   前記第２トレンチ（１０）の内壁面に形成された第２ゲート絶縁膜（１１）と、
   前記第２ゲート絶縁膜（１１）の表面において、前記第２トレンチ（１０）内を埋め込むように形成されたダミーゲート電極（１２）と、を有して構成されるダミーゲート構造を備え、
   前記第２トレンチ（１０）は、前記第１トレンチ（７）よりも深く形成されていると共に、該第２トレンチ（１０）の幅が前記第１トレンチ（７）の幅よりも広くされていると共に、前記第２導電型領域（３）が形成された位置に形成されており、
   前記ダミーゲート電極（１２）が配置される前記第２トレンチ（１０）の側面から前記第２導電型領域（３）の側面までの距離が、該第２トレンチ（１０）の底部から前記第２導電型領域（３）の底部までの距離よりも短くされていることを特徴とする縦型半導体素子を備えた半導体装置。
2. 前記第１トレンチ（７）は、一方向を長手方向として延設されていると共に、前記長手方向に対する垂直方向において複数本が並べて配置されており、
   該複数本並べられた前記第１トレンチ（７）同士の間において、前記ベース領域（４）には前記第１トレンチ（７）よりも浅く、前記ベース領域（４）よりも高不純物濃度とされた第２導電型のボディ層（１３）が形成されていることを特徴とする請求項１に記載の縦型半導体素子を備えた半導体装置。
3. 前記スーパージャンクション構造は、前記ドリフト層（２）および前記第２導電型領域（３）がストライプ状に交互に繰り返し並べられることにより構成され、
   前記第１トレンチ（７）は、一方向を長手方向として延設されていると共に、前記長手方向に対する垂直方向において複数本が並べて配置されており、前記長手方向が前記第１導電型領域（２ｂ）および前記第２導電型領域（３）の長手方向と同方向とされ、
   前記第２トレンチ（１０）は、前記複数本並べられた前記第１トレンチ（７）同士の間において、前記第１トレンチ（７）の長手方向と同方向を長手方向として延設されており、前記第２導電型領域（３）が形成された位置に形成されていることを特徴とする請求項１または２に記載の縦型半導体素子を備えた半導体装置。
4. 前記第２トレンチ（１０）は、前記複数本並べられた前記第１トレンチ（７）が複数本並べられているのに対して１本の比率で形成されていることを特徴とする請求項２または３に記載の縦型半導体素子を備えた半導体装置。
5. 前記第２トレンチ（１０）は先端に向かうほど幅が狭くなる先細り形状とされていることを特徴とする請求項１ないし４のいずれか１つに記載の縦型半導体素子を備えた半導体装置。
6. 前記スーパージャンクション構造は、前記ドリフト層（２）および前記第２導電型領域（３）がストライプ状に交互に繰り返し並べられることにより構成されていることを特徴とする請求項１、２、４および５のいずれか１つに記載の縦型半導体素子を備えた半導体装置。
7. 前記ダミーゲート電極（１２）は、前記表面電極（１５）もしくは前記ゲート電極（９）に接続されていることを特徴とする請求項１ないし６のいずれか１つに記載の縦型半導体素子を備えた半導体装置。

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