JP2016122802A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016122802A
JP2016122802A JP2014263487A JP2014263487A JP2016122802A JP 2016122802 A JP2016122802 A JP 2016122802A JP 2014263487 A JP2014263487 A JP 2014263487A JP 2014263487 A JP2014263487 A JP 2014263487A JP 2016122802 A JP2016122802 A JP 2016122802A
Authority
JP
Japan
Prior art keywords
semiconductor device
wiring
deletion
core layer
ball
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014263487A
Other languages
English (en)
Inventor
武田　博充
Hiromitsu Takeda
博充 武田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014263487A priority Critical patent/JP2016122802A/ja
Priority to CN201510883645.9A priority patent/CN105742267A/zh
Priority to CN201520997866.4U priority patent/CN205488117U/zh
Priority to US14/972,185 priority patent/US9589882B2/en
Publication of JP2016122802A publication Critical patent/JP2016122802A/ja
Priority to HK16111897.3A priority patent/HK1223732A1/zh
Priority to US15/411,582 priority patent/US9991195B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63—Vias, e.g. via plugs
    • H10W70/635—Through-vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/657—Shapes or dispositions of interconnections on sidewalls or bottom surfaces of the package substrates, interposers or redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H10W74/117—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/654—Top-view layouts
    • H10W70/656—Fan-in layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5366—Shapes of wire connectors the bond wires having kinks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5525—Materials of bond wires comprising metals or metalloids, e.g. silver comprising copper [Cu]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/40—Encapsulations, e.g. protective coatings characterised by their materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体装置は、コア層１１の下面に形成された複数のボールランド１３Ａ、１３Ｂと、コア層１１の下面を覆うソルダーレジスト膜１５と、コア層１１を貫通し、ボールランド１３Ａ、１３Ｂに接続されたビア導体層１４Ａと、コア層１１の上面に形成され、一端にボンディングランド１２Ａを有し、他端がビア導体層１４Ａに接続された上面配線１２と、を有する配線基板１０を有する。さらに、配線基板１０の上に配置された半導体チップ１と、ボールランド１３Ａ、１３Ｂに接続された半田ボール２０と、を有する。そして、ソルダーレジスト膜１５は、コア層１１の下面を露出する削除部１６を有し、上面配線１２は細線部と太線部を有し、平面視において、太線部が削除部１６と重なる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、配線基板上に半導体チップを搭載した半導体装置に適用して有効な技術に関するものである。
特開２００５-７９１２９号公報（特許文献１）の要約には、めっき引き出し線１６に連結しない複数の第２の導体配線パターン１７ａを短絡させる第１の引き出し線１８、第１の引き出し線１８を接続する繋ぎ線１９、および、第２の引き出し線１８ａを介してめっき引き出し線１６に連結された第１の導体配線パターン１７を有するプラスチックパッケージ１０が開示されている。そして、第１の導体配線パターン１７と繋ぎ線１９とを接続した状態で電解めっきを行うことで、第１の導体配線パターン１７を介して第２の導体配線パターン１７ａに電解めっき被膜１５を形成すること、および、電解めっき被膜１５形成後に、削除部２１で、繋ぎ線１９を削除して複数の第２の導体配線パターン１７ａ間を断線させることが開示されている。
特開２０１４-８２２９９号公報（特許文献２）の（００１０）段落および（００１２）段落には、エッチバック溝（特許文献１の「削除部２１」に対応）が半導体チップを横断する場合に発生する半導体チップのクラックを防止するために、半導体チップを横断するエッチバック溝を半導体チップの内部領域において分断することが開示されている。
特開２００５-７９１２９号公報 特開２０１４-８２２９９号公報
本願発明者は、ＢＧＡ（Ball Grid Array）型の半導体装置について検討を行い、以下の課題を見出した。
本願発明者が検討したＢＧＡ（Ball Grid Array）型の半導体装置は、配線基板と、配線基板の上面に搭載された半導体チップと、配線基板の上面に形成された上面配線および複数のボンディングランドと、半導体チップのボンディングパッドとボンディングランドとを接続する複数のワイヤと、配線基板の上面、半導体チップおよび複数のワイヤを覆う封止体と、を有する。さらに、半導体装置は、配線基板の下面に設けられた複数のボールランドと、複数のボールランドに接続された半田ボールと、を有する。複数のボンディングランドと複数のボールランドの表面には、電解めっき法によりニッケルおよび金のめっき膜を形成しているが、特許文献１または２と同様に、めっき膜を形成した後に、削除部（エッチバック溝、開口部）で繋ぎ線を削除している。そして、削除部は、配線基板の下面のボールランドが配置されていない領域に配置されており、個々の削除部は長方形であり、その長辺は、配線基板の辺に沿って延在している。削除部（エッチバック溝）の配置は、特許文献２とは異なり、半導体チップの内部領域または外部領域に配置され、半導体チップの辺を横断する構成とはなっていない。
本願発明者の検討によれば、半導体装置に対して実施する温度サイクル試験において、配線基板の上面配線が断線する不具合が発生することが判明した。ここで、温度サイクル試験とは、半導体装置が、貯蔵中、輸送中または使用中に遭遇するかもしれない温度変化に耐えられるかを評価する信頼性試験であり、半導体装置に、最低温度と最高温度を交互に所定回数（サイクル）だけ印加するものである。１サイクルでは、半導体装置の保存温度を、常温、最低温度、常温、最高温度、常温の順に変化させる。そして温度サイクル試験は、例えば、最低温度が−６０℃、最高温度が１５０℃で、３００サイクルの条件で実施される。
また、配線基板は、コア層と、コア層の両面（上面と下面）に形成された上面配線および下面配線と、上面配線と下面配線を覆うソルダーレジスト膜からなり、配線基板の下面には、ソルダーレジスト膜の開口である長方形の削除部が設けられている。
上記の温度サイクル試験では、配線基板および半導体チップが膨張、収縮を繰り返すが、配線基板と半導体チップの熱膨張係数が異なるため、配線基板に応力が発生する。そして、この応力が、長方形の削除部の角部に集中して角部のソルダーレジスト膜にクラックが発生する。次に、長方形の削除部の長辺に沿って、配線基板のコア層にクラックが発生し、このコア層のクラックが上面配線に到達して、上面配線の断線が発生する。つまり、平面視において、削除部に位置する（重なる、交差する）上面配線が断線するという不具合が発生することが判明した。上面配線の断線は、平面視において、半導体チップと重っている削除部において顕著に発生していることも判明した。
本発明の目的は、配線基板の上面配線の断線を防止して、信頼性の高い半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本願発明の一態様である半導体装置は、コア層の下面に形成された複数のボールランドと、コア層の下面を覆うソルダーレジスト膜と、コア層を貫通し、ボールランドに接続されたビア導体層と、コア層の上面に形成され、一端にボンディングランドを有し、他端がビア導体層に接続された上面配線と、を有する配線基板を有する。さらに、配線基板の上に配置された半導体チップと、ボールランドに接続された半田ボールと、を有する。そして、ソルダーレジスト膜は、コア層の下面を露出する削除部を有し、上面配線は細線部と太線部を有し、平面視において、太線部が削除部と重なる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
すなわち、本願発明の一態様によれば、半導体装置の信頼性を向上できる。
本発明の実施の形態の半導体装置の要部断面図である。 本発明の実施の形態の半導体装置の要部平面図である。 図２のＡ部の要部拡大平面図である。 図２のＡ部の要部拡大平面図である。 図３の上面配線の要部拡大図である。 本発明の実施の形態の半導体装置の要部平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
（実施の形態）
本実施の形態は、ＢＧＡ型の半導体装置（半導体集積回路装置）に適用したものであり、図１は、本実施の形態の半導体装置の要部断面図、図２は、本実施の形態の半導体装置の要部平面図、図３および図４は、図２のＡ部の要部拡大平面図である。図５は、図３の上面配線の要部拡大図であり、図６は、本実施の形態の半導体装置の要部平面図であって、半導体チップと削除部の配置を示す平面図である。
本実施の形態の半導体装置は、配線基板１０、配線基板１０の上面に搭載された半導体チップ１、半導体チップ１と配線基板１０を電気的に接続する複数のワイヤ１７、半導体チップ１およびワイヤ１７を封止する封止体（封止樹脂）１８、ならびに、配線基板１０の下面に接続された複数の半田ボール（外部端子）２０を有している。
まず、半導体装置の配線基板１０について図１を用いて説明する。配線基板１０は、上面（チップ搭載面、表面）、上面の反対側に位置する下面（実装面、裏面）を有するコア層（絶縁層、コア絶縁層）１１を有している。コア層１１は、例えば、ガラスエポキシ樹脂などを絶縁層とする樹脂基板からなる。また、配線基板１０は、コア層１１の上面に形成された上面配線１２および下面に形成された下面配線１３を有し、上面配線１２および下面配線１３はソルダーレジスト膜（有機絶縁膜）１５で覆われている。また、コア層１１には、上面から下面に貫通するビア１４が形成されており、ビア１４内にはビア導体層１４Ａが形成されて上面配線１２と下面配線１３とを電気的に接続している。
上面配線１２には、ボンディングランド（電極パッド）１２Ａおよびめっき引き出し線１２Ｂが含まれる。下面配線１３には、ボールランド１３Ａおよび１３Ｂ、ならびに、引き出し線１３Ｃが含まれる。上面配線１２および下面配線１３は、銅膜で構成されている。上面配線１２の一端にはボンディングランド１２Ａが形成され、その他端はビア導体層１４Ａに接続されており、ビア導体層１４は、ボールランド１３Ｂおよび半田ボール２０と電気的に接続されている。つまり、ボンディングランド１２Ａは、上面配線１２およびビア導体層１４Ａを介して、対応するボールランド１３Ｂおよび半田ボール２０と電気的に接続されている。また、配線基板１０は、上面配線１２の一端にボンディングランド１２Ａが形成され、その他端がビア導体層１４Ａを介してボールランド１３Ａに接続され、さらに、ボンディングランド１２Ａにはめっき引き出し線１２Ｂが接続された構成を有する。ソルダーレジスト膜１５から露出したボンディングランド１２Ａの表面にはめっき膜２１が形成されており、ワイヤ１７はめっき膜２１を介してボンディングランド１２Ａ（上面配線１２）に接続されている。めっき膜２１は、ニッケル膜と、ニッケル膜の上層の金膜との積層構造である。また、ソルダーレジスト膜１５から露出したボールランド１３Ａおよび１３Ｂには、めっき膜２１が形成されており、半田ボール２０はめっき膜２１を介してボールランド１３Ａおよび１３Ｂと接続されている。
また、配線基板１０の下面には、ソルダーレジスト膜１５の開口である削除部１６（エッチバック溝、開口部）が形成されている。削除部１６では、配線基板１０のコア層１１の下面が露出し、側壁には引き出し線１３Ｃが露出している。
次に、半導体装置に含まれる半導体チップ１について図１を用いて説明する。
半導体チップ１は、平面視において略四角形を有し、シリコン（Ｓｉ）からなる半導体チップ１の上面（主面）には、図示しないＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの複数の半導体素子が形成されている。半導体チップ１の上面には、複数のボンディングパッド２が、上面の４辺の各辺に沿って２列に千鳥配置されている。ボンディングパッド２には、ワイヤ１７が接続され、ボンディングパッド２とボンディングランド１２Ａとが電気的に接続されている。
半導体チップ１の下面（裏面）は、配線基板１０の上面に接着層１９を介して搭載（接着）されており、半導体チップ１と配線基板１０の上面配線１２との間にはソルダーレジスト膜１５が介在している。半導体チップ１と上面配線１２は、ソルダーレジスト膜１５によって絶縁されている。
また、ワイヤ１７は、金線または銅線からなり、封止体１８は、例えば、エポキシ系樹脂からなる。
図２は半導体装置の平面図であり、配線基板１０に接続された半田ボール２０、ボンディングランド１２Ａ、および、削除部１６、ならびに、半導体チップ１の配置を示している。半田ボール２０およびボンディングランド１２Ａは、配線基板１０の上面側から見た配置を実線で示している。半導体チップ１は、その外形を示している。
平面視において、配線基板１０は略四角形であり、４辺１０Ａ、１０Ｂ、１０Ｃ、および、１０Ｄを有する。配線基板１０には、各々が複数の半田ボール２０で構成される第１ボール群、第２ボール群、および、第３ボール群が形成されている。第１ボール群は、配線基板１０の中央部に位置し、行列状に配置された複数の半田ボール２０Ａからなる。第２ボール群は、第１ボール群から第１スペース領域ＳＲ１を隔てて、第１ボール群の周囲に配置されており、第２ボール群は、２重に配置された環状の半田ボール２０Ｂの列で構成されている。第３ボール群は、第２ボール群から第２スペース領域ＳＲ２を隔てて、第２ボール群の周囲に配置されており、第３ボール群は、４重に配置された環状の半田ボール２０Ｃの列で構成されている。図２では、理解を容易にするために、第１ボール群の半田ボール２０Ａ、第２ボール群の半田ボール２０Ｂ、第３ボール群の半田ボール２０Ｃと表示している。
第２スペース領域ＳＲ２には、複数のボンディングランド１２Ａが環状（額縁状）に配置されている。また、第２スペース領域ＳＲ２には、複数の削除部１６が環状に配置されている。
半導体チップ１は、第１ボール群および第１スペース領域ＳＲ１を覆い、第２ボール群の一部の半田ボール２０Ｂを覆っている。環状（額縁状）の第１スペース領域ＳＲ１には複数の削除部１６が環状（額縁状）に配置されている。つまり、第１スペース領域ＳＲ１に形成された削除部１６は、半導体チップ１と重なっており、半導体チップ１の下部に位置している。
図３は、図２のＡ部における上面配線１２の配置を示している。図３では、配線基板１０の下面側に形成されたボールランド１３Ａおよび１３Ｂを破線で示している。
ボンディングランド１２Ａと、それに対応するボールランド１３Ａまたは１３Ｂとは、上面配線１２で電気的に接続されており、上面配線１２はビア導体層１４Ａを介してボールランド１３Ａまたは１３Ｂと接続されている。ボールランド１３Ａまたは１３Ｂには、図示しない半田ボール２０が接続されている。ボールランド１３Ａに接続されたボンディングランド１２Ａは、めっき引き出し線１２Ｂを介してめっき給電線１２Ｅに接続されているが、ボールランド１３Ｂに接続されたボンディングランド１２Ａは、めっき給電線１２Ｅに接続されていない。めっき給電線１２Ｅは、製品領域となる配線基板１０の外側に配置されており、配線基板１０の辺１０Ａの外側に位置している。図１に示しためっき膜２１を形成する工程では、めっき給電線１２Ｅおよびめっき引き出し線１２Ｂを介して、ボンディングランド１２Ａおよびボールランド１３Ａにめっき膜２１形成用の所望の電位が供給されることで、ボンディングランド１２Ａおよびボールランド１３Ａにめっき膜２１が形成される。
図４は、図２のＡ部における下面配線１３の配置を示している。図１のめっき膜２１を形成する工程では、下面配線１３には、ボールランド１３Ａおよび１３Ｂ、引き出し線１３Ｃ、ならびに、繋ぎ線１３Ｄが含まれる。複数のボールランド１３Ａおよび１３Ｂから延びた複数の引き出し線１３Ｃは、削除部１６において、繋ぎ線１３Ｄで互いに接続されている。
図１に示すめっき膜２１を形成する工程では、図３および図４に示すように、めっき給電線１２Ｅ、めっき引き出し線１２Ｂ、ボンディングランド１２Ａ、上面配線１２、ビア導体層１４Ａ、ボールランド１３Ａ、引き出し線１３Ｃ、繋ぎ線１３Ｄ、引き出し線１３Ｃ、ボールランド１３Ｂ、ビア導体層１４Ａ、上面配線１２、ボンディングランド１２Ａの経路で、めっき膜２１形成用の所望の電位が供給されることで、ボールランド１３Ｂおよびボンディングランド１２Ａにもめっき膜２１が形成できる。図１に示すように、上面配線１２および下面配線１３は、ソルダーレジスト膜１５で覆われているが、ボールランド１３Ａおよび１３Ｂならびにボンディングランド１２Ａの表面はソルダーレジスト膜１５から露出しており、その露出部分にめっき膜２１が形成される。なお、ボールランド１３Ａおよび１３Ｂは、周囲がソルダーレジスト膜１５で覆われるＳＭＤ（Solder Mask Defined）構造としている。
めっき膜２１の形成後に、図４の削除部１６において、繋ぎ線１３Ｄが除去され、複数のボールランド１３Ａおよび１３Ｂは、互いに、電気的に分離される。削除部１６では、繋ぎ線１３Ｄを覆うソルダーレジスト膜１５も除去されるので、ソルダーレジスト膜１５に開口（開口部）が形成され、配線基板１０のコア層１１が露出する。また、めっき給電線１２Ｅは、めっき膜２１の形成後であって、前述の温度サイクル試験よりも前に除去される。
図３に示すように、平面視において、配線基板１０の下面に形成された削除部１６に重なるように、言い換えると、削除部１６と交差するように、配線基板１０の上面に上面配線１２が形成されている。
図５は、削除部１６と交差するように延在する上面配線１２の拡大図である。図５では、１本の上面配線１２のみを示している。上面配線１２の一端にはボンディングランド１２が形成されており、他端はビア導体層１４Ａに接続されている。上面配線１２は、細線部１２Ｆと太線部１２Ｇとを有し、太線部１２Ｇとボンディングランド１２Ａ間および太線部１２Ｇとビア導体層１４Ａ間が細線部１２Ｆで接続されている。太線部１２Ｇの配線幅Ｗ２は、細線部１２Ｆの配線幅Ｗ１よりも大きい（Ｗ２＞Ｗ１）。また、ボンディングランド１２Ａの幅Ｗ３は、細線部１２Ｆの幅よりも大きい（Ｗ３＞Ｗ１）。また、削除部１６と交差する部分が上面配線１２の太線部１２Ｇとなっており、太線部１２Ｇの長さＬ２は、削除部１６の長さＬ１よりも大きい。さらに、削除部１６と交差する太線部１２Ｇは、上面配線１２の延在方向において、削除部１６の両側に連続的に延在している。削除部１６と交差する部分の上面配線１２が太線部１２Ｇとなっていることが肝要であり、太線部１２Ｇは、ビア導体層１４Ａ（ビア１４）またはボンディングランド１２Ａと隣接する場合も有る。また、細線部１２Ｆが複数の配線幅を有する場合は、その最小のものを細線部１２Ｆの配線幅Ｗ１とする。ここで、配線幅とは上面配線１２の延在方向と直交する方向における上面配線１２の大きさであり、長さとは上面配線１２の延在方向における上面配線１２または削除部１６の大きさを意味する。
削除部１６に重なる部分の上面配線１２の幅を太くすることで、上面配線１２の強度を向上させ、温度サイクル試験における上面配線１２の断線を防止する。
また、削除部１６は、長方形であり４つの角部は所望の半径Ｒを有する円弧となっている。つまり、削除部１６は、略四角形である。また、削除部１６は、円形でもよく、角部を有しないことが肝要である。削除部１６の角部を円弧状にすることで、温度サイクル試験において、削除部１６にかかる応力を緩和して上面配線１２の断線を防止する。
図６には、配線基板１０の下面に配置された削除部１６、１６ａ、１６ｂ、１６ｃ、および、１６ｄと、配線基板１０の上面に搭載された半導体チップ１の外形を示している。削除部１６、１６ａ、１６ｂ、１６ｃ、および、１６ｄは、実線で示している。半導体チップ１は、４つの辺１Ａ，１Ｂ、１Ｃ、および、１Ｄを有し、半導体チップ１の４つの辺１Ａ，１Ｂ、１Ｃ、および、１Ｄは、配線基板１０の４つの辺１０Ａ，１０Ｂ、１０Ｃ、および、１０Ｄに対応している。図６では、削除部１６の内、特定のものを削除部１６ａ、１６ｂ、１６ｃ、および１６ｄとしている。
図２で説明したように第１スペース領域ＳＰ１には複数の削除部１６、１６ａ、１６ｂ、１６ｃ、および、１６ｄが配置されている。半導体チップ１の辺１Ａに沿って、削除部１６ａおよび１６ｂが配置されている。辺１Ａに沿う方向において、削除部１６ａおよび１６ｂは、それぞれ、幅Ｌ３およびＬ４を有し、削除部１６ａと１６ｂは間隔Ｌ５で配置されている。
削除部１６ａおよび１６ｂを一体に連続して形成せずに分割して、かつ、離間して配置することが肝要である。また、削除部１６ａと１６ｂの間隔Ｌ５を、削除部１６ａと１６ｂの幅Ｌ３およびＬ４よりも大きくする（Ｌ５＞Ｌ３，Ｌ４）ことも肝要である。
半導体チップ１の辺１Ａに沿って分割された削除部１６、１６ａ、および、１６ｂを配置することで、個々の削除部１６、１６ａ、および、１６ｂの幅を小さくできる為、削除部１６、１６ａ、および、１６ｂにかかる応力を低減でき、上面配線１２の断線を防止できる。
上記の削除部１６、１６ａ、１６ｂ、１６ｃ、および、１６ｄを横切るように、図５に示す上面配線１２が配置されており、上面配線１２の太線部１２Ｇが削除部１６、１６ａ、１６ｂ、１６ｃ、および、１６ｄを横切ることで、上面配線１２の断線を防止できる。ただし、例えば、半導体チップ１の辺１Ａに沿って分割された削除部１６、１６ａ、および、１６ｂを配置した構造では、必ずしも、上面配線１２に太線部１２Ｇを設ける必要はない。
また、辺１Ｂに沿って配置された削除部１６ｃおよび１６ｄは、辺１Ｂからの距離が異なるように配置している。つまり、隣り合う２つの削除部１６ｃおよび１６ｄは、辺１Ｂからの距離が異なるように配置することが肝要である。
隣り合う２つの削除部１６ｃおよび１６ｄを、半導体チップ１の辺１Ｂから異なる距離に配置する（Ｄ１≠Ｄ２）ことで、辺１Ｂに垂直な方向において、削除部１６ｃまたは１６ｄにかかる応力の位置を異ならせることができる。このため、個々の削除部１６ｃまたは１６ｄにかかる応力を低減でき、上面配線１２の断線を防止できる。
また、上記した、削除部１６の形状、配置、および削除部１６と重なる上面配線１２の形状などの特徴を組み合わせることによって、より効果的に応力緩和または断線防止が実行できる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その用紙を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ 半導体チップ
２ ボンディングパッド
１０ 配線基板
１１ コア層
１２ 上面配線
１２Ａ ボンディングランド
１２Ｂ めっき引出線
１２Ｅ めっき給電線
１２Ｆ 細線部
１２Ｇ 太線部
１３ 下面配線
１３Ａ、１３Ｂ ボールランド
１３Ｃ 引き出し線
１３Ｄ 繋ぎ線
１４ ビア
１４Ａ ビア導体層
１５ ソルダーレジスト膜
１６、１６ａ、１６ｂ、１６ｃ、１６ｄ 削除部
１７ ワイヤ
１８ 封止体
１９ 接着層
２０、２０Ａ、２０Ｂ、２０Ｃ 半田ボール

Claims (11)

  1. 上面と下面を有するコア層と、前記コア層の前記下面に形成された複数のボールランドと、前記コア層の前記下面を覆うソルダーレジスト膜と、前記コア層を貫通し、前記ボールランドに接続されたビア導体層と、前記コア層の前記上面に形成され、一端にボンディングランドを有し、他端が前記ビア導体層に接続された上面配線と、を有する配線基板と、
    前記配線基板の上に配置され、ボンディングパッドを有する半導体チップと、
    前記ボンディングパッドと前記ボンディングランドとを接続するワイヤと、
    前記半導体チップと前記ワイヤを封止する封止体と、
    前記ボールランドに接続された半田ボールと、
    を有し、
    前記ソルダーレジスト膜は、前記コア層の前記下面を露出する削除部を有し、
    前記上面配線は、第１の配線幅を有する細線部と、前記第１の配線幅よりも大きい第２の配線幅を有する太線部と、を有し、平面視において、前記太線部が前記削除部と重なる、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記削除部は、角部が円弧状となった略四角形である、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記削除部は、円形である、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記上面配線の延在方向において、前記上面配線の前記太線部が、前記削除部を横断する、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記削除部は、平面視において、前記半導体チップと重なっている、半導体装置。
  6. 上面と下面を有するコア層と、前記コア層の前記下面に形成された複数のボールランドと、前記コア層の前記下面を覆うソルダーレジスト膜と、前記コア層を貫通し、前記ボールランドに接続されたビア導体層と、前記コア層の前記上面に形成され、一端にボンディングランドを有し、他端が前記ビア導体層に接続された第１および第２の上面配線と、を有する配線基板と、
    前記配線基板の上に配置され、第１辺、第２辺、第３辺、および、第４辺を有する四角形の主面に形成されたボンディングパッドを有する半導体チップと、
    前記ボンディングパッドと前記ボンディングランドとを接続するワイヤと、
    前記半導体チップと前記ワイヤを封止する封止体と、
    前記ボールランドに接続された半田ボールと、
    を有し、
    前記ソルダーレジスト膜は、前記コア層の前記下面を露出する第１および第２の削除部を有し、
    前記第１の上面配線は、前記第１の削除部を横断して延在し、前記第２の上面配線は前記第２の削除部を横断して延在し、
    前記第１の削除部と前記第２の削除部とは、前記半導体チップの前記第１辺に沿って、前記第１辺の延在方向に並んで配置されている、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１辺の延在方向において、前記第１の削除部の幅は、前記第１の削除部と前記第２の削除部の間隔より小である、半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記第１辺から前記第１の削除部までの距離は、前記第１辺から前記第２の削除部までの距離より小である、半導体装置。
  9. 請求項６に記載の半導体装置において、
    前記第１の削除部と前記第２の削除部は、平面視において、前記半導体チップと重なっている、半導体装置。
  10. 請求項６に記載の半導体装置において、
    前記第１の削除部および前記第２の削除部は、角部が円弧状となった略四角形である、半導体装置。
  11. 請求項６に記載の半導体装置において、
    前記第１の上面配線は、第１の配線幅を有する細線部と、前記第１の配線幅よりも大きい第２の配線幅を有する太線部と、を有し、平面視において、前記太線部が前記第１の削除部を横断する、半導体装置。
JP2014263487A 2014-12-25 2014-12-25 半導体装置 Pending JP2016122802A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2014263487A JP2016122802A (ja) 2014-12-25 2014-12-25 半導体装置
CN201510883645.9A CN105742267A (zh) 2014-12-25 2015-12-04 半导体装置
CN201520997866.4U CN205488117U (zh) 2014-12-25 2015-12-04 半导体装置
US14/972,185 US9589882B2 (en) 2014-12-25 2015-12-17 Semiconductor device
HK16111897.3A HK1223732A1 (zh) 2014-12-25 2016-10-14 半导体装置
US15/411,582 US9991195B2 (en) 2014-12-25 2017-01-20 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014263487A JP2016122802A (ja) 2014-12-25 2014-12-25 半導体装置

Publications (1)

Publication Number Publication Date
JP2016122802A true JP2016122802A (ja) 2016-07-07

Family

ID=56165084

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014263487A Pending JP2016122802A (ja) 2014-12-25 2014-12-25 半導体装置

Country Status (4)

Country Link
US (2) US9589882B2 (ja)
JP (1) JP2016122802A (ja)
CN (2) CN105742267A (ja)
HK (1) HK1223732A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016122802A (ja) * 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置
KR102009905B1 (ko) 2017-02-21 2019-08-12 삼성전자주식회사 팬-아웃 반도체 패키지
JP2018186197A (ja) * 2017-04-26 2018-11-22 ルネサスエレクトロニクス株式会社 半導体装置
FR3069128B1 (fr) * 2017-07-13 2020-06-26 Safran Electronics & Defense Fixation d'un cms sur une couche isolante avec un joint de brasure dans une cavite realisee dans une couche isolante
KR101883108B1 (ko) 2017-07-14 2018-07-27 삼성전기주식회사 팬-아웃 반도체 패키지
JP2023036447A (ja) * 2021-09-02 2023-03-14 新電元工業株式会社 リードフレーム一体型基板、半導体装置、リードフレーム一体型基板の製造方法、及び半導体装置の製造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163201A (ja) * 1997-11-28 1999-06-18 Hitachi Ltd 半導体装置
JP2002164385A (ja) * 2000-11-24 2002-06-07 Oki Electric Ind Co Ltd 半導体装置を実装する実装基板および実装構造
JP2005050831A (ja) * 2003-07-28 2005-02-24 Kyocera Corp 電子部品搭載用基板
JP2005079129A (ja) * 2003-08-28 2005-03-24 Sumitomo Metal Electronics Devices Inc プラスチックパッケージ及びその製造方法
JP2006140512A (ja) * 2005-12-14 2006-06-01 Oki Electric Ind Co Ltd 半導体装置
US20070292993A1 (en) * 2006-06-14 2007-12-20 Tetsuhara Tanoue Manufacturing Method of Semiconductor Device
JP2009147270A (ja) * 2007-12-18 2009-07-02 Nec Electronics Corp 配線基板の製造方法、配線基板、および半導体装置
WO2013057867A1 (ja) * 2011-10-21 2013-04-25 パナソニック株式会社 半導体装置
JP2013183002A (ja) * 2012-03-01 2013-09-12 Ibiden Co Ltd 電子部品
JP2014082299A (ja) * 2012-10-16 2014-05-08 Renesas Electronics Corp 半導体集積回路装置
JP2014130953A (ja) * 2012-12-28 2014-07-10 Kyocer Slc Technologies Corp 配線基板

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4437141A (en) * 1981-09-14 1984-03-13 Texas Instruments Incorporated High terminal count integrated circuit device package
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
US6064113A (en) * 1998-01-13 2000-05-16 Lsi Logic Corporation Semiconductor device package including a substrate having bonding fingers within an electrically conductive ring surrounding a die area and a combined power and ground plane to stabilize signal path impedances
JP3651413B2 (ja) * 2001-05-21 2005-05-25 日立電線株式会社 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法
JP2004071838A (ja) * 2002-08-06 2004-03-04 Renesas Technology Corp 半導体装置
US6897555B1 (en) * 2003-07-23 2005-05-24 Lsi Logic Corporation Integrated circuit package and method for a PBGA package having a multiplicity of staggered power ring segments for power connection to integrated circuit die
JP4308608B2 (ja) * 2003-08-28 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP2006202991A (ja) * 2005-01-20 2006-08-03 Sony Corp 回路基板及びその製造方法、並びに半導体パッケージ及びその製造方法
JP2006344824A (ja) * 2005-06-09 2006-12-21 Nec Electronics Corp 半導体装置および半導体装置の製造方法
US7884481B2 (en) * 2007-08-02 2011-02-08 Mediatek Inc. Semiconductor chip package and method for designing the same
JP5378707B2 (ja) * 2008-05-29 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2010093109A (ja) * 2008-10-09 2010-04-22 Renesas Technology Corp 半導体装置、半導体装置の製造方法および半導体モジュールの製造方法
KR101767108B1 (ko) * 2010-12-15 2017-08-11 삼성전자주식회사 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법
JP5503567B2 (ja) * 2011-01-26 2014-05-28 株式会社日立製作所 半導体装置および半導体装置実装体
JP6029873B2 (ja) * 2012-06-29 2016-11-24 新光電気工業株式会社 配線基板、配線基板の製造方法及び半導体装置の製造方法
JP2016122802A (ja) * 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163201A (ja) * 1997-11-28 1999-06-18 Hitachi Ltd 半導体装置
JP2002164385A (ja) * 2000-11-24 2002-06-07 Oki Electric Ind Co Ltd 半導体装置を実装する実装基板および実装構造
JP2005050831A (ja) * 2003-07-28 2005-02-24 Kyocera Corp 電子部品搭載用基板
JP2005079129A (ja) * 2003-08-28 2005-03-24 Sumitomo Metal Electronics Devices Inc プラスチックパッケージ及びその製造方法
JP2006140512A (ja) * 2005-12-14 2006-06-01 Oki Electric Ind Co Ltd 半導体装置
US20070292993A1 (en) * 2006-06-14 2007-12-20 Tetsuhara Tanoue Manufacturing Method of Semiconductor Device
JP2007335581A (ja) * 2006-06-14 2007-12-27 Renesas Technology Corp 半導体装置の製造方法
JP2009147270A (ja) * 2007-12-18 2009-07-02 Nec Electronics Corp 配線基板の製造方法、配線基板、および半導体装置
WO2013057867A1 (ja) * 2011-10-21 2013-04-25 パナソニック株式会社 半導体装置
JP2013183002A (ja) * 2012-03-01 2013-09-12 Ibiden Co Ltd 電子部品
JP2014082299A (ja) * 2012-10-16 2014-05-08 Renesas Electronics Corp 半導体集積回路装置
JP2014130953A (ja) * 2012-12-28 2014-07-10 Kyocer Slc Technologies Corp 配線基板

Also Published As

Publication number Publication date
US9589882B2 (en) 2017-03-07
HK1223732A1 (zh) 2017-08-04
US20160190058A1 (en) 2016-06-30
US9991195B2 (en) 2018-06-05
CN205488117U (zh) 2016-08-17
CN105742267A (zh) 2016-07-06
US20170133312A1 (en) 2017-05-11

Similar Documents

Publication Publication Date Title
US9196577B2 (en) Semiconductor packaging arrangement
JP5342154B2 (ja) 半導体装置の製造方法
JP2016122802A (ja) 半導体装置
CN105529317B (zh) 嵌入式封装装置
US9190378B2 (en) Semiconductor chip and semiconductor device
JP2016213308A (ja) プリント回路板及びプリント配線板
CN102074538A (zh) 半导体装置及其引线框
US20180308833A1 (en) Semiconductor device
KR20150130660A (ko) 반도체 패키지 및 그의 제조 방법
TW201803063A (zh) 半導體裝置
JP4774248B2 (ja) 半導体装置
JP2017034187A (ja) 半導体装置
JP2011222901A (ja) 半導体装置
TW201601604A (zh) 線路結構及其製法
JP5885545B2 (ja) 樹脂封止型パワーモジュール
JP2011100987A (ja) 配線基板
JP2022165445A (ja) 半導体装置
US9418960B2 (en) Semiconductor chip and semiconductor package
CN1905180B (zh) 半导体器件
JP2009111333A (ja) 半導体装置
JP6254807B2 (ja) 半導体装置および電子機器
JP2013187266A (ja) リードフレーム及び半導体モジュール
JP2008131017A (ja) 半導体装置
JP2007149809A (ja) 半導体装置およびその製造方法
TWI597807B (zh) 無基板之晶片封裝構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170512

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180123

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180319

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180731