JP2016139996A - 半導体装置 - Google Patents

Abstract

【課題】直列接続されるノーマリーオフトランジスタとノーマリーオントランジスタの信頼性が向上した半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、電圧端子に接続される第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、ゲート端子と第２のゲートとの間に設けられる第１のコンデンサと、第１のコンデンサと第２のゲートに接続される第１のアノードと、第１のソースに接続される第１のカソードを有する第１のダイオードと、電圧端子と第２のドレインとの間に設けられる巻線部品と、第１のドレインと第２のソースとに接続される第２のアノードと、巻線部品と電圧端子に接続される第２のカソードを有する第２のダイオードと、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系半導体が期待されている。ＧａＮ系半導体はＳｉ（シリコン）と比較して広いバンドギャップを備える。したがって、ＧａＮ系半導体のデバイスは、Ｓｉのデバイスと比較して、高い耐圧、低い損失が実現できる。

ＧａＮ系半導体のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通してしまうノーマリーオンのトランジスタとなる。このため、ゲートに電圧を印加しない限り導通しないノーマリーオフのトランジスタを実現することが困難であるという問題がある。

数百Ｖ〜１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのＧａＮ系半導体トランジスタと、ノーマリーオフのＳｉトランジスタとをカスコード接続して、ノーマリーオフ動作を実現する回路構成が提唱されている。

しかし、このような回路構成では、２つのトランジスタの接続点に過電圧が生じた場合の素子の破壊や特性劣化が問題となる。

特開２０１２−２１２８７５号公報

本発明が解決しようとする課題は、直列接続されるノーマリーオフトランジスタとノーマリーオントランジスタの信頼性が向上した半導体装置を提供することにある。

実施形態の半導体装置は、ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、前記第１のドレインに接続される第２のソース、電圧端子に接続される第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、前記ゲート端子と前記第２のゲートとの間に設けられる第１のコンデンサと、前記第１のコンデンサと前記第２のゲートに接続される第１のアノードと、前記第１のソースに接続される第１のカソードを有する第１のダイオードと、前記電圧端子と前記第２のドレインとの間に設けられる巻線部品と、前記第１のドレインと前記第２のソースに接続される第２のアノードと、前記巻線部品と前記電圧端子に接続される第２のカソードを有する第２のダイオードと、を備える。

第１の実施形態の半導体装置の回路図である。 比較形態のスイッチングデバイスの回路図である。 第２の実施形態の半導体装置の回路図である。 第３の実施形態の半導体装置の回路図である。 第４の実施形態の半導体装置の回路図である。 第５の実施形態の半導体装置の回路図である。

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、又は、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。

また、本明細書中、「インダクタ」とは、流れる電流によって形成される磁場にエネルギーを蓄えることができる電子部品である。「インダクタ」は「コイル」と同義である。

また、本明細書中、「トランス」とは、交流電力の電圧の高さを電磁誘導を利用して変換する電子部品を意味する。「トランス」は、磁気的に結合する複数のコイルを備える。

また、本明細書中、「巻線部品」とは、コイルを備える電子部品を意味する。巻線部品は、例えば、インダクタやトランスである。

本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。

（第１の実施形態）
本実施形態の半導体装置は、ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、電圧端子に接続される第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、ゲート端子と第２のゲートとの間に設けられる第１のコンデンサと、第１のコンデンサと第２のゲートとの間に接続される第１のアノードと、第１のソースに接続される第１のカソードを有する第１のダイオードと、電圧端子と第２のドレインとの間に設けられる巻線部品と、第１のドレインと第２のソースとに接続される第２のアノードと、巻線部品と電圧端子に接続される第２のカソードを有する第２のダイオードと、を備える。

本実施形態の半導体装置は、巻線部品がインダクタである。

また、本実施形態の半導体装置は、第２のドレインとインダクタとの間に接続される第３のアノードと、第３のカソードを有する第３のダイオードと、第３のカソードに接続される第２のコンデンサを、更に備える。

本実施形態の半導体装置は、電力変換器である。本実施形態の半導体装置は、具体的には、電源電圧Ｖｄｄを昇圧する非絶縁昇圧チョッパ回路である。本実施形態の非絶縁昇圧チョッパ回路は、スイッチングデバイスとして、ノーマリーオンのトランジスタとノーマリーオフのトランジスタとを直列接続した回路を用いる。

図１は、本実施形態の半導体装置の回路図である。

本実施形態の半導体装置のスイッチングデバイスでは、ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０が直列接続される。ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０は、いわゆる、カスコード接続によりノーマリーオフのスイッチングデバイスを実現している。

ノーマリーオフトランジスタ１０は、例えば、Ｓｉ（シリコン）の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。また、ノーマリーオントランジスタ２０は、例えば、ＧａＮ（窒化ガリウム）系半導体のＨＥＭＴである。ノーマリーオントランジスタ２０は、ゲート絶縁膜を備える。

なお、ノーマリーオフトランジスタ１０は、図示しない寄生ボディダイオードを備えている。

ノーマリーオフトランジスタ１０は、ノーマリーオントランジスタ２０に比較して、素子耐圧が低い。ノーマリーオフトランジスタ１０の素子耐圧は、例えば、１０Ｖ以上３０Ｖ以下である。また、ノーマリーオントランジスタ２０の素子耐圧は、例えば、６００Ｖ以上１２００Ｖ以下である。

半導体装置は、ソース端子１００と、電圧端子２００と、ゲート端子３００を備える。ノーマリーオフトランジスタ１０は、ソース端子１００に接続される第１のソース１１と、第１のドレイン１２、ゲート端子３００に接続される第１のゲート１３を有する。ノーマリーオントランジスタ２０は、第１のドレイン１２に接続される第２のソース２１、電圧端子２００に接続される第２のドレイン２２、第２のゲート２３を有する。

半導体装置は、ゲート端子３００と第２のゲート２３との間に設けられる第１のコンデンサ４０を備える。また、半導体装置は、第１のアノード３１と、第１のカソード３２を有する第１のダイオード３０を備える。第１のアノード３１は、第１のコンデンサ４０と第２のゲート２３に接続される。第１のカソード３２は、第１のソース１１に接続される。第１のダイオード３０は、例えば、ＰｉＮダイオード又はショットキーバリアダイオードである。

半導体装置は、巻線部品としてインダクタ３５を備える。インダクタ３５は、電圧端子２００と第２のドレイン２２との間に設けられる。

半導体装置は、第２のアノード５１と第２のカソード５２を有する第２のダイオード５０を備える。第２のアノード５１は、第１のドレイン１２と第２のソース２１に接続される。第２のカソード５２は、インダクタ３５と電圧端子２００に接続される。

半導体装置は、第３のアノード６１と第３のカソード６２を有する第３のダイオード６０を備える。第３のアノード６１は、第２のドレイン２２とインダクタ３５に接続される。

また、半導体装置は、第２のコンデンサ５５を備える。第２のコンデンサ５５は、一端が第３のカソード６２に接続される。第２のコンデンサ５５の他端は、例えば、グラウンド電位に固定される。

第３のダイオード６０の第３のカソード６２側には、例えば、出力端子４００が設けられる。

以下、本実施形態の半導体装置の動作について説明する。

ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０で構成される本実施形態のスイッチングデバイスは、オン状態においては、ソース端子１００には０Ｖ、第２のドレイン２２には正の電圧が印加される。そして、ゲート端子３００には正の電圧、例えば、１０Ｖが印加される。

この時、ノーマリーオフトランジスタ１０の第１のゲート１３には、正の電圧が印加される。このため、ノーマリーオフトランジスタ１０はオン動作する。

一方、ノーマリーオントランジスタ２０の第２のゲート２３は、第１のダイオード３０を介してソース端子１００にクランプされている。したがって、第２のゲート２３は０Ｖ近傍の正の電圧、より正確には第１のダイオード３０の順方向降下電圧（Ｖｆ）となる。

第２のソース２１は、ノーマリーオフトランジスタ１０がオンしていることにより、０Ｖ近傍の電位となる。このため、ノーマリーオントランジスタ２０もオン動作することになる。よって、ソース端子１００と第２のドレイン２２間に、オン電流が流れることになる。

次に、スイッチングデバイスがオン状態からオフ状態となる場合を考える。この場合、ゲート端子３００の印加電圧が正の電圧から０Ｖ又は負電圧となる。ゲート端子３００は、例えば、１０Ｖから０Ｖに降下する。

まず、ノーマリーオフトランジスタ１０の第１のゲート１３には、０Ｖが印加される。このため、ノーマリーオフトランジスタ１０はオフ動作する。

一方、ノーマリーオントランジスタ２０の第２のゲート２３は、第１のコンデンサ４０が存在することから、ゲート端子３００の振幅分だけ、電位が低下する。例えば、第１のダイオード３０の順方向降下電圧（Ｖｆ）からゲート端子３００の振幅分、例えば、１０Ｖ低下し、（Ｖｆ−１０）Ｖの負電位となる。

そして、第２のゲート２３がノーマリーオントランジスタ２０の閾値以下となることにより、ノーマリーオントランジスタ２０はオフ動作する。よって、ソース端子１００と第２のドレイン２２間の電流が遮断される。

本実施形態のスイッチングデバイスは、ソース端子１００をソース、第２のドレイン２２をドレイン、ゲート端子３００をゲートとするノーマリーオフトランジスタとして機能する。そして、本実施形態のスイッチングデバイスは、オン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフ動作するように構成される。

スイッチングデバイスがオン状態では、電圧端子２００からソース端子１００に電流が流れる。インダクタ３５にも電流が流れる。スイッチングデバイスがオン状態からオフ状態になっても、インダクタ３５の電流は、一定時間流れ続ける。したがって、スイッチングデバイスがオフ状態でも、第３のダイオード６０を通って出力端子４００側に電流が流れる。

電圧端子２００には、電源電圧Ｖｄｄが印加される。スイッチングデバイスを所定のヂューティー比でオンオフ動作させることにより、インダクタ３５に蓄えられたエネルギーが出力端子４００側に伝えられ、電源電圧Ｖｄｄが昇圧された出力電圧となる。

電源電圧Ｖｄｄは、例えば、１０Ｖ以上５０Ｖ以下である。また、昇圧された出力電圧は、例えば、５０Ｖ以上２００Ｖ以下である。

次に、本実施形態の半導体装置の作用及び効果について説明する。

図２は、比較形態のスイッチングデバイスの回路図である。比較形態の半導体装置は、ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０がカスコード接続された回路構成である。ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０は実施形態と同様のトランジスタである。

このスイッチングデバイスは、ソース端子１００と、電圧端子２００と、ゲート端子３００を備える。そして、ノーマリーオフトランジスタ１０は、ソース端子１００に接続される第１のソース１１と、第１のドレイン１２、ゲート端子３００に接続される第１のゲート１３を有する。また、ノーマリーオントランジスタ２０は、第１のドレイン１２に接続される第２のソース２１、電圧端子２００に接続される第２のドレイン２２、ソース端子１００に接続される第２のゲート２３を有する。

比較形態のスイッチングデバイスも、上記構成により、ソース端子１００をソース、電圧端子２００をドレイン、ゲート端子３００をゲートとするノーマリーオフトランジスタとして機能する。

比較形態の回路構成では、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部に、デバイス動作中に過電圧が生じるおそれがある。ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部とは、ノーマリーオフトランジスタ１０の第１のドレイン１２、及び、ノーマリーオントランジスタ２０の第２のソース２１である。

過電圧は、例えば、スイッチングデバイスがオン状態からオフ状態に移行する際に過渡電流が発生し、ソース端子１００と電圧端子２００との間に印加されている高電圧が、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の寄生容量の比で分圧されることによって生じ得る。

比較形態の場合には、オン状態からオフ状態に移行する時、まず、ノーマリーオフトランジスタ１０がオフした後、接続部の電圧が上昇し、０Ｖにクランプされている第２のゲート２３と第２のソース２１間の電位差が閾値に達した時にノーマリーオントランジスタ２０がオフ動作する。したがって、接続部の電位が過渡電流により上昇すると、電荷を逃がす経路がないため接続部に過電圧が生じることになる。

過電圧が生じると、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に高電圧が印加される。この過電圧が、ゲート絶縁膜の耐圧以上となると、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流が増大する。あるいは、ゲート絶縁膜が破壊されるおそれがある。ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流が増大したり、ゲート絶縁膜が破壊されたりするとスイッチングデバイスを有する半導体装置が動作不良となる。このため、半導体装置の信頼性が低下する。

また、ゲート絶縁膜に問題が生じない場合であっても、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に高電圧が印加されることで、第２のソース２１側に電荷がトラップされる。電荷のトラップにより、電流コラプスが生じるおそれがある。電流コラプスが生じるとオン電流が低下するため動作不良となる。したがって、半導体装置の信頼性がやはり低下する。

本実施形態のスイッチングデバイスでは、オン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフ動作するように構成される。ノーマリーオントランジスタ２０が先にオフ動作することにより、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０との接続部、すなわち、第１のドレイン１２及び第２のソース２１に過電圧が生じることが抑制される。ノーマリーオントランジスタ２０が先にオフ動作することで、例え接続部の電位が過渡電流により上昇したとしても、オンしているノーマリーオフトランジスタ１０により、ソース端子１００に電荷を逃すことができる。

また、接続部での過電圧は、オン状態からオフ状態に移行する時のみならず、電源が最初に投入される半導体装置の起動時、あるいは、半導体装置が所定の時間動作を停止していた後の再起動時にも、容量分割により生じる恐れがある。

本実施形態の半導体装置では、第２のアノード５１と第２のカソード５２を有する第２のダイオード５０を備える。第２のアノード５１は、第１のドレイン１２と第２のソース２１に接続される。第２のカソード５２は、インダクタ３５と電圧端子２２に接続される。言い換えれば、スイッチングデバイスの接続部は、第２のダイオード５０を間に挟んで、電圧端子２００に接続されている。

このため、第１のドレイン１２と第２のソース２１に過電圧が印加されたとしても、過電圧が電源電圧Ｖｄｄを超えると、第１のドレイン１２と第２のソース２１から、電流が電圧端子２００に流れる。したがって、接続部の過電圧が抑制される。よって、半導体装置の信頼性が向上する。

また、本実施形態によれば、起動時又は再起動時に接続部に過電圧が生じた際、接続部に誘起される過剰な電荷は電源に戻される。したがって、エネルギーが回生され、昇圧チョッパ回路のエネルギー効率が向上する。

本実施形態において、ノーマリーオフトランジスタ１０のゲート電極材料のシート抵抗よりも、ノーマリーオントランジスタ２０のシート抵抗が低いことが望ましい。オン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフ動作する構成とすることが容易だからである。

また、オフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０が先にオン動作する構成とすることが望ましい。仮に、ノーマリーオントランジスタ２０が先にオン動作すると、接続部に高電圧がかかり、ノーマリーオフトランジスタ１０の特性が劣化するおそれがあるからである。

また、第１のコンデンサ４０の容量は、ノーマリーオントランジスタ２０の入力容量の１０倍以上１００倍以下であることが望ましい。ノーマリーオントランジスタ２０の第２のゲート２３に印加される負電圧は、第１のコンデンサ４０の容量とノーマリーオントランジスタ２０の入力容量の比によって決まる。このため、第１のコンデンサ４０の容量が大きい方が望ましい。

第１のコンデンサ４０の容量が、ノーマリーオントランジスタ２０の入力容量の１０倍以上あれば、ゲート端子３００に印加される振幅のうち９割以上を印加することが可能である。また、１００倍を超えると第１のコンデンサが大きくなりすぎるため半導体装置のサイズの増大が懸念される。

なお、ノーマリーオントランジスタ２０の入力容量とは、第２のゲート２３と、第２のソース２１及び第２のドレイン２２間の容量である。入力容量は、第２のソース２１と第２のドレイン２２とのバイアスが０Ｖ、且つ、ピンチオフ状態の値とする。

また、本実施形態では、比較形態と異なり、特にオン状態からオフ状態へのスイッチング速度は、スイッチング速度の速いＧａＮ系ＨＥＭＴのノーマリーオントランジスタ２０で規定される。したがって、スイッチング速度の速い半導体装置が実現可能である。

以上、本実施形態によれば、信頼性が向上した半導体装置が実現される。また、エネルギー効率の高い半導体装置が実現される。

（第２の実施形態）
本実施形態の半導体装置は、ゲート端子と第１のコンデンサに一端が接続され、他端が第１のゲートに接続される第１の抵抗素子を、更に備えること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

図３は、本実施形態の半導体装置の回路図である。

本実施形態の半導体装置は、ゲート端子３００と第１のコンデンサ４０に一端が接続され、他端が第１のゲート１３に接続される第１の抵抗素子６５を備えている。

接続部の過電圧抑制するために、スイッチングデバイスはオン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフ動作する。第１の抵抗素子６５を設けることにより、ノーマリーオフトランジスタ１０のオフタイミングと、ノーマリーオントランジスタ２０のオフタイミングを所望の時間だけ遅延させることができる。したがって、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０を先にオフ動作させることが容易となる。

第１の抵抗素子６５の抵抗は、１Ω以上１００Ω以下であることが望ましい。この範囲を下回ると有意な遅延時間とならないおそれがある。この範囲を上回ると遅延時間が長くなりすぎ、半導体装置のスイッチング速度が低下するため望ましくない。

本実施形態によれば、第１の実施形態の効果に加え、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０のオフタイミングを調整することで、半導体装置の安定した動作が可能となる。

（第３の実施形態）
本実施形態の半導体装置は、ゲート端子に接続される第４のアノードと、第１のゲートに接続される第４のカソードを有し、ゲート端子と第１のゲートとの間に、第１の抵抗素子と並列に設けられる第４のダイオードを、更に備えること以外は第２の実施形態と同様である。したがって、第２の実施形態と重複する内容については記述を省略する。

図４は、本実施形態の半導体装置の回路図である。

本実施形態の半導体装置は、ゲート端子３００と第１のゲート１３との間に、第４のダイオード７０が、第１の抵抗素子６５と並列に設けられる。第４のダイオード７０は、第４のアノード７１と第４のカソード７２を備える。

第４のアノード７１はゲート端子３００に接続される。第４のカソード７２は、第１のゲート１３に接続される。第４のダイオード７０は、例えば、ＰｉＮダイオード又はショットキーバリアダイオードである。

スイッチングデバイスがオフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０が先にオン動作することが望ましい。仮に、ノーマリーオントランジスタ２０が先にオン動作すると、第１のドレイン１２及び第２のソース２１に高電圧がかかり、ノーマリーオフトランジスタ１０の特性が劣化するおそれがあるからである。

本実施形態によれば、オフ状態からオン状態に移行する際には、電流が第４のダイオード７０を流れる。このため、第１の抵抗素子６５の影響を受けないため、第１のゲート１３が速やかに充電できる。したがって、ノーマリーオフトランジスタ１０のオンタイミングが、第４のダイオード７０がない場合に比べて早くなる。よって、オフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０を確実に先にオンさせることが可能となる。

本実施形態によれば、第２の実施形態の効果に加え、ノーマリーオフトランジスタ１０に対する保護が強化され、更に半導体装置の信頼性が向上する。

（第４の実施形態）
本実施形態の半導体装置は、ゲート端子と、第１のコンデンサ及び第１のゲートとの間に設けられる第２の抵抗素子を、更に備えること以外は第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については記述を省略する。

図５は、本実施形態の半導体装置の回路図である。

本実施形態の半導体装置は、ゲート端子３００と、第１のコンデンサ４０及び第１のゲート１３との間に設けられる第２の抵抗素子７５を備えている。

パワーエレクトロニクスの回路設計においては、ノイズ対策のためにトランジスタの動作速度の調整が求められる場合がある。本実施形態では、第２の抵抗素子７５を設けることで、ゲート端子３００に印加されるゲート電圧の、第１のゲート１３、第２のゲート２３への伝搬を遅延させることができる。したがって、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。

なお、本実施形態では、第１の抵抗素子６５や第４のダイオード７０を備える回路を例に説明したが、第１の抵抗素子６５や第４のダイオード７０を省略した回路構成とすることも可能である。

本実施形態によれば、第３の実施形態の効果に加え、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。

（第５の実施形態）
本実施形態の半導体装置は、巻線部品がトランスであり、昇圧チョッパ回路を構成する第３のダイオード６０及び第２のコンデンサ５５を備えないこと以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

本実施形態の半導体装置は、電力変換器である。本実施形態の半導体装置は、具体的には、電源電圧Ｖｄｄを変圧するトランス（変圧器）である。本実施形態のトランスは、スイッチングデバイスとして、ノーマリーオンのトランジスタとノーマリーオフのトランジスタとを直列接続した回路を用いる。

図６は、本実施形態の半導体装置の回路図である。

本実施の形態の半導体装置は、電圧端子２００とノーマリーオントランジスタ２０の第２のドレイン２２との間に、トランス８０が設けられる。トランス８０は、一次コイル８１と、二次コイル８２とを備える。また、トランス８０の二次コイル８２には、例えば、図６に示すようにダイオード８５、コンデンサ９０、負荷抵抗９５が接続される。

本実施の形態の半導体装置は、電圧端子２００に印加される電源電圧Ｖｄｄを、トランス８０を用いて変圧する。電源電圧Ｖｄｄは、例えば、１０Ｖ以上５０Ｖ以下である。また、変圧された電圧は、例えば、５０Ｖ以上２００Ｖ以下である。

本実施形態のスイッチングデバイスでは、第１の実施形態同様、オン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフ動作する。ノーマリーオントランジスタ２０が先にオフ動作することにより、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０との間の接続部、すなわち、第１のドレイン１２及び第２のソース２１に過電圧が生じることが抑制される。

また、接続部の過電圧は、オン状態からオフ状態に移行する時のみならず、電源が最初に投入される半導体装置の起動時、あるいは、半導体装置が所定の時間動作を停止していた後の最起動時にも、容量分割により生じる恐れがある。

本実施形態の半導体装置では、第１の実施形態同様、第２のアノード５１と第２のカソード５２を有する第２のダイオード５０を備える。そして、第２のアノード５１は、第１のドレイン１２と第２のソース２１に接続される。第２のカソード５２は、トランス８０と電圧端子２００に接続される。言い換えれば、第１のドレイン１２と第２のソース２１は、第２のダイオード５０を間に挟んで、電圧端子２００に接続されている。

このため、第１のドレイン１２と第２のソース２１に過電圧が印加されたとしても、過電圧が電源電圧Ｖｄｄを超えると、第１のドレイン１２と第２のソース２１から、電流が電圧端子２００に流れる。したがって、接続部の過電圧が抑制される。よって、半導体装置の信頼性が向上する。

また、本実施形態によれば、起動時又は再起動時に接続部に過電圧が生じた際、第１のドレイン１２と第２のソース２１に誘起される過剰な電荷は、電源に戻される。したがって、エネルギーが回生され、トランスのエネルギー効率が向上する。

以上、本実施形態によれば、第１の実施形態同様、信頼性が向上した半導体装置が実現される。また、エネルギー効率の高い半導体装置が実現される。

第１乃至第４の実施形態では、半導体装置が昇圧チョッパ回路及びトランス（変圧器）の場合を例に説明したが、例えば、巻線部品がインダクタのリレー回路にも、本発明を適用することが可能である。

また、ノーマリーオントランジスタ２０が、ＧａＮ（窒化ガリウム）系半導体のＨＥＭＴである場合を例に説明したが、ノーマリーオントランジスタ２０にＳｉＣ（炭化珪素）やダイヤモンド等、その他のワイドギャップ半導体を用いたトランジスタを適用することも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ ノーマリーオフトランジスタ
１１ 第１のソース
１２ 第１のドレイン
１３ 第１のゲート
２０ ノーマリーオントランジスタ
２１ 第２のソース
２２ 第２のドレイン
２３ 第２のゲート
３０ 第１のダイオード
３１ 第１のアノード
３２ 第１のカソード
３５ インダクタ
４０ 第１のコンデンサ
５０ 第２のダイオード
５１ 第２のアノード
５２ 第２のカソード
５５ 第２のコンデンサ
６０ 第３のダイオード
６１ 第３のアノード
６２ 第３のカソード
６５ 第１の抵抗素子
７０ 第４のダイオード
７１ 第４のアノード
７２ 第４のカソード
７５ 第２の抵抗素子
８０ トランス
１００ ソース端子
２００ 電圧端子
３００ ゲート端子
４００ 出力端子

Claims (10)

1. ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、
   前記第１のドレインに接続される第２のソース、電圧端子に接続される第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、
   前記ゲート端子と前記第２のゲートとの間に設けられる第１のコンデンサと、
   前記第１のコンデンサと前記第２のゲートに接続される第１のアノードと、前記第１のソースに接続される第１のカソードを有する第１のダイオードと、
   前記電圧端子と前記第２のドレインとの間に設けられる巻線部品と、
   前記第１のドレインと前記第２のソースに接続される第２のアノードと、前記巻線部品と前記電圧端子に接続される第２のカソードを有する第２のダイオードと、
   を備える半導体装置。
2. 前記ノーマリーオントランジスタは、ＧａＮ系半導体のＨＥＭＴである請求項１記載の半導体装置。
3. 前記巻線部品がインダクタである請求項１又は請求項２記載の半導体装置。
4. 前記巻線部品がトランスである請求項１又は請求項２記載の半導体装置。
5. 前記第２のドレインと前記インダクタに接続される第３のアノードと、第３のカソードを有する第３のダイオードと、
   前記第３のカソードに接続される第２のコンデンサを、更に備える請求項３記載の半導体装置。
6. 前記ゲート端子と前記第１のコンデンサに一端が接続され、他端が前記第１のゲートに接続される第１の抵抗素子を、更に備えることを特徴とする請求項１乃至請求項５いずれか一項記載の半導体装置。
7. 前記ゲート端子に接続される第４のアノードと、前記第１のゲートに接続される第４のカソードを有し、前記ゲート端子と前記第１のゲートとの間に、前記第１の抵抗素子と並列に設けられる第４のダイオードを、更に備える請求項６記載の半導体装置。
8. 前記ゲート端子と、前記第１のコンデンサ及び前記第１のゲートとの間に設けられる第２の抵抗素子を、更に備える請求項１乃至請求項７いずれか一項記載の半導体装置。
9. 前記第１のコンデンサの容量が、前記ノーマリーオントランジスタの入力容量の１０倍以上である請求項１乃至請求項８いずれか一項記載の半導体装置。
10. 前記ノーマリーオフトランジスタがＳｉのＭＯＳＦＥＴである請求項１乃至請求項９いずれか一項記載の半導体装置。
    

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