JP7337618B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系半導体が期待されている。ＧａＮ系半導体はＳｉ（シリコン）と比較して大きなバンドギャップを備える。このため、ＧａＮ系半導体デバイスはＳｉ（シリコン）半導体デバイスと比較して、小型で高耐圧のパワー半導体デバイスを実現出来る。また、これにより寄生容量を小さく出来るため、高速駆動のパワー半導体デバイスを実現出来る。
ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通してしまう、ノーマリーオントランジスタである。このため、ゲートに電圧を印加しない限り導通しない、ノーマリーオフトランジスタを実現することが困難であるという問題がある。
数百Ｖ～１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのＧａＮ系トランジスタとノーマリーオフのＳｉトランジスタを接続して、ノーマリーオフ動作を実現する回路構成が提案されている。
特開２０１６－２０８０８０号公報
本発明が解決しようとする課題は、簡易な構造を有する半導体装置を提供することである。
実施形態の半導体装置は、第１電極と、第２電極と、第１制御電極と、を有するノーマリーオフトランジスタと、第２電極に電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、第１制御電極に電気的に接続された第１端部と、第１電極に電気的に接続された第２端部と、を有し、第１容量を含む第１コンデンサと、第１端部に電気的に接続された第１カソードと、第２端部に電気的に接続された第１アノードと、を有し、第１コンデンサに並列に接続され、第１接合容量を有する第１ツェナーダイオードと、第１制御電極及び第１端部に電気的に接続された第３端部と、第４端部と、を有し、第２容量を含む第２コンデンサと、第３端部に電気的に接続された第２アノードと、第４端部に電気的に接続された第２カソードと、を有し、第２コンデンサに並列に接続され、第２接合容量を有する第２ツェナーダイオードと、第２制御電極に電気的に接続された第３アノードと、第３電極に電気的に接続された第３カソードと、を有する第１ダイオードと、第２制御電極に電気的に接続された第４アノードと、第４カソードと、を有する第２ダイオードと、第４アノードに電気的に接続された第９端部と、第４カソードに電気的に接続された第１０端部と、を有し第２ダイオードに並列に接続された第３コンデンサと、第４端部に電気的に接続された第５カソードと、第５アノードと、を有する第３ダイオードと、第５カソードに電気的に接続された第１１端部と、第５アノードに電気的に接続された第１２端部と、を有し第３ダイオードに並列に接続された抵抗と、を備え、ノーマリーオフトランジスタの閾値電圧をＶｔｈ、ノーマリーオフトランジスタの最大ゲート定格電圧をＶｇ＿ｍａｘ、第４端部の電圧をＶｇ＿ｏｎ、第１容量をＣａ、第２容量をＣｂとしたときに、Ｖｔｈ＜（Ｃｂ／（Ｃａ＋Ｃｂ））Ｖｇ＿ｏｎ＜Ｖｇ＿ｍａｘである。
第１実施形態の電力変換システムの模式図である。 第１実施形態の半導体装置の回路図である。 Ｖｇ＿ｏｎの一例を示す模式図である。 第１実施形態の比較形態となる半導体装置の回路図である。 第２実施形態の半導体装置の回路図である。 第３実施形態の半導体装置の回路図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付す場合がある。また、一度説明した部材等については適宜その説明を省略する場合がある。
また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、又は、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。
また、本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
（第１実施形態）
本実施形態の半導体装置は、第１電極と、第２電極と、第１制御電極と、を有するノーマリーオフトランジスタと、第２電極に電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、第１制御電極に電気的に接続された第１端部と、第１電極に電気的に接続された第２端部と、を有し、第１容量成分を含む第１素子と、第１制御電極及び第１端部に電気的に接続された第３端部と、第４端部と、を有し、第２容量成分を含む第２素子と、を備え、ノーマリーオフトランジスタの閾値電圧をＶｔｈ、ノーマリーオフトランジスタの最大ゲート定格電圧をＶｇ＿ｍａｘ、第４端部の電圧をＶｇ＿ｏｎ、第１容量成分をＣａ、第２容量成分をＣｂとしたときに、Ｖｔｈ＜（Ｃｂ／（Ｃａ＋Ｃｂ））Ｖｇ＿ｏｎ＜Ｖｇ＿ｍａｘである。
そして、第１素子は、第５端部と、第６端部と、を有し、第１容量を含む第１コンデンサである。第１端部は第５端部であり、第２端部は第６端部であり、第１容量成分は第１容量である。
図１は、本実施形態の電力変換システム９００の模式図である。
電力変換システム９００は、電力変換装置８００と、モーター８１０と、を備える。
電力変換装置８００は、トランジスタ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆと、直流電源３００と、コンバータ４００と、平滑コンデンサ５００と、を備える。なお、後述するように、トランジスタ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆは、複数のトランジスタ、及びその他の素子等を含んでいてもかまわない。
直流電源３００は、直流電圧を出力する。コンバータ４００はＤＣ－ＤＣコンバータであり、直流電源３００が出力した直流電圧を、他の直流電圧に変換する。平滑コンデンサ５００は、コンバータ４００によって出力された電圧を平滑化する。
トランジスタ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆのそれぞれは、後述する半導体装置１００を有する。トランジスタ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆにより、平滑コンデンサ５００によって平滑化された直流電圧は交流に変換される。
例えば、トランジスタ２００ａは、第１トランジスタ電極２０２と第２トランジスタ電極２０４を有する。また、トランジスタ２００ｂは第３トランジスタ電極２０６と第４トランジスタ電極２０８を有する。トランジスタ２００ａとトランジスタ２００ｂは、第１トランジスタ電極２０２と第４トランジスタ電極２０８が電気的に接続されることにより、互いに電気的に接続されている。
同様に、トランジスタ２００ｃとトランジスタ２００ｄ及びトランジスタ２００ｅとトランジスタ２００ｆは、それぞれ互いに電気的に接続されている。
モーター８１０は、コイル８１０ｕ、８１０ｖ及び８１０ｗを有する。コイル８１０ｕ、８１０ｗ及び８１０ｖの一端は、互いに中性点８２０において電気的に接続されている。コイル８１０ｕの他端は、トランジスタ２００ａとトランジスタ２００ｂの間に電気的に接続されている。コイル８１０ｖの他端は、トランジスタ２００ｃとトランジスタ２００ｄの間に電気的に接続されている。また、コイル８１０ｗの他端は、トランジスタ２００ｅとトランジスタ２００ｆの間に電気的に接続されている。
なお、本実施形態の電力変換装置８００におけるグランドは、例えば、複数設けられた平滑コンデンサ５００の間に電気的に接続されていても良い。また、例えば、電力変換装置８００におけるグランドは、トランジスタ２００ｂとトランジスタ２００ｄとトランジスタ２００ｆが互いに電気的に接続された電線に、電気的に接続されていても良い。
図２は、本実施形態の半導体装置１００の回路図である。本実施形態の半導体装置１００は、例えば、定格電圧が６００Ｖや１２００Ｖのパワーモジュールである。
半導体装置１００は、ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０と、第１素子１と、第２素子５と、第１ダイオード８０と、第２ダイオード９０と、第３コンデンサ８５と、第３ダイオード７０と、抵抗７５と、ゲートドライブ回路９６と、信号源９７と、を備える。
ノーマリーオフトランジスタ１０は、第１電極１１と、第２電極１２と、第１制御電極１３と、を有する。
ノーマリーオフトランジスタ１０は、ゲートに電圧を入力しない場合にはドレイン電流が流れないトランジスタである。ノーマリーオフトランジスタ１０は、例えば、Ｓｉ（シリコン）半導体を用いたｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。例えば、第１電極１１はソース電極であり、第２電極１２はドレイン電極であり、第１制御電極１３はゲート電極である。しかし、ノーマリーオフトランジスタ１０は、これに限定されるものではない。例えば、ノーマリーオフトランジスタ１０は、ｐ型のＭＯＳＦＥＴであっても良い。
Ｃｇｓ１は、ノーマリーオフトランジスタ１０の寄生容量である。第１容量成分は、Ｃｇｓ１よりも１０倍以上大きいことが、ノーマリーオフトランジスタ１０の寄生容量Ｃｇｓ１に依存しない安定した電圧を第１制御電極１３と第１電極１１の間に入力するために好ましい。また、ノーマリーオフトランジスタ１０は、図示しない寄生ボディダイオードを備えている。
ノーマリーオフトランジスタ１０の耐圧は、例えば１０Ｖ以上３０Ｖ以下である。
ノーマリーオントランジスタ２０は、第３電極２１と、第４電極２２と、第２制御電極２３と、を有する。第３電極２１は、第２電極１２に電気的に接続されている。なお、第２端子１０２が第４電極２２に電気的に接続されている。
ノーマリーオントランジスタ２０は、ゲートに電圧を入力しない場合にもドレイン電流が流れるトランジスタである。ノーマリーオントランジスタ２０は、例えば、ＧａＮ系半導体を用いたＨＥＭＴである。例えば、第３電極２１はソース電極であり、第４電極２２はドレイン電極であり、第２制御電極２３はゲート電極である。
ノーマリーオントランジスタ２０の耐圧は、ノーマリーオフトランジスタ１０の耐圧より高い。ノーマリーオントランジスタ２０の耐圧は、例えば６００Ｖ以上１２００Ｖ以下である。
Ｃｇｓ２は、ノーマリーオントランジスタ２０の寄生容量である。
第１素子１は、第１端部２と、第２端部３と、を有する。第１端部２は、第１制御電極１３に電気的に接続されている。第２端部３は、第１電極１１に電気的に接続されている。
本実施形態における第１素子１は、第１コンデンサ３０である。第１コンデンサ３０は、第５端部３１と、第６端部３２を有する。また、第１コンデンサ３０は、第１容量Ｃ１を含む。第５端部３１は第１端部２であり、第６端部３２は第２端部３であり、第１容量成分Ｃａは第１容量Ｃ１である。なお、第１端子１０１が第６端部３２及び第１電極１１に電気的に接続されている。
第２素子５は、第３端部６と、第４端部７と、を有する。第３端部６は、第１制御電極１３及び第１端部２に電気的に接続されている。
本実施形態における第２素子５は、第２コンデンサ４０である。第２コンデンサ４０は、第７端部４１と、第８端部４２と、を有する。また、第２コンデンサ４０は、第２容量Ｃ２を含む。第７端部４１は第３端部６であり、第８端部４２は第４端部７であり、第２容量成分Ｃｂは第２容量Ｃ２である。
本実施形態の半導体装置１００は、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０を直列に電気的に接続することにより、ノーマリーオフ動作を実現する。例えば半導体装置１００がトランジスタ２００ｂ（図１）に用いられる場合、第３トランジスタ電極２０６は第１端子１０１を介して第１電極１１及び第６端部３２に電気的に接続され、第４トランジスタ電極２０８は第２端子１０２を介して第４電極２２に電気的に接続されている。
第３ダイオード７０は、アノード７１と、カソード７２と、を有する。カソード７２は、第４端部７（第８端部４２）に電気的に接続されている。
抵抗７５は、端部７６と、端部７７と、を有する。端部７６は、第４端部７（第８端部４２）及びカソード７２に電気的に接続されている。端部７７は、アノード７１に電気的に接続されている。抵抗７５は、第３ダイオード７０に並列に設けられている。
第１ダイオード８０は、アノード８１と、カソード８２と、を有する。アノード８１は、第２制御電極２３に電気的に接続されている。カソード８２は、第２電極１２（第３電極２１）に電気的に接続されている。
第３コンデンサ８５は、端部８６と、端部８７と、を有する。端部８６は、第２制御電極２３及びアノード８１に電気的に接続されている。
第２ダイオード９０は、アノード９１と、カソード９２と、を有する。アノード９１は、第２制御電極２３、アノード８１及び端部８６に電気的に接続されている。カソード９２は、端部８７に電気的に接続されている。第２ダイオード９０は、第３コンデンサ８５に並列に設けられている。
第１ダイオード８０、第２ダイオード９０及び第３ダイオード７０は、応答速度の速いショットキーバリアダイオードであることが好ましい。なお、第１ダイオード８０、第２ダイオード９０及び第３ダイオード７０は、ＰＮ接合ダイオードであっても、好ましく用いることができる。
第１コンデンサ３０、第２コンデンサ４０及び第３コンデンサ８５は、セラミックコンデンサであることが好ましい。周波数特性に優れているためである。しかし、第１コンデンサ３０、第２コンデンサ４０及び第３コンデンサ８５としては、他のフィルムコンデンサ、アルミ電解コンデンサ、又はタンタル電解コンデンサ等であっても好ましく用いることができる。
信号源９７は、例えば方形波等の信号を出力する。
ゲートドライブ回路９６は、信号源９７、アノード７１、端部７７、端部８７及びカソード９２に接続されている。ゲートドライブ回路９６は、信号源９７から出力された信号に基づいて、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０を駆動する信号を出力する。
ゲートドライブ回路９６は、複数の素子がワンチップ化されたＩＣ、又は、複数の電子部品が配置された電子回路基板である。
ノーマリーオフトランジスタ１０の閾値電圧をＶｔｈ、ノーマリーオントランジスタ２０の最大ゲート定格電圧をＶｇ＿ｍａｘ、第４端部７の電圧をＶｇ＿ｏｎ、第１容量成分をＣａ、第２容量成分をＣｂとしたとき、Ｖｔｈ＜（Ｃｂ／（Ｃａ＋Ｃｂ））Ｖｇ＿ｏｎ＜Ｖｇ＿ｍａｘである。なお、第３ダイオード７０及び抵抗７５における電圧降下を無視すれば、第４端部７の電圧Ｖｇ＿ｏｎは、ゲートドライブ回路９６の出力電圧と等しいと考えてよい。以下は、ゲートドライブ回路９６の出力電圧がＶｇ＿ｏｎであるものとして記載する。なお、Ｖｇ＿ｏｎは、第１端子１０１又は第１電極１１の電圧を基準として測定される電圧である。ここで、「電圧を基準」とは、例えば、「電圧を０Ｖとする」ということである。
図３は、Ｖｇ＿ｏｎの一例を示す模式図である。図３（ａ）は、ゲートドライブ回路９６の出力電圧が、時間ｔ１の間に出力される０Ｖと、時間ｔ２の間に出力されるＶｇ＿ｏｎと、の繰り返しとなる方形波である場合を示している。図３（ｂ）は、ゲートドライブ回路９６の出力電圧が、時間ｔ１の間に出力されるＶ１と、時間ｔ２の間に出力されるＶ１とＶ２の和と、の繰り返しとなる方形波である場合を示している。図３（ｂ）の場合は、Ｖｇ＿ｏｎ＝Ｖ１＋Ｖ２（Ｖｇ＿ｏｎ＝｜Ｖ１｜＋｜Ｖ２｜）である。図３（ｃ）は、時間ｔ１の間に負の電圧が出力される場合を示している。図３（ｃ）の場合は、Ｖｇ＿ｏｎ＝｜Ｖ２｜－｜Ｖ１｜である。このように、ゲートドライブ回路９６の出力電圧は、時間変化する電圧である。そして、例えば、ゲートドライブ回路９６の出力電圧のうちの、最大の電圧がＶｇ＿ｏｎである。なお、図３ではｔ１＝ｔ２として図示を行ったが、ｔ１とｔ２は異なっていてもかまわない。また、ゲートドライブ回路９６の出力電圧の時間変化の仕方は、図３に示したものに限定されない。また、Ｖｇ＿ｏｎは、市販のオシロスコープ等を用いて容易に測定することが出来る。
次に、本実施形態の半導体装置１００の動作について述べる。
例えば信号源９７及びゲートドライブ回路９６を用いて、図３（ａ）に示すような、０Ｖと、Ｖｇ＿ｏｎを往復する方形波を出力する。
ゲートドライブ回路９６からＶｇ＿ｏｎが出力されているとき、第３コンデンサ８５から第１ダイオード８０を経由して電流が流れる。第２制御電極２３と第３電極２１の間には、第１ダイオード８０の順方向電圧ＶＦに相当する電圧が入力される。これにより、ノーマリーオントランジスタ２０は、オンになる。一方、ゲートドライブ回路９６から０Ｖが出力されているときには、寄生容量Ｃｇｓ２から第３コンデンサ８５へと電流が流れる。第２制御電極２３と第３電極２１の間には、ＶＦとＶｇ＿ｏｎの差分に相当する負の電圧（ＶＦ－Ｖｇ＿ｏｎ）が入力される。これにより、ノーマリーオントランジスタ２０をオフにすることが可能である。
また、ゲートドライブ回路９６からＶｇ＿ｏｎが出力されているとき、第１制御電極１３と第１電極１１の間に入力される電圧は、（Ｃｂ／（Ｃａ＋Ｃｂ））Ｖｇ＿ｏｎである。これにより、Ｖｔｈ＜（Ｃｂ／（Ｃａ＋Ｃｂ））Ｖｇ＿ｏｎであれば、ノーマリーオフトランジスタ１０はオンになる。また、ゲートドライブ回路９６から０Ｖが出力されているときには、ノーマリーオフトランジスタ１０は、オフになる。
ここで、半導体装置１００がオフからオンに移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０が先にオンすることが望ましい。もし、ノーマリーオントランジスタ２０が先にオンすると、第２電極１２と第３電極２１との接続部に高い電圧が加わるため、耐圧の低いノーマリーオフトランジスタ１０の特性が劣化する恐れがあるからである。
本実施形態の半導体装置１００では、半導体装置１００がオフ状態からオン状態に移行する際には、ゲートドライブ回路９６から出力された電流は、第３ダイオード７０を流れる。このため、第１制御電極１３の充電には、抵抗７５の影響は受けない。従って、第１制御電極１３を速やかに充電出来る。よって、半導体装置１００がオフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０を確実に先にオンさせることが可能となる。
また、抵抗７５を設けることにより、ノーマリーオフトランジスタ１０のオフのタイミングを、ノーマリーオントランジスタ２０のオフのタイミングから所望の時間だけ遅延させることが出来る。
なお、信号源９７及びゲートドライブ回路９６により０Ｖが出力され、ノーマリーオフトランジスタ１０及びノーマリーオントランジスタ２０が共にオフである場合を考える。第４電極２２に高い電圧が加わると、第３電極２１の電圧が高くなる。このときに、ノーマリーオントランジスタ２０のオフ状態が保たれないおそれがある。そのため、第２ダイオード９０を設けて、ゲートドライブ回路９６と第２制御電極２３を短絡させて、ノーマリーオントランジスタ２０のオフ状態が保たれるようにしている。
次に、本実施形態の半導体装置１００の作用効果を記載する。
図４は、本実施形態の比較形態となる半導体装置１０００の回路図である。第１素子１及び第２素子５が設けられていない点が、半導体装置１００と異なっている。
例えば、ノーマリーオントランジスタ２０がＧａＮ（窒化ガリウム）系半導体を用いたＨＥＭＴである場合、ノーマリーオントランジスタ２０をオフさせるためには、負の電圧（ＶＦ－Ｖｇ＿ｏｎ）の絶対値が、例えば７Ｖ以上１５Ｖ以下の程度であることが好ましい。ここで、ＶＦは一般に１Ｖ程度であり小さいため、例えばＶｇ＿ｏｎが８Ｖ以上１６Ｖ以下の程度であることが好ましいことになる。
しかし、このようなＶｇ＿ｏｎが第１制御電極１３と第１電極１１の間に入力された場合、Ｖｇ＿ｏｎが高すぎるためにノーマリーオフトランジスタ１０が破壊されてしまうおそれがある。
ノーマリーオフトランジスタ１０の破壊を抑制するために、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０それぞれに、信号源とゲートドライブ回路を設けることが考えられる。しかし、一つの半導体装置１００の中に信号源とゲートドライブ回路がそれぞれ２個ずつ設けられるため、構造が複雑になるという問題があった。
また、構造を簡易にするため、第２制御電極２３を第１電極１１に電気的に接続することが考えられる。しかしこの場合には、ノーマリーオントランジスタ２０のオンオフを制御することが困難になるという問題があった。
本実施形態の半導体装置１００は、第１制御電極１３に電気的に接続された第１端部２と、第１電極１１に電気的に接続された第２端部３と、を有し、第１容量成分を含む第１素子１を有する。また、本実施形態の半導体装置１００は、第１制御電極１３及び第１端部２に電気的に接続された第３端部６と、第４端部７と、を有し、第２容量成分を含む第２素子５と、を有する。
ゲートドライブ回路９６から出力される電圧Ｖｇ＿ｏｎは、第１容量成分と第２容量成分により電圧が分圧され、第１制御電極１３と第１電極１１の間に入力される。すなわち、Ｖｇ＿ｏｎよりも低い電圧が第１制御電極１３と第１電極１１の間に入力されるため、ノーマリーオフトランジスタ１０が破壊されてしまうおそれが抑制される。このため、簡易な構造を有する半導体装置の提供が可能となる。
また、ノーマリーオフトランジスタ１０の閾値電圧をＶｔｈ、ノーマリーオフトランジスタ１０の最大ゲート定格電圧をＶｇ＿ｍａｘ、第４端部７の電圧をＶｇ＿ｏｎ、第１容量成分をＣａ、第２容量成分をＣｂとしたときに、Ｖｔｈ＜（Ｃｂ／（Ｃａ＋Ｃｂ））Ｖｇ＿ｏｎ＜Ｖｇ＿ｍａｘであることが好ましい。ここで、（Ｃｂ／（Ｃａ＋Ｃｂ））Ｖｇ＿ｏｎは、第１容量成分と第２容量成分により電圧Ｖｇ＿ｏｎが分圧された電圧である。ノーマリーオフトランジスタ１０をオンさせるためにはＶｔｈ＜（Ｃｂ／（Ｃａ＋Ｃｂ））Ｖｇ＿ｏｎであることが好ましい。また、ノーマリーオフトランジスタ１０を破壊しないためには、（Ｃｂ／（Ｃａ＋Ｃｂ））Ｖｇ＿ｏｎ＜Ｖｇ＿ｍａｘであることが好ましい。
本実施形態の半導体装置によれば、簡易な構造を有する半導体装置の提供が可能となる。
（第２実施形態）
本実施形態の半導体装置においては、第１素子１は、第１アノード５１と、第１カソード５２と、を有し、第１接合容量Ｃｘを含む第１ツェナーダイオード５０である。第１端部２は第１カソード５２であり、第２端部３は第１アノード５１であり、第１容量成分Ｃａは第１接合容量Ｃｘである。また、第２素子５は、第２アノード６１と、第２カソード６２と、を有し、第２接合容量Ｃｙを含む第２ツェナーダイオード６０であり、第３端部６は第２アノード６１であり、第４端部７は第２カソード６２であり、第２容量成分Ｃｂは第２接合容量Ｃｙである。
ここで、第１実施形態と重複する内容の記載は省略する。
図５は、本実施形態の半導体装置１１０の回路図である。
第１ツェナーダイオード５０は、第１制御電極１３の電圧が高くなりすぎたときに、第１制御電極１３に蓄積された電荷を、第１カソード５２から第１アノード５１へと逃がす役割を有する。また、第１ツェナーダイオード５０の第１接合容量Ｃｘは第１容量成分Ｃａとして用いられる。
第１ツェナーダイオード５０の第１降伏電圧をＶｚ（Ｄ1）としたとき、Ｖｚ（Ｄ１）＜Ｖｇ＿ｍａｘであることが好ましい。Ｖｚ（Ｄ１）≧Ｖｇ＿ｍａｘであるとすると、Ｖｇ＿ｍａｘ以上の電圧が第１制御電極１３と第１電極１１の間に入力され、ノーマリーオフトランジスタ１０が破壊されるおそれがあるためである。
第２ツェナーダイオード６０は、第１制御電極１３と第１電極１１の間に入力される電圧が低くなりすぎた場合に、ゲートドライブ回路９６から出力される電圧により第１制御電極１３と第１電極１１の間に入力される電圧を高くする役割を有する。また、第２ツェナーダイオード６０の第２接合容量Ｃｙは第２容量成分Ｃｂとして用いられる。
第２ツェナーダイオード６０の第２降伏電圧をＶｚ（Ｄ２）としたときに、Ｖｚ（Ｄ２）＜Ｖｇ＿ｏｎ－Ｖｔｈであることが好ましい。これは、第２ツェナーダイオード６０の第２降伏電圧の分だけ第１制御電極１３と第１電極１１の間に入力される電圧が低くなるため、ノーマリーオフトランジスタ１０を動作させるためには、これを補うようにゲートドライブ回路９６から出力される電圧Ｖｇ＿ｏｎを高くすることが好ましいということを意味する。
言い換えると、第１ツェナーダイオード５０及び第２ツェナーダイオード６０により、第１制御電極１３と第１電極１１の間に入力される電圧の範囲が限定される。このため、ノーマリーオフトランジスタ１０の動作が安定し、さらに破壊の発生が抑制される。
本実施形態の半導体装置によれば、簡易な構造を有する半導体装置の提供が可能となる。
（第３実施形態）
本実施形態の半導体装置は、第１コンデンサ３０に対し第１ツェナーダイオード５０が並列に接続されている点と、第２コンデンサ４０に対し第２ツェナーダイオード６０が並列に接続されている点で、第１実施形態と異なっている。
ここで、第１実施形態及び第２実施形態と重複する内容の記載は省略する。
図６は、本実施形態の半導体装置１２０の回路図である。
第１コンデンサ３０の第５端部３１に第１ツェナーダイオード５０の第１カソード５２が電気的に接続されている。第１コンデンサ３０の第６端部３２に第１ツェナーダイオード５０の第１アノード５１が電気的に接続されている。第１ツェナーダイオード５０は、第１コンデンサ３０に並列に接続されている。
また、第２コンデンサ４０の第７端部４１に第２ツェナーダイオード６０の第２アノード６１が電気的に接続されている。第２コンデンサ４０の第８端部４２に第２ツェナーダイオード６０の第２カソード６２が電気的に接続されている。第２ツェナーダイオード６０は、第２コンデンサ４０に並列に接続されている。
第１容量成分Ｃａ及び第２容量成分Ｃｂは、第１コンデンサ３０の第１容量Ｃ１及び第２コンデンサ４０の第２容量Ｃ２とすることが好ましい。第１ツェナーダイオード５０の第１接合容量Ｃｘ及び第２ツェナーダイオード６０の第２接合容量Ｃｙは、印加される電圧により変化する可能性がある。そのため、第１コンデンサ３０の第１容量Ｃ１及び第２コンデンサ４０の第２容量Ｃ２を用いた方が、ゲートドライブ回路９６から出力される電圧Ｖｇ＿ｏｎを高精度で見積もることが容易であるためである。
なお、さらに高精度に電圧Ｖｇ＿ｏｎを見積もるためには、第１容量成分Ｃａを、第１コンデンサ３０の第１容量Ｃ１及び第１ツェナーダイオード５０の第１接合容量Ｃｘが並列に接続された場合の合成容量（Ｃ１Ｃｘ／（Ｃ１＋Ｃｘ））とすることが好ましい。さらに、第２容量成分Ｃｂを、第２コンデンサ４０の第２容量Ｃ２及び第２ツェナーダイオード６０の第２接合容量Ｃｙが並列に接続された場合の合成容量（Ｃ２Ｃｙ／（Ｃ２＋Ｃｙ））とすることが好ましい。
本実施形態の半導体装置によれば、簡易な構造を有する半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 第１素子
２ 第１端部
３ 第２端部
５ 第２素子
６ 第３端部
７ 第４端部
１０ ノーマリーオフトランジスタ
１１ 第１電極
１２ 第２電極
１３ 第１制御電極
２０ ノーマリーオントランジスタ
２１ 第３電極
２２ 第４電極
２３ 第２制御電極
３０ 第１コンデンサ
３１ 第５端部
３２ 第６端部
４０ 第２コンデンサ
４１ 第７端部
４２ 第８端部
５０ 第１ツェナーダイオード
５１ 第１アノード
５２ 第１カソード
６０ 第２ツェナーダイオード
６１ 第２アノード
６２ 第２カソード
７０ 第３ダイオード
７１ アノード
７２ カソード
７５ 抵抗
７６ 端部
７７ 端部
８０ 第１ダイオード
８１ アノード
８２ カソード
８５ 第３コンデンサ
８６ 端部
８７ 端部
９０ 第２ダイオード
９１ アノード
９２ カソード
１００ 半導体装置
１１０ 半導体装置
１２０ 半導体装置

Claims (4)

  1. 第１電極と、第２電極と、第１制御電極と、を有するノーマリーオフトランジスタと、
    前記第２電極に電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、
    前記第１制御電極に電気的に接続された第１端部と、前記第１電極に電気的に接続された第２端部と、を有し、第１容量を含む第１コンデンサと、
    前記第１端部に電気的に接続された第１カソードと、前記第２端部に電気的に接続された第１アノードと、を有し、前記第１コンデンサに並列に接続され、第１接合容量を有する第１ツェナーダイオードと、
    前記第１制御電極及び前記第１端部に電気的に接続された第３端部と、第４端部と、を有し、第２容量を含む第２コンデンサと、
    前記第３端部に電気的に接続された第２アノードと、前記第４端部に電気的に接続された第２カソードと、を有し、前記第２コンデンサに並列に接続され、第２接合容量を有する第２ツェナーダイオードと、
    前記第２制御電極に電気的に接続された第３アノードと、前記第３電極に電気的に接続された第３カソードと、を有する第１ダイオードと、
    前記第２制御電極に電気的に接続された第４アノードと、第４カソードと、を有する第２ダイオードと、
    前記第４アノードに電気的に接続された第９端部と、前記第４カソードに電気的に接続された第１０端部と、を有し前記第２ダイオードに並列に接続された第３コンデンサと、
    前記第４端部に電気的に接続された第５カソードと、第５アノードと、を有する第３ダイオードと、
    前記第５カソードに電気的に接続された第１１端部と、前記第５アノードに電気的に接続された第１２端部と、を有し前記第３ダイオードに並列に接続された抵抗と、
    を備え、
    前記ノーマリーオフトランジスタの閾値電圧をＶｔｈ、前記ノーマリーオフトランジスタの最大ゲート定格電圧をＶｇ＿ｍａｘ、前記第４端部の電圧をＶｇ＿ｏｎ、前記第１容量をＣａ、前記第２容量をＣｂとしたときに、
    Ｖｔｈ＜（Ｃｂ／（Ｃａ＋Ｃｂ））Ｖｇ＿ｏｎ＜Ｖｇ＿ｍａｘ
    である半導体装置。
  2. 前記第１ツェナーダイオードの第１降伏電圧をＶｚ（Ｄ1）としたときに、
    Ｖｚ（Ｄ１）＜Ｖｇ＿ｍａｘ
    である請求項１記載の半導体装置。
  3. 前記第２ツェナーダイオードの第２降伏電圧をＶｚ（Ｄ２）としたときに、
    Ｖｚ（Ｄ２）＜Ｖｇ＿ｏｎ－Ｖｔｈ
    である請求項１又は請求項２記載の半導体装置。
  4. 前記第１容量は、前記ノーマリーオフトランジスタの寄生容量Ｃ ｇｓ１ よりも１０倍以上大きい、
    請求項１乃至請求項３いずれか一項記載の半導体装置。
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