JP2016149596A - 差動回路 - Google Patents

Abstract

【課題】オフセットを抑え、応答速度の低下を抑制しつつも、素子数を抑えることのできる差動回路を提供する。
【解決手段】第１定電流回路５と、第１定電流回路と同じ定電流値の第２定電流回路６と、第１定電流回路と接続された電流流入端、第１入力電圧が印加される電流流出端Ｖｍ、及び前記電流流入端と短絡されたゲートを有する第１トランジスタ１と、第１トランジスタの前記電流流入端と接続されたゲート及び第２入力電圧が印加される電流流出端Ｖｐを有する第２トランジスタ２を含むカレントミラーと、前記カレントミラーの出力電流に基づく電流が流れる箇所と第２定電流回路との接続点に接続される電流出力端Ｔｏｕｔと、を備える。
【選択図】図１

Description

本発明は、差動回路に関する。

従来より、２つの入力電圧の差分に応じた電流が出力される差動回路が知られている。従来の差動回路の一例を図７に示す。

図７に示す従来の差動回路ＤＦ１００は、トランジスタ１０１〜１０８と、定電流回路１０９から構成される。差動対をなすｐチャネルＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）であるトランジスタ１０１、１０２の各々のソースは、定電流源１０９を介して電源電圧の印加端に接続される。トランジスタ１０１のゲートには入力電圧Ｖｐが、トランジスタ１０２のゲートには入力電圧Ｖｍがそれぞれ印加される。

ドレインとゲートが短絡されたｎチャネルＭＯＳＦＥＴであるトランジスタ１０３と、ｎチャネルＭＯＳＦＥＴであるトランジスタ１０４から第１カレントミラーが構成され、トランジスタ１０３のドレインにトランジスタ１０１のドレインが接続される。トランジスタ１０３、１０４の各ソースは接地端に接続される。

ドレインとゲートが短絡されたｎチャネルＭＯＳＦＥＴであるトランジスタ１０５と、ｎチャネルＭＯＳＦＥＴであるトランジスタ１０６から第２カレントミラーが構成され、トランジスタ１０２のドレインにトランジスタ１０５のドレインが接続される。トランジスタ１０５、１０６の各ソースは接地端に接続される。

ドレインとゲートが短絡されたｐチャネルＭＯＳＦＥＴであるトランジスタ１０７と、ｐチャネルＭＯＳＦＥＴであるトランジスタ１０８から第３カレントミラーが構成され、トランジスタ１０７のドレインにトランジスタ１０６のドレインが接続され、トランジスタ１０８のドレインにトランジスタ１０４のドレインが接続される。トランジスタ１０７、１０８の各ソースは電源電圧の印加端に接続される。トランジス１０８のドレインとトランジスタ１０４のドレインとの接続点は、出力端Ｔｏｕｔに接続される。

入力電圧Ｖｐ及びＶｍに応じた配分でトランジスタ１０１、１０２各々にドレイン電流がながれる。そして、トランジスタ１０１に流れるドレイン電流を入力として、第１カレントミラーにより出力電流Ｉ１０１が流れる。また、トランジスタ１０２に流れるドレイン電流を入力として第２カレントミラー及び第３カレントミラーにより出力電流Ｉ１０２が流れる。

特開２００９−１５６８３５号公報（第５図）

本来、入力電圧ＶｐとＶｍが同じ電圧であれば、出力電流Ｉ１０１とＩ１０２は釣り合い、出力端Ｔｏｕｔから電流は出力されないはずであるが、実際には差動対をなすトランジスタ１０１、１０２の特性バラツキによって出力電流Ｉ１０１とＩ１０２のバランスが崩れることが生じうる。即ち、出力端Ｔｏｕｔから電流が出力され、オフセットが生じうる。

そこで、トランジスタＶｐとＶｍのゲート幅を大きくする、及び／又はゲート長を短くすることでゲインを大きくし、特性バラツキを抑えることにより、オフセットを抑えることが考えられる。しかしながら、その場合は、ゲインが大きくなることにより、ミラー容量が大きくなり、応答速度が遅くなるという問題点があった。

そこで、例えば図８に示すように、図７に示したトランジスタ１０１、１０２の前段側に、定電流回路１１０、トランジスタ１１１、１１２、及び抵抗１１３、１１４から成る構成を設け、更に前段側に、定電流回路１１５、トランジスタ１１６、１１７、及び抵抗１１８、１１９から成る構成を設け、トランジスタ１１６のゲートに入力電圧Ｖｐ、トランジスタ１１７のゲートに入力電圧Ｖｍを印加させる多段構成を採ることも考えられる。これにより、各トランジスタのゲインは小さくしてミラー容量は小さくしつつも、全体としてのゲインを大きくすることができる。しかしながら、素子数が増えてしまうという問題点があった。

なお、特許文献１には、差動回路を用いた過電流保護回路の従来例が示されており、バイポーラトランジスタを用いた構成が開示されているが、上記のようにＭＯＳＦＥＴ等でのゲートサイズの設定による特性バラツキの抑制やそれに伴う応答速度の問題点については特許文献１では何ら示唆されていない。

上記状況に鑑み、本発明は、オフセットを抑え、応答速度の低下を抑制しつつも、素子数を抑えることのできる差動回路を提供することを目的とする。

上記目的を達成するために本発明の一態様に係る差動回路は、
第１定電流回路と、
第１定電流回路と同じ定電流値の第２定電流回路と、
第１定電流回路と接続された電流流入端、第１入力電圧が印加される電流流出端、及び前記電流流入端と短絡されたゲートを有する第１トランジスタと、第１トランジスタの前記電流流入端と接続されたゲート及び第２入力電圧が印加される電流流出端を有する第２トランジスタを含むカレントミラーと、
前記カレントミラーの出力電流に基づく電流が流れる箇所と第２定電流回路との接続点に接続される電流出力端と、を備える構成としている（第１の構成）。

このような構成によれば、ゲート幅を大きくする、及び／又はゲート長を短くすることにより第１トランジスタと第２トランジスタのゲインを大きくして特性バラツキを抑えることにより、第１入力電圧と第２入力電圧のバランスが取れているときの電流出力端から出力される電流のオフセットを抑えることができる。また、このようにゲインが大きくなりミラー容量が大きくなったとしても、第１入力電圧又は第２入力電圧の変化は即座にカレントミラーの出力電流の変化に変換されるので、応答速度の低下を抑制できる。更に、差動回路を構成する素子の数を抑えることもできる。

また、上記第１の構成において、第２トランジスタの電流流入端と入力端が接続されると共に第２定電流回路と出力端が接続される第２カレントミラーを更に備え、第２カレントミラーの前記出力端と第２定電流回路との接続点に前記電流出力端が接続されることとしてもよい（第２の構成）。

また、上記第２の構成において、第２カレントミラーは、ドレインとゲートが短絡されてソースが電源電圧の印加端に接続された第１ｐチャネルＭＯＳＦＥＴと、第１ｐチャネルＭＯＳＦＥＴの前記ゲートとゲートが接続されてソースが前記電源電圧の印加端に接続された第２ｐチャネルＭＯＳＦＥＴを含むこととしてもよい（第３の構成）。

上記第１〜第３のいずれかの構成において、前記電流出力端の後段側に接続される少なくとも一つのインバータを含むインバータ段を更に備えることとしてもよい（第４の構成）。

また、上記第１〜第４のいずれかの構成において、第１トランジスタは、第１入力電圧がソースに印加されるｎチャネルＭＯＳＦＥＴであり、第２トランジスタは、第２入力電圧がソースに印加されるｎチャネルＭＯＳＦＥＴであることとしてもよい（第５の構成）。

また、上記第１〜第５のいずれかの構成において、電流検出用の電圧信号及び基準電圧がそれぞれ第１入力電圧と第２入力電圧のいずれかとして印加されることとしてもよい（第６の構成）。

また、上記第６の構成において、前記電流検出用の電圧信号は、同期整流型スイッチング電源装置における同期整流トランジスタに流れる電流に基づく電圧信号であり、前記基準電圧は接地電位であることとしてもよい（第７の構成）。

また、本発明の別態様に係る電源装置は、上記第６又は第７の構成とした差動回路を備える（第８の構成）。

また、本発明の別態様に係る電源装置は、上段側の出力トランジスタと下段側の同期整流トランジスタのオンオフ制御に応じて入力電圧から所望の出力電圧を生成する出力段と、
前記電流検出用の電圧信号は、前記出力トランジスタと前記同期整流トランジスタとの接続点の電圧信号である上記第７の構成の差動回路と、を備えることとしている（第９の構成）。

また、本発明の別態様に係る電子機器は、上記第８又は第９の構成とした電源装置を備える。

本発明の差動回路によると、オフセットを抑え、応答速度の低下を抑制しつつも、素子数を抑えることが可能となる。

本発明の一実施形態に係る差動回路の回路図である。 本発明の一実施形態に係る差動回路の変形例を示す図である。 本発明の一実施形態に係るスイッチング電源装置の全体構成を示すブロック図である。 重負荷時のスイッチング動作を示すタイミングチャートである。 軽負荷時の逆流遮断動作を示すタイミングチャートである。 本発明の一実施形態に係るスマートフォンの外観図である。 従来例に係る差動回路の回路図である。 従来例に係る差動回路の変形例を示す図である。

以下に本発明の一実施形態について図面を参照して説明する。本発明の一実施形態に係る差動回路の回路図を図１に示す。

図１に差動回路ＤＦ１は、トランジスタ１〜４と、定電流回路５、６を備えている。ドレインとゲートが短絡されたｎチャネルＭＯＳＦＥＴであるトランジスタ１と、ｎチャネルＭＯＳＦＥＴであるトランジスタ２から第１カレントミラーが構成される。トランジスタ１のドレインには、定電流回路５を介して電源電圧の印加端が接続される。トランジスタ１のソースに、入力電圧Ｖｍが印加される。

トランジスタ２のソースに入力電圧Ｖｐが印加される。ドレインとゲートが短絡されたｐチャネルＭＯＳＦＥＴであるトランジスタ３と、ｐチャネルＭＯＳＦＥＴであるトランジスタ４から第２カレントミラーが構成される。トランジスタ３のドレインには、トランジスタ２のドレインが接続される。トランジスタ３、４の各ソースには電源電圧の印加端が接続される。そして、トランジスタ４のドレインは、定電流回路６を介して接地端に接続される。トランジスタ４のドレインと定電流回路６との接続点は、出力端Ｔｏｕｔに接続される。

理想的には、入力電圧ＶｍとＶｐが同じ電圧でバランスが取れている場合は、トランジスタ１を流れる定電流回路５による定電流と同じ値の電流がトランジスタ２に流れる。その流れる電流を入力として第２カレントミラーにより出力電流Ｉ２が流れる。定電流回路５、６に流れる定電流は同じ値に設定しているので、出力電流Ｉ２と定電流回路６を流れる電流は釣り合い、出力端Ｔｏｕｔから電流は出力されない。そして、入力電圧ＶｐとＶｍのバランスが崩れた場合は、それに応じてトランジスタ２に定電流回路５の定電流とは異なる電流が流れるので、出力電流Ｉ２と定電流回路６を流れる電流のバランスが崩れ、出力端Ｔｏｕｔから電流が出力される。

しかしながら、実際には、トランジスタ１、２の特性バラツキによって、入力電圧ＶｍとＶｐのバランスが取れていても、出力電流Ｉ２と定電流回路６を流れる電流のバランスは崩れ、出力端Ｔｏｕｔから電流が出力されることが起こりうる。即ち、オフセットが生じうる。

そこで、トランジスタ１、２のゲート幅を大きくする、及び／又はゲート長を短くすることでゲインを大きくし、特性バラツキを抑えることで、オフセットを抑えることができる。また、このようにゲインが大きくなってミラー容量が大きくなったとしても、本実施形態では、トランジスタ２のゲートではなく、ソースに入力電圧Ｖｐを印加するようにしているので、入力電圧Ｖｐの変化は即座にドレイン電流の変化に変換され、応答速度の低下を招くこともない（なお、入力電圧Ｖｍの変化に対しても同様である）。また、差動回路ＤＦ１を構成する素子の数を抑えることもできる。

また、図２に示す差動回路ＤＦ１’のように、出力端Ｔｏｕｔの後段側に少なくとも一つのインバータから成るインバータ段ＩＶ１１を設けてもよい。このような構成によれば、差動回路ＤＦ１’をコンパレータとして機能させることができる。

＜電源装置への適用例＞
次に、本実施形態に係る差動回路の好適な適用例として電源装置を挙げて説明する。
＜＜スイッチング電源装置＞＞
図３は、スイッチング電源装置の全体構成を示すブロック図である。本構成例のスイッチング電源装置２５は、非線形制御方式（ボトム検出オン時間固定方式）によって入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する降圧型ＤＣ／ＤＣコンバータである。スイッチング電源装置２５は、半導体装置１０と、半導体装置１０に外付けされた種々のディスクリート部品（ｎチャネルＭＯＳ電界効果トランジスタＮ１及びＮ２、コイルＬ１、コンデンサＣ１、並びに、抵抗Ｒ１及びＲ２）によって形成されるスイッチ出力段２０と、を有する。

半導体装置１０は、スイッチング電源装置２５の全体動作を統括的に制御する主体（いわゆる電源制御ＩＣ）である。半導体装置１０は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ７（上側ゲート端子Ｔ１、下側ゲート端子Ｔ２、スイッチ端子Ｔ３、帰還端子Ｔ４、入力電圧端子Ｔ５、出力電圧端子Ｔ６、及び、接地端子Ｔ７）を備えている。

外部端子Ｔ１は、トランジスタＮ１のゲートに接続されている。外部端子Ｔ２は、トランジスタＮ２のゲートに接続されている。外部端子Ｔ３は、スイッチ電圧Ｖｓｗの印加端（トランジスタＮ１のソースとトランジスタＮ２のドレインとの接続ノード）に接続されている。外部端子Ｔ４は、分圧電圧Ｖｄｉｖの印加端（抵抗Ｒ１と抵抗Ｒ２との接続ノード）に接続されている。外部端子Ｔ５は、入力電圧Ｖｉｎの印加端に接続されている。外部端子Ｔ６は、出力電圧Ｖｏｕｔの印加端に接続されている。外部端子Ｔ７は、接地端に接続されている。

次に、半導体装置１０に外付けされるディスクリート部品の接続関係について述べる。トランジスタＮ１のドレインは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＮ２のソースは、接地端に接続されている。トランジスタＮ１のソースとトランジスタＮ２のドレインは、いずれもコイルＬ１の第１端に接続されている。コイルＬ１の第２端とコンデンサＣ１の第１端は、いずれも出力電圧Ｖｏｕｔの印加端に接続されている。コンデンサＣ１の第２端は、接地端に接続されている。抵抗Ｒ１と抵抗Ｒ２は、出力電圧Ｖｏｕｔの印加端と接地端との間に直列に接続されている。

トランジスタＮ１は、外部端子Ｔ１から入力されるゲート信号Ｇ１に応じてオン／オフ制御される出力トランジスタである。トランジスタＮ２は、外部端子Ｔ２から入力されるゲート信号Ｇ２に応じてオン／オフ制御される同期整流トランジスタである。なお、整流素子としては、トランジスタＮ２に代えてダイオードを用いても構わない。また、トランジスタＮ１およびＮ２は、半導体装置１０に内蔵することも可能である。コイルＬ１とコンデンサＣ１は、外部端子Ｔ３に現れる矩形波状のスイッチ電圧Ｖｓｗを整流平滑して出力電圧Ｖｏｕｔを生成する整流平滑部として機能する。抵抗Ｒ１及びＲ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｄｉｖを生成する分圧電圧生成部として機能する。

次に、半導体装置１０の内部構成について述べる。半導体装置１０には、リップルインジェクション回路１１と、基準電圧生成回路１２と、メインコンパレータ１３と、ワンショットパルス生成回路１４と、ＲＳフリップフロップ１５と、オン時間設定回路１６と、ゲートドライバ回路１７と、逆流検出回路１８と、が集積化されている。

リップルインジェクション回路１１は、分圧電圧Ｖｄｉｖにリップル電圧Ｖｒｐｌ（コイルＬ１に流れるコイル電流ＩＬを模擬した疑似リップル成分）を加算して帰還電圧Ｖｆｂ（＝Ｖｄｉｖ＋Ｖｒｐｌ）を生成する。このようなリップルインジェクション技術を導入すれば、出力電圧Ｖｏｕｔ（延いては分圧電圧Ｖｄｉｖ）のリップル成分がそれほど大きくなくても安定したスイッチング制御を行うことができるので、コンデンサＣ１としてＥＳＲの小さい積層セラミックコンデンサなどを用いることが可能となる。ただし、出力電圧Ｖｏｕｔのリップル成分が十分に大きい場合には、リップルインジェクション回路１１を省略することも可能である。

基準電圧生成回路１２は、所定の基準電圧Ｖｒｅｆを生成する。

メインコンパレータ１３は、反転入力端（−）に入力される帰還電圧Ｖｆｂと、非反転入力端（＋）に入力される基準電圧Ｖｒｅｆとを比較して比較信号Ｓ１を生成する。比較信号Ｓ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときにローレベルとなり、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときにハイレベルとなる。

ワンショットパルス生成回路１４は、比較信号Ｓ１の立上りエッジをトリガとしてセット信号Ｓ２にワンショットパルスを生成する。

ＲＳフリップフロップ１５は、セット端（Ｓ）に入力されるセット信号Ｓ２の立上りエッジで出力信号Ｓ４をハイレベルにセットし、リセット端（Ｒ）に入力されるリセット信号Ｓ３の立上りエッジで出力信号Ｓ４をローレベルにリセットする。

オン時間設定回路１６は、ＲＳフリップフロップ１５の反転出力信号Ｓ４Ｂ（出力信号Ｓ４の論理反転信号）がローレベルに立ち下げられてから、所定のオン時間Ｔｏｎが経過した後、リセット信号Ｓ３にワンショットパルスを生成する。

ゲートドライバ回路１７は、ＲＳフリップフロップ１５の出力信号Ｓ４に応じてゲート信号Ｇ１及びＧ２を生成し、トランジスタＮ１及びＮ２を相補的にスイッチングさせる。なお、本明細書中で用いられる「相補的」という文言の意味には、トランジスタＮ１及びＮ２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタＮ１及びＮ２のオン／オフ遷移タイミングに遅延が与えられている場合（同時オフ期間（デッドタイム）が設けられている場合）も含む。

逆流検出回路１８は、コイル電流ＩＬの逆流（コイルＬ１からトランジスタＮ２を介して接地端に流れるコイル電流ＩＬ）を監視して逆流検出信号Ｓ５を生成する。逆流検出信号Ｓ５は、コイル電流ＩＬの逆流が検出された時点でハイレベル（逆流検出時の論理レベル）にラッチされ、次周期におけるゲート信号Ｇ１の立上りエッジでローレベル（逆流未検出時の論理レベル）にリセットされる。なお、コイル電流ＩＬの逆流を監視する手法としては、例えば、トランジスタＮ２のオン期間中にスイッチ電圧Ｖｓｗが負から正に切り替わるゼロクロスポイントを検出すればよい。ゲートドライバ回路１７は、逆流検出信号Ｓ５がハイレベルであるときには、出力信号Ｓ４に依ることなくトランジスタＮ２を強制的にオフするようにゲート信号Ｇ２を生成する。

なお、上記したリップルインジェクション回路１１、基準電圧生成回路１２、メインコンパレータ１３、ワンショットパルス生成回路１４、ＲＳフリップフロップ１５、オン時間設定回路１６、ゲートドライバ回路１７、及び、逆流検出回路１８は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの比較結果に応じてトランジスタＮ１及びＮ２のオン／オフ制御を行うことにより、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する非線形制御方式（本構成例ではボトム検出オン時間固定方式）のスイッチング制御回路として機能する。

＜＜スイッチング動作＞＞
図４は、重負荷時（電流連続モード時）のスイッチング動作を示すタイミングチャートであり、上から順に、帰還電圧Ｖｆｂ、セット信号Ｓ２、リセット信号Ｓ３、及び、出力信号Ｓ４が描写されている。

時刻ｔ１１において、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆまで低下すると、セット信号Ｓ２がハイレベルに立ち上がり、出力信号Ｓ４がハイレベルに遷移される。従って、トランジスタＮ１がオンとなり、帰還電圧Ｖｆｂが上昇に転ずる。

その後、オン時間Ｔｏｎの経過により、時刻ｔ１２において、リセット信号Ｓ３がハイレベルに立ち上がると、出力信号Ｓ４がローレベルに遷移される。従って、トランジスタＮ１がオフとなって、帰還電圧Ｖｆｂが再び下降に転ずる。

ゲートドライバ回路１７は、出力信号Ｓ４に応じてゲート信号Ｇ１及びＧ２を生成し、これを用いてトランジスタＮ１及びＮ２のオン／オフ制御を行う。具体的に述べると、出力信号Ｓ４がハイレベルであるときには、基本的に、ゲート信号Ｇ１がハイレベルとされてトランジスタＮ１がオンされるとともに、ゲート信号Ｇ２がローレベルとされてトランジスタＮ２がオフされる。逆に、出力信号Ｓ４がローレベルであるときには、基本的に、ゲート信号Ｇ１がローレベルとされてトランジスタＮ１がオフされるとともに、ゲート信号Ｇ２がハイレベルとされてトランジスタＮ２がオンされる。

上記したトランジスタＮ１及びＮ２のオン／オフ制御により、外部端子Ｔ３には矩形波形状のスイッチ電圧Ｖｓｗが現れる。スイッチ電圧Ｖｓｗは、コイルＬ１とコンデンサＣ１によって整流平滑され、出力電圧Ｖｏｕｔが生成される。なお、出力電圧Ｖｏｕｔは、抵抗Ｒ１及びＲ２により分圧され、分圧電圧Ｖｄｉｖ（延いては帰還電圧Ｖｆｂ）が生成される。このような出力帰還制御により、スイッチング電源装置２５では、極めて簡易な構成によって、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔが生成される。

＜＜逆流遮断動作＞＞
図５は、軽負荷時（電流不連続モード時）の逆流遮断動作を示すタイミングチャートであり、上から順に、ゲート信号Ｇ１及びＧ２、逆流検出信号Ｓ５、コイル電流ＩＬ、並びに、スイッチ電圧Ｖｓｗが描写されている。

時刻ｔ２１〜ｔ２２では、ゲート信号Ｇ１がハイレベルとされており、ゲート信号Ｇ２がローレベルとされているので、トランジスタＮ１がオンとなり、トランジスタＮ２がオフとなる。従って、時刻ｔ２１〜ｔ２２では、スイッチ電圧Ｖｓｗがほぼ入力電圧Ｖｉｎまで上昇し、コイル電流ＩＬが増大していく。

時刻ｔ２２において、ゲート信号Ｇ１がローレベルに立ち下げられ、ゲート信号Ｇ２がハイレベルに立ち上げられると、トランジスタＮ１がオフとなり、トランジスタＮ２がオンとなる。従って、スイッチ電圧Ｖｓｗが負電圧（＝ＧＮＤ−ＩＬ×ＲＮ２、ただし、ＲＮ２はトランジスタＮ２のオン抵抗値）まで低下し、コイル電流ＩＬが減少に転じる。

ここで、負荷に流れる出力電流Ｉｏｕｔが十分に大きい重負荷時には、コイルＬ１に蓄えられているエネルギが大きいので、ゲート信号Ｇ１が再びハイレベルに立ち上げられる時刻ｔ２４まで、コイル電流ＩＬはゼロ値を下回ることなく負荷に向けて流れ続け、スイッチ電圧Ｖｓｗは負電圧に維持される。一方、負荷に流れる出力電流Ｉｏｕｔが小さい軽負荷時には、コイルＬ１に蓄えられているエネルギが少ないので、時刻ｔ２３において、コイル電流ＩＬがゼロ値を下回り、コイル電流ＩＬの逆流が発生して、スイッチ電圧Ｖｓｗの極性が負から正に切り替わる。このような状態では、コンデンサＣ１に蓄えられた電荷を接地端に捨てていることになるので、軽負荷時における効率が低下する。

そこで、スイッチング電源装置２５は、逆流検出回路１８を用いてコイル電流ＩＬの逆流（スイッチ電圧Ｖｓｗの極性反転）を検出し、逆流検出信号Ｓ５のハイレベル期間（時刻ｔ２３〜ｔ２４）において、トランジスタＮ２を強制的にオフさせる構成とされている。このような構成とすることにより、コイル電流ＩＬの逆流を速やかに遮断することができるので、軽負荷時における効率低下を解消することが可能となる。

本実施形態に係る差動回路は、逆流検出回路１８に適用することが可能である。例えば、コンパレータとしての差動回路ＤＦ１’（図２）における入力電圧Ｖｍの印加端に接地端を接続すると共に、入力電圧Ｖｐの印加端にスイッチ電圧Ｖｓｗを印加すればよい。なお、例えば通常の電流検出用抵抗を入力電圧Ｖｐの印加端に接続する実施例とすると、抵抗を流れる電流に対してトランジスタ２に流れる電流がバイアス電流として付加されることになるが、逆流検出回路１８であれば、トランジスタ２に電流が流れても、トランジスタＮ２を流れる電流に影響は与えない。

＜電子機器の実施例＞
本実施形態に係る差動回路を有した電源装置は、各種の電子機器に適用することが可能である。電子機器の一例として、スマートフォンの外観図を図６に示す。

図６に示すスマートフォンＸは、外観的には、本体の前面や背面に搭載される撮像部Ｘ１と、ユーザ操作を受け付ける操作部Ｘ２（各種ボタンなど）と、文字や映像を表示する表示部Ｘ３を有する。なお、表示部Ｘ３には、ユーザのタッチ操作を受け付けるためのタッチパネル機能が搭載されている。

このようなスマートフォン等の各種電子機器に、先述した差動回路を有する電源装置が搭載されることにより、その利点を享受することが可能となる。

なお、本明細書中に開示された種々の技術的特徴については、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。即ち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている差動回路は、例えば、各種電子機器に搭載される電源装置に利用することができる。

ＤＦ１、ＤＦ１’ 差動回路
１、２ トランジスタ（ｎチャネルＭＯＳＦＥＴ）
３、４ トランジスタ（ｐチャネルＭＯＳＦＥＴ）
５、６ 定電流回路
ＩＶ１１ インバータ段
Ｔｏｕｔ 出力端
２５ スイッチング電源装置
１０ 半導体装置（電源制御ＩＣ）
１１ リップルインジェクション回路
１２ 基準電圧生成回路
１３ メインコンパレータ
１４ ワンショットパルス生成回路
１５ ＲＳフリップフロップ
１６ オン時間設定回路
１７ ゲートドライバ回路
１８ 逆流検出回路
２０ スイッチ出力段
Ｎ１ 出力トランジスタ（ｎチャネルＭＯＳＦＥＴ）
Ｎ２ 同期整流トランジスタ（ｎチャネルＭＯＳＦＥＴ）
Ｌ１ コイル
Ｒ１、Ｒ２ 抵抗
Ｃ１ コンデンサ
Ｔ１〜Ｔ７ 外部端子

Claims (10)

1. 第１定電流回路と、
   第１定電流回路と同じ定電流値の第２定電流回路と、
   第１定電流回路と接続された電流流入端、第１入力電圧が印加される電流流出端、及び前記電流流入端と短絡されたゲートを有する第１トランジスタと、第１トランジスタの前記電流流入端と接続されたゲート及び第２入力電圧が印加される電流流出端を有する第２トランジスタを含むカレントミラーと、
   前記カレントミラーの出力電流に基づく電流が流れる箇所と第２定電流回路との接続点に接続される電流出力端と、を備えることを特徴とする差動回路。
2. 第２トランジスタの電流流入端と入力端が接続されると共に第２定電流回路と出力端が接続される第２カレントミラーを更に備え、第２カレントミラーの前記出力端と第２定電流回路との接続点に前記電流出力端が接続されることを特徴とする請求項１に記載の差動回路。
3. 第２カレントミラーは、ドレインとゲートが短絡されてソースが電源電圧の印加端に接続された第１ｐチャネルＭＯＳＦＥＴと、第１ｐチャネルＭＯＳＦＥＴの前記ゲートとゲートが接続されてソースが前記電源電圧の印加端に接続された第２ｐチャネルＭＯＳＦＥＴを含むことを特徴とする請求項２に記載の差動回路。
4. 前記電流出力端の後段側に接続される少なくとも一つのインバータを含むインバータ段を更に備えることを特徴とする請求項１〜請求項３のいずれか１項に記載の差動回路。
5. 第１トランジスタは、第１入力電圧がソースに印加されるｎチャネルＭＯＳＦＥＴであり、第２トランジスタは、第２入力電圧がソースに印加されるｎチャネルＭＯＳＦＥＴであることを特徴とする請求項１〜請求項４のいずれか１項に記載の差動回路。
6. 電流検出用の電圧信号及び基準電圧がそれぞれ第１入力電圧と第２入力電圧のいずれかとして印加されることを特徴とする請求項１〜請求項５のいずれか１項に記載の差動回路。
7. 前記電流検出用の電圧信号は、同期整流型スイッチング電源装置における同期整流トランジスタに流れる電流に基づく電圧信号であり、前記基準電圧は接地電位であることを特徴とする請求項６に記載の差動回路。
8. 請求項６又は請求項７に記載の差動回路を備える電源装置。
9. 上段側の出力トランジスタと下段側の同期整流トランジスタのオンオフ制御に応じて入力電圧から所望の出力電圧を生成する出力段と、
   前記電流検出用の電圧信号は、前記出力トランジスタと前記同期整流トランジスタとの接続点の電圧信号である請求項７に記載の差動回路と、を備える電源装置。
10. 請求項８又は請求項９に記載の電源装置を備える電子機器。

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