JP2017005153A - 半導体装置 - Google Patents

Abstract

【課題】パワートランジスタを含む半導体装置の破壊を防止する。【解決手段】温度検知ダイオードＴＤのカソードＫと、パワーＭＯＳＦＥＴＱ１のソースＳとが同電位となるように電気的に接続する。この特徴点によって、耐圧を考慮せずに、温度検知ダイオードＴＤをパワーＭＯＳＦＥＴ形成領域に配置することができる。つまり、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとの間に耐圧を確保する分離構造を形成しなくても済む。したがって、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとを近接配置することができる。【選択図】図１

Description

本発明は、半導体装置に関し、例えば、温度検知ダイオードを備える半導体装置に適用して有効な技術に関する。

特開２００６−３０２９７７号公報（特許文献１）には、温度検知ダイオードのカソードとＩＧＢＴ（Insulated Gate Bipolar Transistor）のエミッタとが定電流源を介して電気的に接続されている構成が記載されている。

特開平８−２１３４４１号公報（特許文献２）には、同一の半導体チップ内に被温度検知素子と温度検知ダイオードを設けるとともに、被温度検知素子の近傍に温度検知ダイオードを配置する技術が記載されている。

特開２００６−３０２９７７号公報 特開平８−２１３４４１号公報

例えば、大電力を取り扱うパワートランジスタでは、負荷短絡などの原因によって、異常な大電流が流れると、パワートランジスタが発熱して破壊に至ることになる。このため、パワートランジスタが形成された半導体チップに温度検知ダイオードを形成し、この温度検知ダイオードでパワートランジスタの温度変化を監視する技術がある。すなわち、異常発熱によるパワートランジスタの破壊を防止する機能を有するインテリジェントパワーデバイス（ＩＰＤ）が開発されており、このインテリジェントパワーデバイスでは、例えば、温度検知ダイオードで検知した温度が一定値以上になると、パワートランジスタをオフするように制御することにより、パワートランジスタの破壊を防止している。

ここで、パワートランジスタの破壊を効果的に防止するためには、パワートランジスタの温度変化を温度検知ダイオードで迅速に検知することが重要となる。すなわち、パワートランジスタの破壊を抑制するためには、パワートランジスタの発熱に対する温度検知ダイオードの応答特性（温度検知の追従性）が優れていることが要求される。したがって、温度検知ダイオードによる温度検知の追従性を向上させるため、例えば、パワートランジスタ形成領域内に温度検知ダイオードを配置することが行なわれている。

ところが、回路設計の自由度を確保するために、温度検知ダイオードとパワートランジスタとは電気的に分離されている。つまり、温度検知ダイオードの汎用性を高めて、温度検知ダイオードを様々な電位の回路に接続可能とするため、温度検知ダイオードをパワートランジスタ形成領域に配置しながらも、温度検知ダイオードとパワートランジスタとを電気的に分離する構成が採用されている。

ただし、この構成を採用する場合、パワートランジスタと温度検知ダイオードとの間で異なる電位が印加される結果、パワートランジスタと温度検知ダイオードとの間の耐圧を確保する必要がある。このことから、温度検知ダイオードをパワートランジスタ形成領域に配置する場合、耐圧を確保するため、温度検知ダイオードとパワートランジスタとの間に分離構造を形成する必要がある。この分離構造を形成するということは、折角、温度検知ダイオードによる温度検知の追従性を向上するために、パワートランジスタ形成領域内に温度検知ダイオードを配置しても、パワートランジスタと温度検知ダイオードとの間の距離が大きくなることを意味する。このことは、発熱源であるパワートランジスタから温度検知ダイオードまでの熱伝導に時間を要することを意味し、これによって、急激なパワートランジスタの発熱に対する温度検知の追従性（応答特性）が悪くなることになる。この結果、発熱によるパワートランジスタの破壊を充分に防止することができなくなることになる。このように、現状の技術では、急激なパワートランジスタの発熱に対する温度検知ダイオードによる温度検知の追従性を向上する観点から、改善の余地が存在する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体装置では、パワートランジスタの低電位端子と温度検知ダイオードのカソードとが同電位となるように電気的に接続されている。

一実施の形態によれば、パワートランジスタを含む半導体装置の破壊を防止できる。

実施の形態１における半導体装置の回路構成の一例を示す回路図である。 実施の形態１における半導体チップの一部拡大図である。 図２のＡ−Ａ線で切断した断面図である。 図２のＢ−Ｂ線で切断した断面図である。 トレンチの断面構造を示す断面図である。 実施の形態１における半導体装置のデバイス構造上に配置される配線構造を模式的に示す平面図である。 ソース配線（第１層）の上層に配置されるソース配線（第２層）の構成を示す平面図である。 （ａ）は、半導体チップのレイアウト構成を示す図であり、（ｂ）は、（ａ）の領域に配置されている温度検知ダイオードを拡大して示す模式図である。 （ａ）は、半導体チップのレイアウト構成を示す図であり、（ｂ）は、（ａ）の領域に配置されている温度検知ダイオードを拡大して示す図である。 変形例における半導体装置の回路構成の一例を示す回路図である。 実施の形態２における半導体チップの一部拡大図である。 図１１のＡ−Ａ線で切断した断面図である。 実施の形態３における半導体チップの一部拡大図である。 図１３のＡ−Ａ線で切断した断面図である。 パワーＭＯＳＦＥＴ形成領域を示す模式図である。 パワーＭＯＳＦＥＴ形成領域を示す模式図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
＜半導体装置の回路構成＞
本実施の形態における半導体装置は、例えば、インテリジェントパワーデバイスを想定しており、スイッチング素子として機能するパワートランジスタと、パワートランジスタを制御する制御回路とを含む。そして、本実施の形態１における半導体装置（インテリジェントパワーデバイス）の基本的な機能は、スイッチング素子であるパワートランジスタによって負荷を駆動することになるが、この機能に付随して、異常発熱によるパワートランジスタの破壊を防止する保護機能を制御回路によって実現している。

図１は、本実施の形態１における半導体装置の回路構成の一例を示す回路図である。本実施の形態１における半導体装置は、例えば、パワートランジスタとして、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用したハイサイドスイッチを構成している。すなわち、図１には、パワーＭＯＳＦＥＴＱ１をスイッチング素子とする半導体装置の回路構成が示されており、このパワーＭＯＳＦＥＴＱ１によって負荷ＬＤを駆動する回路が示されている。具体的に、図１に示すように、本実施の形態１における半導体装置は、スイッチング素子として機能するパワーＭＯＳＦＥＴＱ１と、パワーＭＯＳＦＥＴＱ１の温度を検知する温度検知ダイオードＴＤと、温度検知ダイオードＴＤに一定値の電流を供給する定電流源ＣＣＳとを有しており、負荷ＬＤを駆動するハイサイドスイッチを構成している。

例えば、図１に示すように、本実施の形態１では、電源電位が供給される電源線ＶＣＣと基準電位（接地電位）が供給される基準線（グランド線）ＧＮＤとの間にパワーＭＯＳＦＥＴＱ１と負荷ＬＤとが直列接続されている。つまり、パワーＭＯＳＦＥＴＱ１のドレインＤが電源線ＶＣＣ側に配置され、パワーＭＯＳＦＥＴＱ１のソースＳが負荷側に配置されている。そして、負荷ＬＤは、パワーＭＯＳＦＥＴＱ１のソースＳと基準線ＧＮＤとの間に接続されている。また、パワーＭＯＳＦＥＴＱ１のゲート電極Ｇは、ゲート駆動回路（図示せず）と電気的に接続されている。

このような回路構成において、パワーＭＯＳＦＥＴＱ１は、負荷ＬＤよりも電位の高い電源電位側に配置されていることから、ハイサイドスイッチと呼ばれている。このハイサイドスイッチによれば、例えば、負荷ＬＤが基準線ＧＮＤと短絡しても、図１に示すノードＰと基準線ＧＮＤとが短絡するだけであり、ノードＰと電源線ＶＣＣとの間には、パワーＭＯＳＦＥＴＱ１が設けられている。このことから、ハイサイドスイッチによれば、負荷ＬＤと基準線ＧＮＤとが短絡しても、パワーＭＯＳＦＥＴＱ１をオフすれば、電源線ＶＣＣと基準線ＧＮＤとの間に短絡電流が流れない。このため、ハイサイドスイッチによれば、負荷ＬＤの短絡に強く、安全性の高いスイッチング回路を構成することができる利点を得ることができる。

次に、本実施の形態１における半導体装置は、図１に示すように、パワーＭＯＳＦＥＴＱ１の温度を検知する温度検知ダイオードＴＤを有している。そして、温度検知ダイオードＴＤのカソードＫは、パワーＭＯＳＦＥＴＱ１のソースＳと同電位となるように電気的に接続されており、温度検知ダイオードＴＤのアノードＡは、温度検知ダイオードＴＤに一定電流を供給する定電流源ＣＣＳを介して、高電位線ＨＶと電気的に接続されている。この高電位線ＨＶは、チャージポンプ回路やブートストラップ回路と電気的に接続されており、電源電位よりも高い電位が供給される。

温度検知ダイオードは、例えば、ｐｎ接合ダイオードから構成されており、ｐｎ接合ダイオードの電圧値（ＶＦ）は、温度によって変化し、温度が上昇すると、この電圧値は低下する。そこで、本実施の形態１では、温度検知用ダイオードＴＤのこの特性を利用している。つまり、温度検知用ダイオードＴＤに定電流源ＣＣＳによって一定値の電流を流し、温度検知用ダイオードＴＤの両端の電圧値を測定することにより、間接的に温度モニタが可能となる。具体的には、図１において、温度検知ダイオードＴＤを挟む高電位線ＨＶとノードＰとの間の電圧を測定することにより、間接的にパワーＭＯＳＦＥＴＱ１の温度を温度検知ダイオードＴＤで検知することが可能となる。すなわち、温度検知ダイオードＴＤに一定値の電流を流したとき、温度が上昇すると、温度検知用ダイオードＴＤの両端の電圧値が低下するため、この電圧値をモニタリングすることにより、間接的に温度を検知することができるのである。

実際のアプリケーション（インテリジェントパワーデバイス）では、このようにして測定された温度検知ダイオードＴＤの電圧値（温度信号）を制御回路へフィードバックすることにより、検知した温度がある一定温度以上になったとき、パワーＭＯＳＦＥＴＱ１のゲート電極Ｇに印加されるゲート信号を遮断する。これにより、パワーＭＯＳＦＥＴＱ１が破壊から保護されることになる。

＜半導体装置の回路動作＞
本実施の形態１における半導体装置は、上記のように回路構成されており、以下に、その回路動作について、図１を参照しながら説明する。

まず、図１において、ゲート駆動回路（図示せず）からパワーＭＯＳＦＥＴＱ１のゲート電極Ｇにしきい値電圧以上の電圧を印加する。すると、パワーＭＯＳＦＥＴＱ１がオンし、電源線ＶＣＣ→パワーＭＯＳＦＥＴＱ１→負荷ＬＤ→基準線ＧＮＤの経路で電流が流れる。これにより、負荷ＬＤを駆動することができる。

一方、図１において、ゲート駆動回路（図示せず）からパワーＭＯＳＦＥＴＱ１のゲート電極Ｇにしきい値電圧未満の電圧を印加する。すると、パワーＭＯＳＦＥＴＱ１がオフして、負荷ＬＤに流れる電流を遮断することができる。

以上のようにして、本実施の形態によれば、ゲート駆動回路からパワーＭＯＳＦＥＴＱ１のゲート電極Ｇへ印加するゲート電圧を制御して、パワーＭＯＳＦＥＴＱ１をオン／オフすることにより、負荷ＬＤへ流れる電流を制御することができる。

続いて、パワーＭＯＳＦＥＴＱ１の温度を検知する動作について説明する。図１において、ゲート駆動回路による制御によって、パワーＭＯＳＦＥＴＱ１を動作させる一方、定電流源ＣＣＳによって、温度検知ダイオードＴＤに一定値の電流を流す。このとき、例えば、パワーＭＯＳＦＥＴＱ１の温度が室温程度（２５℃）である場合、温度検知ダイオードＴＤの電圧値（ＶＦ）は、０．６Ｖ程度となる。ここで、負荷短絡などの原因によって、パワーＭＯＳＦＥＴＱ１に異常な大電流が流れると、パワーＭＯＳＦＥＴＱ１が発熱して、例えば、パワーＭＯＳＦＥＴＱ１の温度が１７５℃程度になると、温度検知ダイオードＴＤの電圧値（ＶＦ）は、０．３Ｖ程度となる。このとき、例えば、半導体装置（インテリジェントパワーデバイス）を構成する制御回路によって、温度検知用ダイオードＴＤの両端の電圧値（ＶＦ）がモニタリングされている。したがって、例えば、制御回路に０．３Ｖ程度の電圧値が入力されると、制御回路は、パワーＭＯＳＦＥＴＱ１の温度が規定値を超えたと判断し、パワーＭＯＳＦＥＴＱ１のゲート電極Ｇにしきい値電圧未満の電圧を印加する。この結果、パワーＭＯＳＦＥＴＱ１がオフし、パワーＭＯＳＦＥＴＱ１を発熱による破壊から保護することができる。

したがって、パワーＭＯＳＦＥＴＱ１の破壊を効果的に防止するためには、パワーＭＯＳＦＥＴＱ１の温度変化を温度検知ダイオードＴＤで迅速に検知することが重要となる。すなわち、パワーＭＯＳＦＥＴＱ１の破壊を抑制するためには、パワーＭＯＳＦＥＴＱ１の発熱に対する温度検知ダイオードＴＤの応答特性（温度検知の追従性）が優れていることが要求される。そこで、本実施の形態では、温度検知ダイオードＴＤの応答特性を向上する工夫を施している。以下に、本実施の形態１における特徴点について説明する。

＜実施の形態１における回路上の特徴＞
本実施の形態１における回路上の特徴点は、例えば、図１に示すように、温度検知ダイオードＴＤのカソードＫと、パワーＭＯＳＦＥＴＱ１のソースＳとが同電位となるように電気的に接続されている点にある。これにより、本実施の形態１によれば、温度検知ダイオードＴＤとパワーＭＯＳＦＥＴＱ１との間の耐圧を確保する必要がなくなる。つまり、本実施の形態１では、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとを同一の半導体チップに形成し、さらには、パワーＭＯＳＦＥＴＱ１が形成されるパワーＭＯＳＦＥＴ形成領域内に温度検知ダイオードＴＤを配置する。このため、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとの間の耐圧を確保する必要がある。特に、半導体チップの表面側にパワーＭＯＳＦＥＴＱ１のソースＳが形成され、かつ、半導体チップの表面側に温度検知ダイオードＴＤが形成されることから、パワーＭＯＳＦＥＴＱ１のソースＳと温度検知ダイオードＴＤとの耐圧を確保することが必要となる。

この点に関し、本実施の形態１によれば、図１に示すように、温度検知ダイオードＴＤのカソードＫと、パワーＭＯＳＦＥＴＱ１のソースＳとが同電位となるように電気的に接続されている。このことから、パワーＭＯＳＦＥＴＱ１のソースＳと温度検知ダイオードＴＤのカソードＫとは同電位となることから、耐圧を確保する必要がなくなる。さらに、温度検知ダイオードＴＤのアノードＡは、カソードＫの電位に対してＶＦ値（０．６Ｖ程度）だけ電位が高いだけなので、温度検知ダイオードＴＤのアノードＡとパワーＭＯＳＦＥＴＱ１のソースＳとの耐圧は問題として顕在化しない。

以上のことから、本実施の形態１によれば、温度検知ダイオードＴＤのカソードＫと、パワーＭＯＳＦＥＴＱ１のソースＳとが同電位となるように電気的に接続する特徴点によって、耐圧を考慮せずに、温度検知ダイオードＴＤをパワーＭＯＳＦＥＴ形成領域に配置することができる。つまり、このことは、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとの間に耐圧を確保する分離構造を形成しなくても済むことを意味する。そして、このことは、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとを近接配置することができることを意味する。すなわち、分離構造を形成する場合には、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとの間の距離が大きくなるのに対し、分離構造を形成しない場合には、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとの間の距離を小さくすることができる。この結果、本実施の形態１によれば、パワーＭＯＳＦＥＴＱ１で発生した熱が温度検知ダイオードＴＤに速やかに伝わるので、温度検知ダイオードＴＤによって、パワーＭＯＳＦＥＴＱ１の実際の温度を精度良く検知することができる。言い換えれば、本実施の形態によれば、発熱源であるパワーＭＯＳＦＥＴＱ１から温度検知ダイオードＴＤまでの熱伝導にかかる時間を短くすることができ、これによって、急激なパワーＭＯＳＦＥＴＱ１の発熱に対する温度検知の追従性（応答特性）を向上することができる。この結果、本実施の形態１における特徴点によれば、温度検知ダイオードＴＤによって、パワーＭＯＳＦＥＴＱ１の温度を正確に検知することができることから、発熱によるパワーＭＯＳＦＥＴＱ１の破壊を充分に防止することができる。

例えば、温度検知ダイオードＴＤとパワーＭＯＳＦＥＴＱ１とが電気的に分離されている場合、温度検知ダイオードＴＤのカソードＫとパワーＭＯＳＦＥＴＱ１のソースＳとは、異なる電位が印加される。このことから、温度検知ダイオードＴＤのカソードＫとパワーＭＯＳＦＥＴＱ１のソースＳとの間の耐圧を確保する必要がある。したがって、パワーＭＯＳＦＥＴＱ１の正確な温度を検知するために、折角、パワーＭＯＳＦＥＴ形成領域内に温度検知ダイオードＴＤを設けたとしても、耐圧を確保するために、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとの間に分離構造を設ける必要がある。このため、分離構造を配置することに起因して、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとの間の距離が離れることになり、これによって、温度検知ダイオードＴＤの応答特性が低下することになる。この場合、パワーＭＯＳＦＥＴＱ１の急激な発熱を温度検知ダイオードＴＤで迅速に検知することができなくなる結果、保護回路を充分に機能させることができずに、パワーＭＯＳＦＥＴＱ１を発熱による破壊から充分に保護することができなくなる。

これに対し、本実施の形態１によれば、温度検知ダイオードＴＤのカソードＫと、パワーＭＯＳＦＥＴＱ１のソースＳとが同電位となるように電気的に接続されている。これにより、本実施の形態１によれば、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとの耐圧を確保する必要がなくなる。このことは、耐圧を確保するために、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとの間に分離構造を設ける必要がなくなることを意味する。したがって、本実施の形態１によれば、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとの間に分離構造を設ける必要がなくなる結果、パワーＭＯＳＦＥＴＱ１と温度検知ダイオードＴＤとの間の距離を近づけることができる。これにより、例えば、急激なパワーＭＯＳＦＥＴＱ１の発熱が生じても、温度検知ダイオードＴＤによる温度検知の追従性（応答特性）を向上することができるため、パワーＭＯＳＦＥＴＱ１の温度を正確に検知することができる。このことから、本実施の形態１によれば、パワーＭＯＳＦＥＴＱ１に急激な発熱が発生しても、この発熱を温度検知ダイオードＴＤで迅速に検知することができ、これによって、パワーＭＯＳＦＥＴＱ１が破壊に至る前に保護回路を動作させて、パワーＭＯＳＦＥＴＱ１をオフすることができる。このため、本実施の形態１によれば、パワーＭＯＳＦＥＴＱ１を破壊から効果的に保護することができる。

ここで、ハイサイドスイッチを構成するパワーＭＯＳＦＥＴＱ１は、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴのいずれから構成してもよいが、特に、ｎチャネル型ＭＯＳＦＥＴを使用する場合には、回路の大幅な変更を伴うことなく、本実施の形態１における基本思想を具現化することができる。以下に、この点について説明する。

まず、パワーＭＯＳＦＥＴＱ１をｎチャネル型ＭＯＳＦＥＴから構成する場合について考える。この場合、図１において、パワーＭＯＳＦＥＴＱ１がオンすると、パワーＭＯＳＦＥＴＱ１自体のオン抵抗は小さいことから、パワーＭＯＳＦＥＴＱ１のドレインＤが接続されている電源線ＶＣＣと、パワーＭＯＳＦＥＴＱ１のソースＳが接続されているノードＰとは、ほぼ同電位となる。そして、ｎチャネル型ＭＯＳＦＥＴ（パワーＭＯＳＦＥＴＱ１）をオンさせるためには、ゲート電極ＧにソースＳよりも一定値以上の高い電圧を印加する必要があり、かつ、ソースＳの電位がほぼ電源電位（電源電圧）に等しくなることを考慮すると、ゲート電極Ｇには、電源電位よりも高い電位を供給する必要がある。すなわち、ｎチャネル型ＭＯＳＦＥＴからハイサイドスイッチを構成する場合、ゲート電極Ｇには、電源電圧よりも高い電圧を印加する必要があるのである。したがって、ハイサイドスイッチをｎチャネル型ＭＯＳＦＥＴから構成する場合、ゲート電極Ｇにゲート電圧を供給するゲート駆動回路などには、チャージポンプ回路やブートストラップ回路に代表される昇圧回路が必要とされる。

このように構成されているハイサイドスイッチにおいて、温度検知ダイオードＴＤのカソードＫとパワーＭＯＳＦＥＴＱ１のソースＳとが同電位となるように電気的に接続するという本実施の形態１における回路上の特徴点を実現しようとすると、温度検知ダイオードＴＤのアノードを電源線ＶＣＣに接続することはできない。なぜなら、上述したように、パワーＭＯＳＦＥＴＱ１がオンする場合、ドレインＤとソースＳがほぼ同電位となるからである。すなわち、このことは、温度検知ダイオードＴＤのアノードＡを電源線ＶＣＣと接続した場合、温度検知ダイオードＴＤのアノードＡとカソードＫとの間の電位差がほとんどなくなることを意味し、定電流源ＣＣＳによって、温度検知ダイオードＴＤに電流を流すことができなくなる結果、温度検知ダイオードＴＤを動作させることが困難となるからである。したがって、ハイサイドスイッチをｎチャネル型ＭＯＳＦＥＴから構成する場合、温度検知ダイオードＴＤのカソードＫとパワーＭＯＳＦＥＴＱ１のソースＳとが同電位となるように電気的に接続するという特徴点を実現しようとすると、必然的に、図１に示すように、温度検知ダイオードＴＤのアノードＡには、電源電位よりも高い電位が供給される高電位線ＨＶに接続されることになる。

このとき、ハイサイドスイッチをｎチャネル型ＭＯＳＦＥＴから構成する場合、ゲート電極Ｇに電源電位よりも高い電位を供給する必要があることから、既に、チャージポンプ回路やブートストラップ回路に代表される昇圧回路が存在する。したがって、既に存在する昇圧回路を利用して、この昇圧回路によって生成された高電位を供給する高電位線ＨＶに温度検知ダイオードＴＤを接続すれば、図１に示す回路構成を容易に実現することができる。つまり、ハイサイドスイッチをｎチャネル型ＭＯＳＦＥＴから構成する場合には、既に存在する昇圧回路を利用することにより、大幅な設計変更をすることなく、本実施の形態１における技術的思想を具現化することができるのである。

一方、ハイサイドスイッチをｐチャネル型ＭＯＳＦＥＴから構成する場合、ゲート電極Ｇに０Ｖを印加することによりオンさせることになるから、そもそも、電源電位よりも高い電位をゲート電極Ｇに供給する必要はない。つまり、ハイサイドスイッチをｐチャネル型ＭＯＳＦＥＴから構成する場合、チャージポンプ回路やブートストラップ回路に代表される昇圧回路は不要となるのである。しかし、温度検知ダイオードＴＤのカソードＫとパワーＭＯＳＦＥＴＱ１のソースＳとが同電位となるように電気的に接続するという本実施の形態１における回路上の特徴点を実現しようとすると、必然的に、図１に示すように、温度検知ダイオードＴＤのアノードＡには、電源電位よりも高い電位が供給される高電位線ＨＶに接続されることになる。したがって、ハイサイドスイッチをｐチャネル型ＭＯＳＦＥＴから構成する場合、そもそも、昇圧回路が必要なかったが、本実施の形態１における回路上の特徴点を具現化する場合には、昇圧回路が必要となるのである。このことから、ハイサイドスイッチをｐチャネル型ＭＯＳＦＥＴから構成する場合には、ハイサイドスイッチをｎチャネル型ＭＯＳＦＥＴから構成する場合よりも大きな設計変更が必要となる。

以上のことから、大幅な設計変更をすることなく、本実施の形態１における技術的思想を具現化する観点からは、ハイサイドスイッチをｐチャネル型ＭＯＳＦＥＴから構成する場合よりも、ハイサイドスイッチをｎチャネル型ＭＯＳＦＥＴから構成する場合の方が望ましいということができる。ただし、本実施の形態１における技術的思想を実現可能な観点からは、ハイサイドスイッチをｎチャネル型ＭＯＳＦＥＴから構成してもよいし、ｐチャネル型ＭＯＳＦＥＴから構成してもよい。

＜半導体装置のデバイス構造＞
次に、本実施の形態１における半導体装置のデバイス構造について説明する。

図２は、本実施の形態１における半導体チップＣＨＰの一部領域を拡大して示す平面図である。図２において、半導体チップＣＨＰの表面には、複数のトレンチＴＲ１〜ＴＲ４が形成されており、複数のトレンチＴＲ１〜ＴＲ４のそれぞれは、互いに離間しながらｘ方向に延在している。これらの複数のトレンチＴＲ１〜ＴＲ４は、パワーＭＯＳＦＥＴのゲート電極として機能する。

図２に示すように、平面視において、トレンチＴＲ１とトレンチＴＲ２に挟まれるように、パワーＭＯＳＦＥＴのソース領域ＳＲおよびパワーＭＯＳＦＥＴのボディコンタクト領域ＢＣが形成されている。そして、ソース領域ＳＲとボディコンタクト領域ＢＣとは、交互に配置されている。ソース領域ＳＲは、ｎ型半導体領域から形成され、ボディコンタクト領域ＢＣは、ｐ型半導体領域から形成されている。そして、ソース領域ＳＲには、ソースプラグＳＰが電気的に接続されている一方、ボディコンタクト領域ＢＣには、バックゲートプラグＢＧＰが電気的に接続されている。

続いて、図２に示すように、平面視において、トレンチＴＲ２とトレンチＴＲ３とに挟まれるように温度検知ダイオードＴＤが形成されている。すなわち、本実施の形態１では、パワーＭＯＳＦＥＴと隣接するように温度検知ダイオードＴＤが配置されている。具体的に、トレンチＴＲ２とトレンチＴＲ３に挟まれるように、ｐ型ベース層ＰＢＬが形成されており、このｐ型ベース層ＰＢＬにｎ型ウェルＮＷＬが形成されている。そして、ｎ型ウェルＮＷＬの内部には、ｎ型半導体領域からなるカソード領域ＫＲと、ｐ型半導体領域からなるアノード領域ＡＲとが、互いに離間して形成されている。一方、ｎ型ウェルＮＷＬの外側のｐ型ベース層ＰＢＬには、ｐ型ベース領域ＰＢＬよりも不純物濃度の高いｐ型半導体領域ＰＲが形成されている。

そして、カソード領域ＫＲには、カソードプラグＫＰが電気的に接続されている一方、アノード領域ＡＲには、アノードプラグＡＰが電気的に接続されている。また、ｐ型半導体領域ＰＲには、プラグＰＬＧが電気的に接続されている。

なお、トレンチＴＲ３とトレンチＴＲ４とに挟まれた領域には、トレンチＴＲ１とトレンチＴＲ２との挟まれた領域と同様に、パワーＭＯＳＦＥＴのソース領域（ＳＲ）およびパワーＭＯＳＦＥＴのボディコンタクト領域（ＢＣ）が形成されている。

したがって、本実施の形態１における半導体チップＣＨＰには、パワーＭＯＳＦＥＴと温度検知ダイオードＴＤとが形成されており、特に、パワーＭＯＳＦＥＴに挟まれるように、温度検知ダイオードＴＤが形成されていることがわかる。

続いて、図３は、図２のＡ−Ａ線で切断した断面図である。図３に示すように、半導体基板１Ｓ上に、ｎ型半導体領域からなるエピタキシャル層ＥＰＩが形成されており、このエピタキシャル層ＥＰＩ上に、ｐ型半導体領域からなるｐ型ベース層ＰＢＬが形成されている。そして、ｐ型ベース層ＰＢＬ内には、互いに離間して、ｐ型半導体領域ＰＲとｎ型ウェルＮＷＬが形成されており、さらに、ｎ型ウェルＮＷＬの内部に、温度検知ダイオードのカソード領域ＫＲと、温度検知ダイオードのアノード領域ＡＲとが離間して形成されている。さらに、ｐ型半導体領域ＰＲ上には、プラグＰＬＧが配置されており、カソード領域ＫＲ上には、カソードプラグＫＰが形成されている。このとき、プラグＰＬＧとカソードプラグＫＰとは、電気的に接続されている。また、アノード領域ＡＲ上には、アノードプラグＡＰが形成されている。

次に、図４は、図２のＢ−Ｂ線で切断した断面図である。図３に示すように、半導体基板１Ｓ上に、ｎ型半導体領域からなるエピタキシャル層ＥＰＩが形成されており、このエピタキシャル層ＥＰＩ上に、ｐ型半導体領域からなるｐ型ベース層ＰＢＬが形成されている。このとき、半導体基板１Ｓおよびエピタキシャル層ＥＰＩがパワーＭＯＳＦＥＴのドレイン領域として機能し、図４では図示していないが、半導体基板１Ｓの裏面には、パワーＭＯＳＦＥＴのドレイン電極が形成されている。

図４に示すように、ｐ型ベース層ＰＢＬの表面には、ｎ型半導体領域からなるソース領域ＳＲと、ｐ型半導体領からなるボディコンタクト領域ＢＣとが交互に配置されている。そして、ソース領域ＳＲ上には、ソースプラグＳＰが形成されており、ボディコンタクト領域ＢＣ上には、バックゲートプラグＢＧＰが形成されている。このとき、図４に示すように、ソースプラグＳＰとバックゲートプラグＢＧＰとは、電気的に接続されている。

続いて、図５は、トレンチＴＲ１の断面構造を示す断面図である。図５に示すように、半導体基板１Ｓ上には、ｎ型半導体領域からなるエピタキシャル層ＥＰＩが形成されており、このエピタキシャル層ＥＰＩ上には、ｐ型半導体領域からなるｐ型ベース層ＰＢＬが形成されている。そして、ｐ型ベース層ＰＢＬの表面には、ｎ型半導体領域からなるソース領域ＳＲが形成されている。さらに、ソース領域ＳＲおよびｐ型ベース層ＰＢＬを貫通して、エピタキシャル層ＥＰＩに達するようにトレンチＴＲ１が形成されている。そして、このトレンチＴＲ１の内壁には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸを介して、トレンチＴＲ１を埋め込むように、ゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成されている。

以上のように構成されているパワーＭＯＳＦＥＴでは、ゲート電極ＧＥにしきい値電圧以上の電圧を印加すると、トレンチＴＲ１と接するｐ型ベース層ＰＢＬの領域に反転層と呼ばれるチャネルが形成され、このチャネルを介して、ソース領域ＳＲからドレイン領域として機能するエピタキシャル層ＥＰＩおよび半導体基板１Ｓに電子が流れる。言い換えれば、ドレイン領域（半導体基板１Ｓ＋エピタキシャル層ＥＰＩ）からチャネルを通ってソース領域ＳＲへオン電流が流れることになる。

次に、本実施の形態１における半導体装置の配線構造について説明する。図６は、本実施の形態１における半導体装置のデバイス構造上に配置される配線構造を模式的に示す平面図である。図６に示すように、ｘ方向に延在するトレンチＴＲと並行するように、ソース配線ＳＬ１が配置されている。具体的には、互いに隣り合うトレンチＴＲに挟まれるようにソース配線ＳＬ１が配置され、それぞれのソース配線ＳＬ１は、ｘ方向に延在している。このソース配線ＳＬ１は、パワーＭＯＳＦＥＴのソース領域ＳＲとソースプラグＳＰを介して電気的に接続されているとともに、パワーＭＯＳＦＥＴのボディコンタクト領域ＢＣとバックゲートプラグＢＧＰを介して電気的に接続されている。したがって、パワーＭＯＳＦＥＴのソース領域ＳＲとボディコンタクト領域ＢＣとは、ソース配線ＳＬ１によって電気的に接続されていることになる。すなわち、パワーＭＯＳＦＥＴのソース領域ＳＲとボディコンタクト領域ＢＣは同電位となっている。言い換えれば、ボディコンタクト領域ＢＣとｐ型ベース層（ＰＢＬ）とは電気的に接続されていることを考慮すると、ソース配線ＳＬ１によって、パワーＭＯＳＦＥＴのソース領域ＳＲとｐ型ベース層（ＰＢＬ）とは同電位で接続されていることになる。これにより、本実施の形態１によれば、エピタキシャル層（ＥＰＩ）をコレクタ領域、ｐ型ベース層（ＰＢＬ）をベース領域、ソース領域ＳＲをエミッタ領域とする寄生ｎｐｎバイポーラトランジスタの動作を抑制することができる。なぜなら、上述したように、本実施の形態１では、ソース配線ＳＬ１によって、ソース領域ＳＲとｐ型ベース領域（ＰＢＬ）とが同電位とされているからである。つまり、ソース領域ＳＲとｐ型ベース領域（ＰＢＬ）とが同電位とされているということは、寄生ｎｐｎバイポーラトランジスタのベースとエミッタ間に電位差が生じないことを意味し、これによって、ベースとエミッタ間に所定の電位差が生じることによる寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができるからである。

続いて、図６において、半導体チップＣＨＰの中央部近傍には、温度検知ダイオードＴＤが形成されている。そして、温度検知ダイオードＴＤのカソード領域ＫＲとｐ型半導体領域ＰＲとは、カソードプラグＫＰおよびプラグＰＬＧを介して、ソース配線ＳＬ１（カソード配線ＫＬ）で電気的に接続されており、さらに、このソース配線ＳＬ１は、パワーＭＯＳＦＥＴのソース領域（ＳＲ）とボディコンタクト領域（ＢＣ）とも接続されている。したがって、図６に示すように、温度検知ダイオードのカソード領域ＫＲは、カソードプラグＫＰ→ソース配線ＳＬ１（カソード配線ＫＬ）→ソースプラグＳＰ→ソース領域ＳＲの経路で、パワーＭＯＳＦＥＴのソース領域ＳＲと電気的に接続されていることがわかる。これにより、本実施の形態１における半導体装置のデバイス構造によって、本実施の形態１における回路上の特徴点が実現されていることがわかる。

また、図３、図４および図６から、温度検知ダイオードのカソードＫＲと、パワーＭＯＳＦＥＴのソース領域ＳＲとは、別経路でも接続されていることがわかる。具体的には、図３に示すように、温度検知ダイオードＴＤのカソード領域ＫＲは、互いに電気的に接続されているカソードプラグＫＰとソース配線（ＳＬ１）とプラグＰＬＧとを介して、ｐ型半導体領域ＰＲと電気的に接続されている。そして、ｐ型半導体領域ＰＲとｐ型ベース層ＰＢＬは、ともに、ｐ型半導体領域であることから、電気的に接続されていることになる。さらには、図４に示すように、ｐ型ベース層ＰＢＬとボディコンタクト領域ＢＣとは、ともにｐ型半導体領域であることから、電気的に接続されていることになる。また、ボディコンタクト領域ＢＣは、互いに電気的に接続されているバックゲートプラグＢＧＰとソース配線（ＳＬ１）とソースプラグＳＰを介して、ソース領域ＳＲと電気的に接続されていることになる。以上のことから、温度検知ダイオードのカソード領域ＫＲは、カソードプラグＫＰ→ソース配線（ＳＬ１）→プラグＰＬＧ→ｐ型半導体領域ＰＲ→ｐ型ベース層ＰＢＬ→ボディコンタクト領域ＢＣ→バックゲートプラグＢＧＰ→ソース配線（ＳＬ１）→ソースプラグＳＰ→ソース領域ＳＲの経路で、パワーＭＯＳＦＥＴのソース領域ＳＲと電気的に接続されていることがわかる。

以上のことから、このような経路によっても、温度検知ダイオードＴＤのカソード領域ＫＲとパワーＭＯＳＦＥＴのソース領域ＳＲとが同電位で電気的に接続されていることになり、本実施の形態１における半導体装置のデバイス構造によれば、二系統の接続経路によって、本実施の形態１における回路上の特徴点が実現されていることがわかる。

このように、本実施の形態１では、二系統の経路で温度検知ダイオードＴＤのカソード領域ＫＲとパワーＭＯＳＦＥＴのソース領域（ＳＲ）とを接続しているため、接続抵抗（寄生抵抗）を低減することができる。特に、図６に示すように、温度検知ダイオードＴＤのカソード領域ＫＲとパワーＭＯＳＦＥＴのソース領域（ＳＲ）とを、抵抗率の小さな金属配線（アルミニウム配線）であるソース配線ＳＬ１で接続することにより、温度検知ダイオードＴＤのカソード領域ＫＲとを同電位で接続できる。

なお、温度検知ダイオードＴＤのカソード領域ＫＲとパワーＭＯＳＦＥＴのソース領域（ＳＲ）とを接続するソース配線ＳＬ１（カソード配線ＫＬは、トレンチＴＲおよびその他のソース配線ＳＬ１と並行しながら、ｘ方向に延在している。また、温度検知ダイオードＴＤのアノード領域ＡＲとアノードプラグＡＰを介して接続されているアノード配線ＡＬもｘ方向に延在している。

以上の配線構造をまとめると以下のようになる。すなわち、本実施の形態１における半導体装置は、低電位端子（ソース）と電気的に接続された複数のソース配線ＳＬ１を有しており、このソース配線ＳＬ１は、互いに並行しながらｘ方向に延在している。そして、複数のソース配線ＳＬ１のうち、平面視において、第１ソース配線（ＳＬ１）と第２ソース配線（ＳＬ１）とに挟まれる位置に温度検知ダイオードＴＤが配置されている。このとき、温度検知ダイオードＴＤのカソード領域ＫＲは、平面視において、第１ソース配線（ＳＬ１）と第２ソース配線（ＳＬ１）とに挟まれるカソード接続用ソース配線と電気的に接続され、かつ、このカソード接続用低電位配線は、ｘ方向に延在している。

次に、図７は、ソース配線ＳＬ１の上層に配置されるソース配線ＳＬ２の構成を示す平面図である。図７に示すように、ソース配線ＳＬ１の上層に形成されるソース配線ＳＬ２の平面積は、ソース配線ＳＬ１よりも大面積となっている。すなわち、ソース配線ＳＬ２は、下層に配置される複数のソース配線ＳＬ１と一括して接続される配線として機能し、複数のソース配線ＳＬ１を上層のソース配線ＳＬ２を介して電気的に接続していることになる。そして、このソース配線ＳＬ２の面積が大きくなることから、パワーＭＯＳＦＥＴの配線抵抗を低減することができ、これによって、パワーＭＯＳＦＥＴのオン抵抗を低減することができる。

以上のようにして、本実施の形態１における半導体装置のデバイス構造（配線構造を含む）が形成されており、このデバイス構造によって、本実施の形態１における回路上の特徴点が具現化されていることがわかる。そして、本実施の形態１における回路上の特徴点を実現しているデバイス構造には、回路上の特徴点を反映したデバイス構造上の特徴点が存在し、このデバイス構造上の特徴点によって、パワーＭＯＳＦＥＴＱ１の発熱に対する温度検知ダイオードＴＤの応答特性（温度検知の追従性）が向上している。そこで、以下では、本実施の形態におけるデバイス構造上の特徴点について説明し、本実施の形態１によれば、温度検知ダイオードＴＤの応答特性を向上することができる点を説明する。

＜実施の形態１におけるデバイス構造上の特徴＞
本実施の形態１におけるデバイス構造上の特徴点は、例えば、図６に示すように、温度検知ダイオードＴＤのカソード領域ＫＲと、パワーＭＯＳＦＥＴのソース領域ＳＲとが、金属配線であるソース配線ＳＬ１（カソード配線ＫＬ）で電気的に接続されている点にある。これにより、本実施の形態１によれば、温度検知ダイオードＴＤのカソード領域ＫＲと、パワーＭＯＳＦＥＴのソース領域ＳＲとを同電位で接続することができる。

このため、本実施の形態１におけるデバイス構造上の特徴点によって、以下に示す第１利点を得ることができる。すなわち、温度検知ダイオードＴＤのカソード領域ＫＲと、パワーＭＯＳＦＥＴのソース領域ＳＲとを同電位で接続できるということは、カソード領域ＫＲとソース領域ＳＲとの間に電位差が生じないことから、カソード領域ＫＲとソース領域ＳＲとの間の耐圧を確保しなくてもよいことを意味する。そして、カソード領域ＫＲとソース領域ＳＲとの間の耐圧を確保しなくてもよいということは、温度検知ダイオードＴＤとパワーＭＯＳＦＥＴとの間に、耐圧を確保するための分離構造を形成しなくてもよいことを意味する。この結果、本実施の形態１によれば、分離構造を設けないため、温度検知ダイオードＴＤとパワーＭＯＳＦＥＴと間の距離を短くすることができる。

したがって、本実施の形態１によれば、例えば、急激なパワーＭＯＳＦＥＴＱ１の発熱が生じても、温度検知ダイオードＴＤによる温度検知の追従性（応答特性）を向上することができるため、パワーＭＯＳＦＥＴの温度を正確に検知することができる。このことから、パワーＭＯＳＦＥＴに急激な発熱が発生しても、この発熱を温度検知ダイオードＴＤで迅速に検知することができ、これによって、パワーＭＯＳＦＥＴが破壊に至る前に保護回路を動作させて、パワーＭＯＳＦＥＴをオフすることができる。この結果、本実施の形態１によれば、パワーＭＯＳＦＥＴを破壊から効果的に保護することができる。

例えば、図８は、関連技術におけるデバイス構造を説明する図である。特に、図８（ａ）は、半導体チップＣＨＰのレイアウト構成を示す図であり、図８（ｂ）は、図８（ａ）の領域ＡＲに配置されている温度検知ダイオードＴＤ（Ｒ）を拡大して示す模式図である。

図８（ａ）に示す関連技術の半導体チップＣＨＰは、左側に示す制御回路領域と右側に示すパワーＭＯＳＦＥＴ形成領域ＰＭＲとを有しており、パワーＭＯＳＦＥＴ形成領域ＰＭＲの一部の領域ＡＲに温度検知ダイオードＴＤ（Ｒ）が形成されている。

ここで、関連技術では、温度検知ダイオードＴＤ（Ｒ）とパワーＭＯＳＦＥＴとが電気的に分離されていることを前提としているため、温度検知ダイオードＴＤ（Ｒ）とパワーＭＯＳＦＥＴとの間の耐圧を確保する必要がある。したがって、関連技術では、図８（ｂ）に示すように、温度検知ダイオードＴＤ（Ｒ）に、耐圧を確保するための分離構造が形成されていることになる。このことから、図８（ｂ）に示すように、分離構造を含む温度検知ダイオードＴＤ（Ｒ）の占有面積が大きくなり、例えば、温度検知ダイオードＴＤ（Ｒ）の占有面積は、８３μｍ（横寸法）×９３μｍ（縦寸法）程度になってしまう。このことは、関連技術によれば、温度検知ダイオードＴＤ（Ｒ）とパワーＭＯＳＦＥＴとの間の距離が離れることを意味し、これによって、発熱源であるパワーＭＯＳＦＥＴから温度検知ダイオードＴＤ（Ｒ）までの熱伝導に時間を要することになる。この結果、関連技術では、急激なパワーＭＯＳＦＥＴの発熱に対する温度検知の追従性（応答特性）が悪くなる。

これに対し、図９は、本実施の形態におけるデバイス構造を説明する図である。特に、図９（ａ）は、半導体チップＣＨＰのレイアウト構成を示す図であり、図９（ｂ）は、図９（ａ）の領域ＢＲに配置されている温度検知ダイオードＴＤを拡大して示す図である。

ここで、本実施の形態１では、温度検知ダイオードＴＤのカソード領域ＫＲと、パワーＭＯＳＦＥＴのソース領域ＳＲとが、金属配線であるソース配線ＳＬ１で電気的に接続されている。これにより、本実施の形態１によれば、温度検知ダイオードＴＤとパワーＭＯＳＦＥＴとの間の耐圧を確保する分離構造が不要となる。このことから、図９（ｂ）に示すように、温度検知ダイオードＴＤの占有面積が小さくなり、例えば、温度検知ダイオードＴＤの占有面積は、１０μｍ（横寸法）×３μｍ（縦寸法）程度に、ダウンサイジングすることが可能となる。このことは、本実施の形態１によれば、温度検知ダイオードＴＤとパワーＭＯＳＦＥＴとの間の距離が近づくことを意味し、これによって、発熱源であるパワーＭＯＳＦＥＴから温度検知ダイオードＴＤまでの熱伝導に時間を短縮することができる。この結果、本実施の形態１における温度検知ダイオードＴＤでは、急激なパワーＭＯＳＦＥＴの発熱に対する温度検知の追従性（応答特性）を向上することができる。つまり、本実施の形態１によれば、パワーＭＯＳＦＥＴに急激な発熱が発生しても、この発熱を温度検知ダイオードＴＤで迅速に検知することができ、これによって、パワーＭＯＳＦＥＴが破壊に至る前に保護回路を動作させて、パワーＭＯＳＦＥＴの破壊を効果的に防止することができる。

さらに、本実施の形態１におけるデバイス構造上の特徴点によれば、以下に示す第２利点も得ることができる。例えば、温度検知ダイオードＴＤとパワーＭＯＳＦＥＴとが電気的に分離されている場合、パワーＭＯＳＦＥＴでの発熱は、主に、半導体チップの主材料であるシリコン（Ｓｉ）を介して、温度検知ダイオードＴＤに伝わることになる。

これに対し、本実施の形態１では、図６に示すように、温度検知ダイオードＴＤとパワーＭＯＳＦＥＴとが熱伝導率の高い金属配線（アルミニウム配線）であるソース配線ＳＬ１接続されている。このため、このソース配線ＳＬ１によって、パワーＭＯＳＦＥＴでの発熱を温度検知ダイオードＴＤへ迅速に熱伝導させることができる。すなわち、本実施の形態１によれば、シリコンよりも熱伝導率の高い金属配線（ソース配線ＳＬ１）によって、温度検知ダイオードＴＤとパワーＭＯＳＦＥＴとが接続されていることから、パワーＭＯＳＦＥＴでの発熱は、シリコンよりも熱伝導率の高いソース配線ＳＬ１を介して、速やかに温度検知ダイオードＴＤに伝わることになる。

すなわち、本実施の形態１によれば、温度検知ダイオードＴＤとパワーＭＯＳＦＥＴとの間の距離が短くなるという第１利点だけでなく、パワーＭＯＳＦＥＴから温度検知ダイオードＴＤへの熱伝導効率がソース配線ＳＬ１によって向上するという第２利点も得ることができるのである。したがって、本実施の形態１によれば、上述した第１利点と第２利点との相乗効果によって、急激なパワーＭＯＳＦＥＴの発熱に対する温度検知の追従性（応答特性）を向上できるという顕著な効果を得ることができるのである。

以上のことから、本実施の形態１において、温度検知ダイオードＴＤとパワーＭＯＳＦＥＴとを接続するソース配線ＳＬ１は、カソード領域ＫＲとソース領域ＳＲとを同電位とする技術的意義だけでなく、パワーＭＯＳＦＥＴから温度検知ダイオードＴＤへの熱伝導効率を向上させるという技術的意義も合わせ持っていることになる。

＜変形例＞
実施の形態１では、実施の形態１における技術的思想をハイサイドスイッチに適用する例について説明したが、実施の形態１における技術的思想は、これに限らず、ローサイドスイッチについても適用することができる。そこで、本変形例では、実施の形態１における技術的思想をローサイドスイッチに適用する例について説明する。

図１０は、本変形例における半導体装置の回路構成の一例を示す回路図である。本変形例における半導体装置は、例えば、ｎチャネル型ＭＯＳＦＥＴからなるパワーＭＯＳＦＥＴＱ１を使用したローサイドスイッチを構成している。すなわち、図１０には、パワーＭＯＳＦＥＴＱ１をスイッチング素子とする半導体装置の回路構成が示されており、このパワーＭＯＳＦＥＴＱ１によって負荷ＬＤを駆動する回路が示されている。具体的に、図１０に示すように、本変形例における半導体装置は、スイッチング素子として機能するパワーＭＯＳＦＥＴＱ１と、パワーＭＯＳＦＥＴＱ１の温度を検知する温度検知ダイオードＴＤと、温度検知ダイオードＴＤに一定値の電流を供給する定電流源ＣＣＳとを有しており、負荷ＬＤを駆動するローサイドスイッチを構成している。

例えば、図１０に示すように、本変形例では、電源電位が供給される電源線ＶＣＣと基準電位（接地電位）が供給される基準線（グランド線）ＧＮＤとの間に負荷ＬＤとパワーＭＯＳＦＥＴＱ１とが直列接続されている。つまり、パワーＭＯＳＦＥＴＱ１のソースＳが基準線ＧＮＤ側に配置され、パワーＭＯＳＦＥＴＱ１のドレインＤが負荷側に配置されている。そして、負荷ＬＤは、パワーＭＯＳＦＥＴＱ１のドレインＤと電源線ＶＣＣとの間に接続されている。また、パワーＭＯＳＦＥＴＱ１のゲート電極Ｇは、ゲート駆動回路（図示せず）と電気的に接続されている。このような回路構成において、パワーＭＯＳＦＥＴＱ１は、負荷ＬＤよりも電位の低い基準電位側に配置されていることから、ローサイドスイッチと呼ばれている。

このように構成されているローサイドスイッチにおいては、パワーＭＯＳＦＥＴＱ１がオンした場合であっても、ハイサイドスイッチとは異なり、パワーＭＯＳＦＥＴＱ１のソースＳは、基準電位（０Ｖ）を維持する。したがって、ｎチャネル型ＭＯＳＦＥＴからなるパワーＭＯＳＦＥＴＱ１のゲート電極Ｇには、ソースＳよりも、しきい値電圧以上の高い電位を印加する必要があるが、ソースＳの電位が基準電位を維持していることから、ゲート電極Ｇに印加するゲート電位は、電源電位よりも低くすることができる。すなわち、ローサイドスイッチでは、ハイサイドスイッチとは異なり、パワーＭＯＳＦＥＴＱ１をオンさせるために、電源電位よりも高い電位をゲート電極Ｇに供給する必要はなく、したがって、ローサイドスイッチでは、チャージポンプ回路やブートストラップ回路に代表される昇圧回路は不要となるのである。

さらに、ローサイドスイッチにおいて、温度検知ダイオードＴＤのカソードＫとパワーＭＯＳＦＥＴＱ１のソースＳとが同電位となるように電気的に接続するという回路上の特徴点を実現する場合を考える。この場合、ハイサイドスイッチと異なり、ローサイドスイッチでは、定電流源ＣＣＳを介して、温度検知ダイオードＴＤのアノードＡを電源線ＶＣＣ（あるいは入力線ＶＩＮ）に接続することができる。なぜなら、ローサイドスイッチでも、パワーＭＯＳＦＥＴＱ１がオンする場合、ドレインＤとソースＳがほぼ同電位となるが、この同電位の電位がハイサイドスイッチのように電源電位ではなく、基準電位であるからである。すなわち、ローサイドスイッチでは、パワーＭＯＳＦＥＴＱ１がオンした場合であっても、温度検知ダイオードＴＤのアノードＡを電源線ＶＣＣと接続する構成では、温度検知ダイオードＴＤのアノードＡとカソードＫとの間に電位差（電源電位−基準電位）を確保することができるのである。この結果、ローサイドスイッチでは、アノードＡを電源線ＶＣＣに接続する構成であっても、定電流源ＣＣＳによって、温度検知ダイオードＴＤに電流を流すことができることから、温度検知ダイオードＴＤを動作させることができる。したがって、ローサイドスイッチをｎチャネル型ＭＯＳＦＥＴから構成する場合、図１０に示すように、温度検知ダイオードＴＤのアノードＡには、定電流源ＣＣＳを介して、電源電位が供給される電源線ＶＣＣ（あるいは入力線ＶＩＮ）に接続することができることになる。つまり、ローサイドスイッチで、温度検知ダイオードＴＤのカソードＫとパワーＭＯＳＦＥＴＱ１のソースＳとが同電位となるように電気的に接続するという回路上の特徴点を実現する場合、昇圧回路は不要となるのである。

以上のことから、本変形例におけるローサイドスイッチで回路上の特徴点を実現する場合、昇圧回路が不要となることから、回路構成を簡素化することができる。したがって、本変形例によれば、ハイサイドスイッチで回路上の特徴点を実現する構成よりも、コストを削減することができる利点を得ることができることになる。

（実施の形態２）
次に、本実施の形態２における技術的思想について説明する。本実施の形態２における技術的思想は、前記実施の形態１における技術的思想とほぼ同様であるため、相違点を中心に説明することにする。

図１１は、本実施の形態２における半導体チップＣＨＰの一部領域を拡大して示す平面図である。図１１において、本実施の形態２における特徴点は、平面視において、温度検知ダイオードＴＤを挟む一対のトレンチＴＲの間に遮断トレンチＣＴＲが形成されている点にある。具体的に、図１１に示すように、本実施の形態２における半導体チップＣＨＰは、互いに並行しながらｘ方向と交差するｙ方向に延在する一対の遮断トレンチＣＴＲを有し、温度検知ダイオードＴＤは、平面視において、一対のトレンチＴＲと一対の遮断トレンチＣＴＲとに囲まれる領域に形成されている。

図１２は、図１１のＡ−Ａ線で切断した断面図である。図１２において、半導体基板１Ｓ上に、ｎ型半導体領域からなるエピタキシャル層ＥＰＩが形成され、このエピタキシャル層ＥＰＩ上に、ｐ型半導体領域からなるｐ型ベース層ＰＢＬが形成されている。そして、ｐ型ベース層ＰＢＬにアノード領域ＡＲとカソード領域ＫＲを含む温度検知ダイオードが形成されている。このとき、一対の遮断トレンチＣＴＲのそれぞれは、ｐ型ベース層ＰＢＬを貫通してエピタキシャル層ＥＰＩに達するように形成されており、一対の遮断トレンチＣＴＲのそれぞれの内部には、ゲート絶縁膜（図示せず）を介して、ポリシリコン膜が埋め込まれている。

ここで、本実施の形態２における特徴点は、図１２に示すように、温度検知ダイオードを挟む一対の遮断トレンチＣＴＲを設けている点にある。これにより、本実施の形態２によれば、以下に示す利点を得ることができる。例えば、図１２において、ｎ型半導体領域からなるエピタキシャル層ＥＰＩとｐ型半導体領域からなるｐ型ベース層ＰＢＬとの境界領域には、ｐｎ接合が形成されていることから、この境界領域には、接合容量ＣＡＰが形成されていることになる。このとき、図１２に示す遮断トレンチＣＴＲが存在しない場合、エピタキシャル層ＥＰＩとｐ型ベース層ＰＢＬとの境界領域に形成される接合容量ＣＡＰの面積はとても大きくなる。そして、接合容量ＣＡＰにおいて、面積が大きくなるということは、静電容量値が大きくなることを意味する。

ここで、接合容量ＣＡＰの静電容量値を「Ｃ」、接合容量ＣＡＰに蓄積される電荷量を「Ｑ」、接合容量ＣＡＰに加わる電圧を「Ｖ」とすると、Ｑ＝ＣＶの関係式が成立する。そして、例えば、ノイズ（サージ電圧など）によって、接合容量ＣＡＰに加わる電圧「Ｖ」が時間変動すると、上述した関係式から、接合容量ＣＡＰに蓄積される電荷量「Ｑ」も時間変動することになる。このとき、ノイズに起因する「Ｖ」の時間変動が同一であっても、接合容量ＣＡＰに蓄積される電荷量「Ｑ」の時間変動は、接合容量ＣＡＰの静電容量値「Ｃ」が大きいほど大きくなる。そして、接合容量ＣＡＰに蓄積される電荷量「Ｑ」の時間変動（時間微分）が寄生電流（突入電流）となることから、接合容量ＣＡＰの静電容量値「Ｃ」が大きいほど、サージ電圧に起因する寄生電流の大きさが大きくなる。この寄生電流の大きさが大きくなると、図１２において、エピタキシャル層ＥＰＩをコレクタとし、ｐ型ベース層ＰＢＬをベースとし、カソード領域ＫＲをエミッタとする寄生ｎｐｎバイポーラトランジスタのベース抵抗に流れる電流が大きくなる。このことは、ベース抵抗での電圧降下が大きくなることを意味し、これによって、寄生ｎｐｎバイポーラトランジスタのベースとエミッタ間の電位差が生じ、この電位差が一定値を超えると、寄生ｎｐｎバイポーラトランジスタがオンすることになる。すなわち、接合容量ＣＡＰの静電容量値「Ｃ」が大きくなると、サージ電圧に起因する寄生電流が大きくなり、これによって、寄生ｎｐｎバイポーラトランジスタがオンしやすくなり、誤動作を招くことになるのである。したがって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制する観点からは、接合容量ＣＡＰの静電容量値「Ｃ」を小さくすることが望ましいのである。

この点に関し、本実施の形態２では、図１２に示すように、一対の遮断トレンチＣＴＲのそれぞれは、ｐ型ベース層ＰＢＬを貫通してエピタキシャル層ＥＰＩに達するように形成されている。これにより、本実施の形態２によれば、接合容量ＣＡＰの面積を小さくすることができる。この結果、本実施の形態２によれば、サージ電圧などのノイズに起因する寄生電流の大きさを低減することができ、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。したがって、本実施の形態２によれば、寄生ｎｐｎバイポーラトランジスタに基づく誤動作を低減することができ、これによって、半導体装置の信頼性を向上することができる。

（実施の形態３）
続いて、本実施の形態３における技術的思想について説明する。本実施の形態３における技術的思想は、前記実施の形態１における技術的思想とほぼ同様であるため、相違点を中心に説明することにする。

図１３は、本実施の形態３における半導体チップＣＨＰの一部領域を拡大して示す平面図である。また、図１４は、図１３のＡ−Ａ線で切断した断面図である。図１３において、本実施の形態３における特徴点は、温度検知ダイオードが、直列接続された複数の単位ダイオードから構成されている点にある。つまり、図１３に示すように、本実施の形態３における温度検知ダイオードＴＤは、単位ダイオードＵＴＤ１と単位ダイオードＵＴＤ２と単位ダイオードＵＴＤ３との直列接続から構成されている。

具体的に、図１３に示すように、半導体チップＣＨＰには、一対のトレンチＴＲと一対の遮断トレンチＣＴＲで囲まれた領域として、領域Ｒ１と領域Ｒ２と領域Ｒ３とが存在する。そして、領域Ｒ１に単位トランジスタＵＴＤ１が形成され、領域Ｒ２に単位トランジスタＵＴＤ２が形成され、領域Ｒ３に単位トランジスタＵＴＤ３が形成されている。

ここで、図１３および図１４に示すように、領域Ｒ１には、互いに離間してｐ型半導体領域ＰＲ１とｎ型ウェルＮＷＬ１が形成されており、ｎ型ウェルＮＷＬ１の内部に、カソード領域ＫＲ１とアノード領域ＡＲ１とが離間して形成されている。そして、ｐ型半導体領域ＰＲ１は、プラグＰＬＧ１を介して、カソード配線（ソース配線）ＫＬと電気的に接続され、かつ、カソード領域ＫＲ１もカソードプラグＫＰ１を介してカソード配線ＫＬと電気的に接続されている。一方、アノード領域ＡＲ１は、アノードプラグＡＰ１を介して、配線Ｌ１と電気的に接続されている。

また、領域Ｒ２には、互いに離間してｐ型半導体領域ＰＲ２とｎ型ウェルＮＷＬ２が形成されており、ｎ型ウェルＮＷＬ２の内部に、カソード領域ＫＲ２とアノード領域ＡＲ２とが離間して形成されている。そして、ｐ型半導体領域ＰＲ２は、プラグＰＬＧ２を介して、配線Ｌ１と電気的に接続され、かつ、カソード領域ＫＲ２もカソードプラグＫＰ２を介して配線Ｌ１と電気的に接続されている。一方、アノード領域ＡＲ２は、アノードプラグＡＰ２を介して、配線Ｌ２と電気的に接続されている。

同様に、領域Ｒ３には、互いに離間してｐ型半導体領域ＰＲ３とｎ型ウェルＮＷＬ３が形成されており、ｎ型ウェルＮＷＬ３の内部に、カソード領域ＫＲ３とアノード領域ＡＲ３とが離間して形成されている。そして、ｐ型半導体領域ＰＲ３は、プラグＰＬＧ３を介して、配線Ｌ２と電気的に接続され、かつ、カソード領域ＫＲ３もカソードプラグＫＰ３を介して配線Ｌ２と電気的に接続されている。一方、アノード領域ＡＲ３は、アノードプラグＡＰ３を介して、アノード配線ＡＬと電気的に接続されている。

以上のようにして、本実施の形態３における温度検知ダイオードＴＤが形成されている。ここで、本実施の形態３における特徴点は、図１３および図１４に示すように、温度検知ダイオードＴＤが直列接続された単位ダイオードＵＴＤ１と単位ダイオードＵＴＤ２と単位ダイオードＵＴＤ３との直列接続から構成されている点にある。これにより、本実施の形態３によれば、以下に示す利点を得ることができる。

すなわち、温度検知ダイオードＴＤを複数の単位ダイオードの直列接続（２段以上）から構成することにより、温度検知ダイオードＴＤに定電流（Ｉ）を流したときのＶＦ値を直列接続した単位ダイオードの加算値とすることができる。つまり、一般的な単位ダイオード（ｐｎ接合ダイオード）の温度特性（温度係数）は、「−２ｍＶ／℃」であるが、例えば、直列接続の段数を２段とすれば、温度特性は、「−４ｍＶ／℃」になり、さらに、直列接続の段数を３段とすれば、温度特性は、「−６ｍＶ／℃」になる。このように、直列接続の段数を増加させることにより、温度係数は大きくなり、温度係数を大きくするにより、温度変化に対する温度検知ダイオードＴＤ全体のＶＦ値の変化が大きくなる。この結果、本実施の形態３における温度検知ダイオードＴＤによれば、温度の検知精度を向上することができる。ただし、直列接続の段数を増加させる場合、単位ダイオードの段数分だけ、最終段の単位ダイオードのアノードが接続されるアノード配線ＡＬの電位が高くなる。このことから、直列接続の段数を増加させすぎると、アノード配線ＡＬとソース配線との耐圧を考慮する必要が生じるおそれがある。

以上のことから、温度の検知精度を向上する観点からは、温度検知ダイオードＴＤを構成する単位ダイオードの数を増加させることが望ましいが、あまりにも、直列接続する単位ダイオードの数を増加させすぎると、アノード配線ＡＬとソース配線との耐圧を考慮する必要性が生じることに注意を払う必要がある。

（実施の形態４）
本実施の形態４では、パワーＭＯＳＦＥＴ形成領域内に温度検知ダイオードを配置する位置に関する工夫点について説明する。

例えば、温度検知ダイオードは、パワーＭＯＳＦＥＴの破壊を未然に抑制するため、パワーＭＯＳＦＥＴの温度を監視するために設けられている点を考慮すると、温度検知ダイオードは、パワーＭＯＳＦＥＴ形成領域のうち、最も温度の高い「ホットスポット領域」に配置することが望ましい。なぜなら、パワーＭＯＳＦＥＴ形成領域の中で、最も温度が高くなる「ホットスポット領域」近傍に存在するパワーＭＯＳＦＥＴが最も熱によって破壊される可能性が高いからである。つまり、温度検知ダイオードは、パワーＭＯＳＦＥＴ形成領域の中で最もパワーＭＯＳＦＥＴが破壊されやすい領域に配置することが、パワーＭＯＳＦＥＴの破壊を未然に防止する観点から望ましいのである。このことから、本実施の形態４では、パワーＭＯＳＦＥＴが形成されているパワーＭＯＳＦＥＴ形成領域内のうち、温度が最も高くなる「ホットスポット領域」に温度検知ダイオードを配置する。

具体的に、図１５は、パワーＭＯＳＦＥＴ形成領域ＰＭＲを示す模式図であり、パワーＭＯＳＦＥＴ形成領域ＰＭＲの表面には、例えば、複数のワイヤのボール部Ｗ１がアレイ状に搭載されている。このような配置のワイヤとしては、例えば、５０μｍ径の銅ワイヤや金ワイヤが使用される。この場合、図１５に示すように、パワーＭＯＳＦＥＴ形成領域ＰＭＲの中央部に「ホットスポット領域」が存在すると考えられる。なぜなら、パワーＭＯＳＦＥＴ形成領域の中央部からは、熱が放散されにくく籠りやすいと考えられるからである。したがって、例えば、図１５において、パワーＭＯＳＦＥＴ形成領域ＰＭＲの中央部の「ホットスポット領域ＨＳ」に温度検知ダイオードを配置することにより、効果的にパワーＭＯＳＦＥＴの破壊を未然に防止することができる。

同様に、図１６は、パワーＭＯＳＦＥＴ形成領域ＰＭＲを示す模式図であり、パワーＭＯＳＦＥＴ形成領域ＰＭＲの表面には、例えば、複数のワイヤの短冊形状の台座部Ｗ２が搭載されている。このような配置のワイヤとしては、例えば、５００μｍ径のアルミニウムワイヤが使用される。この場合も、図１６に示すように、パワーＭＯＳＦＥＴ形成領域ＰＭＲの中央部に「ホットスポット領域」が存在すると考えられる。なぜなら、パワーＭＯＳＦＥＴ形成領域の中央部からは、熱が放散されにくく籠りやすいと考えられるからである。したがって、例えば、図１６において、パワーＭＯＳＦＥＴ形成領域ＰＭＲの中央部の「ホットスポット領域ＨＳ」に温度検知ダイオードを配置することにより、効果的にパワーＭＯＳＦＥＴの破壊を未然に防止することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

前記実施の形態では、前記実施の形態における技術的思想を適用するパワートランジスタの具体的な一例として、パワーＭＯＳＦＥＴを挙げて説明したが、これに限らず、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）にも適用することができる。このとき、例えば、パワートランジスタの「高電位端子」は、パワーＭＯＳＦＥＴの場合、「ドレイン（ドレイン端子）」に対応し、パワートランジスタの「低電位端子」は、パワーＭＯＳＦＥＴの場合、「ソース（ソース端子）」に対応する。一方、例えば、パワートランジスタの「高電位端子」は、ＩＧＢＴの場合、「コレクタ（コレクタ端子）」に対応し、パワートランジスタの「低電位端子」は、ＩＧＢＴの場合、「エミッタ（エミッタ端子）」に対応する。

Ａ アノード
ＣＣＳ 定電流源
Ｄ ドレイン
Ｇ ゲート電極
ＧＮＤ 基準線
ＨＶ 高電位線
Ｋ カソード
ＬＤ 負荷
Ｐ ノード
Ｑ１ パワーＭＯＳＦＥＴ
Ｓ ソース
ＴＤ 温度検知ダイオード
ＶＣＣ 電源線

Claims (15)

1. 高電位端子から低電位端子に電流を流すパワートランジスタと、
   前記パワートランジスタの発熱に基づく温度変化を検知する温度検知ダイオードと、
   を備え、
   前記パワートランジスタの前記低電位端子と前記温度検知ダイオードのカソードとは、同電位となるように電気的に接続されている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記パワートランジスタは、ハイサイドスイッチを構成している、半導体装置。
3. 請求項１に記載の半導体装置において、
   前記パワートランジスタは、ローサイドスイッチを構成している、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記温度検知ダイオードのアノードは、定電流源と電気的に接続されている、半導体装置。
5. 請求項１に記載の半導体装置において、
   前記温度検知ダイオードは、互いに直列接続された複数の単位ダイオードから構成されている、半導体装置。
6. 請求項１に記載の半導体装置において、
   前記半導体装置は、前記低電位端子と電気的に接続された複数の低電位配線を有し、
   前記複数の低電位配線は、互いに並行しながら第１方向に延在し、
   平面視において、前記複数の低電位配線のうち、第１低電位配線と第２低電位配線とに挟まれる位置に前記温度検知ダイオードが配置され、
   前記温度検知ダイオードのカソードは、平面視において、前記第１低電位配線と前記第２低電位配線とに挟まれるカソード接続用低電位配線と電気的に接続され、
   前記カソード接続用低電位配線は、前記第１方向に延在している、半導体装置。
7. 請求項１に記載の半導体装置において、
   前記パワートランジスタは、
   複数のトレンチと、
   前記複数のトレンチのそれぞれの内壁に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜を介して、前記複数のトレンチのそれぞれに埋め込まれたゲート電極と、
   を有する、半導体装置。
8. 請求項７に記載の半導体装置において、
   前記複数のトレンチは、互いに並行しながら第１方向に延在し、
   平面視において、前記複数のトレンチのうち、第１トレンチと第２トレンチとに挟まれる位置に前記温度検知ダイオードが配置されている、半導体装置。
9. 請求項８に記載の半導体装置において、
   前記半導体装置は、互いに並行しながら前記第１方向と交差する第２方向に延在する第１遮断トレンチおよび第２遮断トレンチを有し、
   前記温度検知ダイオードは、平面視において、前記第１トレンチと前記第２トレンチと前記第１遮断トレンチと前記第２遮断トレンチとに囲まれる領域に形成されている、半導体装置。
10. 請求項９に記載の半導体装置において、
    前記半導体装置は、
    半導体基板と、
    前記半導体基板上に形成された第１導電型のエピタキシャル層と、
    前記エピタキシャル層上に形成された前記第１導電型とは反対である第２導電型のベース層と、
    を有し、
    前記第１遮断トレンチおよび前記第２遮断トレンチのそれぞれは、前記ベース層を貫通して前記エピタキシャル層に達している、半導体装置。
11. 請求項１に記載の半導体装置において、
    前記半導体装置は、
    半導体基板と、
    前記半導体基板上に形成された第１導電型のエピタキシャル層と、
    前記エピタキシャル層上に形成された前記第１導電型とは反対である第２導電型のベース層と、
    前記ベース層内に形成された前記第１導電型のウェルと、
    前記ウェルに内包される前記第１導電型のカソード領域と、
    前記ウェルに内包され、かつ、前記カソード領域とは離間して配置された前記第２導電型のアノード領域と、
    を有する、半導体装置。
12. 請求項１に記載の半導体装置において、
    前記温度検知ダイオードは、前記パワートランジスタが形成されているパワートランジスタ形成領域内のうち、温度が最も高くなるホットスポット領域に配置されている、半導体装置。
13. 請求項１に記載の半導体装置において、
    前記温度検知ダイオードは、平面視において、前記パワートランジスタが形成されているパワートランジスタ形成領域の中央部に配置されている、半導体装置。
14. 請求項１に記載の半導体装置において、
    前記パワートランジスタは、パワーＭＯＳＦＥＴであり、
    前記パワートランジスタの前記低電位端子は、前記パワーＭＯＳＦＥＴのソース端子である、半導体装置。
15. 請求項１に記載の半導体装置において、
    前記パワートランジスタは、絶縁ゲートバイポーラトランジスタであり、
    前記パワートランジスタの前記低電位端子は、前記絶縁ゲートバイポーラトランジスタのエミッタ端子である、半導体装置。