JP2017011262A - 高抵抗率半導体オンインシュレータ基板の製造方法 - Google Patents

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Abstract

【課題】高抵抗率半導体オンインシュレータ基板の新規な製造方法を提供する。【解決手段】本発明は、ａ）誘電体層２と半導体層３を、高抵抗率基板１の上に、誘電体層２が高抵抗率基板１と半導体層３との間に配置されるように形成するステップと、ｂ）開口５を所定の位置に有するハードマスク又はレジスト４を半導体層３の上に形成するステップと、ｃ）ハードマスク又はレジスト４の開口５、半導体層３及び誘電体層２を通した不純物のイオン注入によって、高抵抗率基板１に、ドープ領域７を形成するステップと、ｄ）ハードマスク又はレジスト４を除去するステップと、ｅ）高抵抗率基板１のドープ領域７に少なくとも部分的に重なる、無線周波数（ＲＦ）回路を、半導体層３内に及び／又は上に形成するステップとを含む、高抵抗率半導体オンインシュレータ基板を製造する方法に関連する。【選択図】 図３

Description

本発明は、高抵抗率（ＨＲ）半導体オンインシュレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ（ＳＯＩ））基板の製造方法、そのような方法を介して得られる高抵抗率半導体オンインシュレータ基板及び半導体デバイスに関連する。
複雑な半導体基板は、２つ以上の層を組み合わせることによって製造することが可能である。そのように設計された基板の１つの種類は、キャリア基板の上に誘電体層を間に挟んで上部の半導体層が形成された半導体オンインシュレータ基板である。上部の半導体層とキャリア基板には、通常シリコンが用いられ、誘電体層は、通常は酸化物層で、典型的にはシリコン酸化物である。
とりわけ、いわゆる高抵抗率（ＨＲ）基板は、減少した基板損失とカップリグのおかげで、無線周波数（ＲＦ）への利用が現在研究されている。
しかし、ＲＦ性能を、詳細には基板損失とカップリングにおける期待される利点を有しつつ、高抵抗率基板と薄い誘電体層との間に、いわゆる寄生伝導層（ｐａｒａｓｉｔｉｃ ｃｏｎｄｕｃｔｉｏｎ ｌａｙｅｒ）が形成されることもあることが、見出されている。
この問題に対する様々な解決が、提案されている。例えば、埋め込み酸化層の下の連続したトラップリッチ層（ｔｒａｐ−ｒｉｃｈ ｌａｙｅｒ）が提案されている（Ｋｅｒｒ他による「Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｏｆ ＲＦ Ｈａｒｍｏｎｉｃ Ｄｉｓｔｏｒｔｉｏｎ ｏｎ Ｓｉ Ｓｕｂｓｔｒａｔｅｓ ａｎｄ ｉｔｓ Ｒｅｄｕｃｔｉｏｎ Ｕｓｉｎｇ ａ Ｔｒａｐ−Ｒｉｃｈ Ｌａｙｅｒ」、ＩＥＥＥ、２００８）。しかし、この単一のトラップリッチ層は、バックゲート形成プロセスに関連する負の効果を有する。詳細には、バックゲートでのより大きな横方向のドーピングの拡散と高い界面トラップ密度（ｉｎｔｅｒｆａｃｅ ｔｒａｐ ｄｅｎｓｉｔｙ）が原因で、ばらつきの問題、従って得られた構造の信頼性の問題が生じ得る。
さらに、米国特許第８，４９２，８６８号からは、トレンチ構造及びイオン不純物注入を有するシリコン基板層が形成された集積回路構造を形成する方法が知られる。そして、絶縁層が、シリコン基板層上に配置されて接しており、絶縁層はまた、トレンチ構造を埋めている。そして、回路の層は、その埋め込み絶縁層上に配置されて接している。イオン不純物注入は、上述の寄生伝導層を回避することを可能にする。しかし、この方法は先ず基板にトレンチをそして基板に埋め込み酸化物層を形成するため、後続の埋め込み酸化物層上の半導体層の形成が複雑化することがある。さらに、この教示は、例えばデジタル回路の共存集積（ｃｏ−ｉｎｔｅｇｒａｔｉｏｎ）を説明してはいない。
そこで、本発明は、高抵抗率半導体オンインシュレータ基板を製造する改良された方法、対応して改良された高抵抗率半導体オンインシュレータ基板、及びそのよう高抵抗率半導体オンインシュレータ基板を備えた改良された半導体デバイスを提供することを目的とする。
この目的は、請求項１に基づく方法、クレーム７に基づく高抵抗率半導体オンインシュレータ基板、及び請求項８に基づく半導体デバイスを用いて達成される。好ましい実施形態は、従属請求項に記述されている。
ハードマスク又はレジストを用いて半導体層及び誘電体層を通した局所注入（ｌｏｃａｌ ｉｍｐｌａｎｔａｔｉｏｎ）を用いることによって、高抵抗率基板に局所的トラップリッチ領域（ｌｏｃａｌｉｚｅｄ ｔｒａｐ−ｒｉｃｈ ｒｅｇｉｏｎ）を形成することが可能である。特に、ＲＦ回路のみのもとで、トラップリッチ領域を形成することが可能である。このトラップリッチ領域はＲＦ回路の下の上述した寄生導電層を避けることができるため、ＲＦ性能は低下しない。回路の追加のアナログ又はデジタル部分が設けられてもよいが、その部分の下にトラップリッチ領域は形成されない。これは、デジタル／アナログ部分がしばしば効果的なバックバイアス印加（ｂａｃｋ ｂｉａｓｉｎｇ）を要求するときに特に有益となり得る。そのような効果的なバックバイアス印加を達成するためには、デジタル／アナログ部分の下のトラップリッチ層は、不利な点があるであろう。
このように、本発明はまた、局所的ドープ層（ｌｏｃａｌｉｚｅｄ ｄｏｐｅｄ ｌａｙｅｒ）が、ハードマスク又はレジストの開口を通して、半導体層を通して、そして誘電体層を通して、不純物（ｉｍｐｕｒｉｔｙ ｅｌｅｍｅｎｔ）のイオン注入によって形成されるという、ＲＦ回路の下の領域での高抵抗率半導体オンインシュレータ基板内の局所的ドープ層の使用も可能にして、ＲＦ回路の下の領域で高抵抗率基板と誘電体層との間の寄生伝導層の形成を回避する。
以下、添付の図面を併用して、有利な実施形態を説明する。
本発明に基づく方法の簡単なフローチャートを示す。 本発明に基づく製造方法の中間ステップを表す。 本発明に基づく方法の他の中間ステップを表す。 本発明に基づく方法のさらなるステップを表す。 本発明に基づく代表的な半導体基板を表す。 本発明に基づく代表的な半導体デバイスを表す。
以下に、高抵抗率半導体オンインシュレータ基板、詳細にはＲＦ回路を備えるものを製造するための代表的な方法を、図１を参照して説明する。
先ず、ステップ１００で、誘電体層と半導体層が基板の上に形成される。基板は、高抵抗率基板である。高抵抗率基板は、シリコンを、特に多結晶シリコン及び／又は単結晶シリコンを含むものでもよい。高抵抗率基板の抵抗率は、１ｋΩ・ｃｍ又はそれより大きくてもよい。
高抵抗率基板の少なくとも一部は、バックゲートとしての使用に、詳細にはドープされた後、適合し得る。詳細には、高抵抗率基板の上側部分、すなわち、高抵抗率基板の半導体層に面する部分は、バックゲートとしての使用に、詳細にはドープされた後、適合し得る。
高抵抗率基板のバックゲートドーピングを形成することは、ドーパントとして砒素又は硼素を用いて、行うことができる。
半導体層もまた、シリコンを含むものでもよい。誘電体層は、埋め込み酸化物（ＢＯＸ）層に相当し得、そして、詳細には酸化シリコン（ＳｉＯ２）を含むものでもよい。
上述の層には他の材料を用いることも可能である。例えば、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）又はＩＩＩ−Ｖ族化合物が、特に半導体層に、使用できる。高抵抗率基板は、全てが半導体からなっている必要はない。詳細にはインプラント又はドーパントによって高抵抗率から低抵抗率に転換される能力を有する材料の上側部分のみ、すなわち、半導体層に面する部分を、形成することが可能である。
ＢＯＸ層は、（配線形成工程（ＢＥＯＬ）で用いられるような）蒸着低誘電率誘電体を、又は高誘電率誘電体（例えば、酸化ハフニウム（ＩＶ）（ＨｆＯ２））も含む、いずれかの絶縁材料でもよい。
誘電体層と半導体層は、いずれかの既知の技術を用いて、例えば「スマートカット」技術を用いて、高抵抗率基板の上に形成することができる。
「スマートカット」技術では、誘電体層及び／又は半導体層は、ドナー基板から高抵抗率基板に移される。半導体層の半導体材料を含むドナー基板に誘電体層を形成した後、ドナー基板内の所定の分離領域（ｓｐｌｉｔｔｉｎｇ ａｒｅａ）が形成される。所定の分離領域は、イオン注入ステップによって、形成される。このステップの間、水素のようなイオン又は希ガスイオン（ヘリウム、アルゴン等）が、ドナー基板に注入される。所定の分離領域の深さは、注入されたイオンのエネルギによって決定することができる。ドナー基板を高抵抗率基板（ハンドル（ｈａｎｄｌｅ）基板とも呼ばれる）に、特にボンディングによって、取り付けた後、埋め込み誘電体層と一緒となった半導体層の分離が所定の分離領域で起こるためこれら２つの層が高抵抗率基板上に移されるように、機械的及び／又は熱的処理が行われる。
誘電体層と半導体層が高抵抗率基板の上に形成された後、ステップ２００で、ハードマスク又はレジストが、半導体層の上に形成される。
ステップ３００で、少なくとも１つの開口が、ハードマスク又はレジスト内で所定の位置に形成され得る。少なくとも１つの開口は、リソグラフィ技術又はエッチングのような既知の技術によって形成することができる。少なくとも１つの開口は、所定の領域を規定するか又は覆うように形成することができる。特に、少なくとも１つの開口は、所定の幅及び長さを有する矩形であってもよい。
少なくとも１つの開口が形成される所定の位置は、能動及び受動デバイスを含むＲＦ回路が形成される位置に詳細には対応し得る。少なくとも１つの開口のサイズは、ＲＦ回路のサイズに構成されてもよい。
ハードマスク又はレジストは、半導体基板の処理の後のステップで、アナログ及び／又はデジタル回路を備えることになっている、半導体層のこれらの領域を、詳細には覆うであろう。
ステップ４００で、不純物のイオン注入が、ハードマスク又はレジストの少なくとも１つの開口を通して、半導体層を通して、そして誘電体層を通して、行われ、高抵抗率基板に少なくとも１つのドープ領域を形成する。不純物は、詳細には、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、シリコン（Ｓｉ）、アルゴン（Ａｒ）、モリブデン（Ｍｏ）及び／又はフッ素（Ｆ）を含み得る。より一般的には、不純物は、以下の
非常に低い拡散率を有してシリコン中に深いエネルギ順位の状態（ｄｅｅｐ−ｌｅｖｅｌ ｓｔａｔｅｓ）を生成すること、
電気的にアクティブにならずにシリコンをアモルファス化させる能力を有すること、
シリコンを（半）絶縁性材料に転換させる能力を有すること
のうちの１つ又は複数を満たすいずれかの要素を含んでいてもよい。
ドーピングエネルギは、不純物だけでなく誘電体層と半導体層の厚さによって選択される必要がある。同様に、ドープ量（ｄｏｓｅ）は、作業条件に依存し、１ｘ１０１１ｃｍ−２より大きいか又は１ｘ１０１３ｃｍ−２より大きくてもよい。
従って、高抵抗率基板の少なくとも１つのドープ領域は、所定の位置でのトラップリッチ領域に、より詳細には対応し得る。ドープ領域の横の広がりは、少なくとも１つの開口の領域に対応する。換言すれば、少なくとも１つのドープ領域は、所定のサイズを有する所定の位置に、詳細には少なくとも１つの開口のサイズによって規定される領域及び詳細にはイオン注入ステップの間に用いられるエネルギとドープ量に依存する深さに、局所化される。
所定の位置は、詳細には半導体基板を上から見たときに２つの座標によって特定することができる。そして、開口の所定の位置は、開口の角の１つ又は中央の座標に対応し得る。
図２は、上記製造方法の間に得られる高抵抗率半導体オンインシュレータ基板の代表的な中間ステップを表す。ここに表された高抵抗率半導体オンインシュレータ基板は、この順に配置された、高抵抗率基板１、埋め込み酸化物層２及び半導体層３を含む。さらに、ハードマスク又はレジスト４が半導体層３の上に形成され、ハードマスク又はレジスト４は所定の位置にすなわち所定のＸ及びＹ座標に開口５を有する。開口５は、所定の形状とサイズを有する。
図３は、不純物６を用いたイオン注入が開口５、半導体層３、及び埋め込み酸化物層２を通して行われ、基板１にドープ領域７を形成する、後続の製造ステップを表す。ドープ領域７は、上記所定の位置に、換言すれば、ハードマスク又はレジスト４の開口５と同一のＸ及びＹ座標に、形成される。ドープ領域７は、開口５と同一の形状及び（横方向の）サイズを有する。このようにして、局所的トラップリッチ領域が形成される。
請求項１に記載され図１に表されている発明のステップは、詳細にはこの記載された順序で実行されてもよい。この一時的な順序は、注入領域と後続して形成されるＲＦ回路との効率的なアラインメントを可能にする。このようにして、セルフアラインメントも達成できる。さらに、このようにして、デバイス集積のシーケンスの間に半導体オンインシュレータの組み立てを実行することよりもむしろ選択されたマスク又はレジストに応じてパターン化することができる、一般的な半導体オンインシュレータ基板が、形成され得る。これによって、柔軟性と費用効率が向上する。
図４は、図１のステップ４００の後に行われてもよいさらなるステップを表す。詳細には、ステップ５００では、ハードマスク又はレジストは、除去することができる。この除去は、エッチングなどの、既知の技術によって、実行することができる。
ステップ６００で、詳細には能動及び／又は受動デバイスを含む、無線周波数（ＲＦ）回路が、上記所定の位置に、換言すれば、上記ドープ領域７の上に、形成される。従って、ＲＦ回路は、上方から（ＲＦ回路が配置されている側から）見たときに、少なくとも部分的にドープ領域７に重なる。ＲＦ回路は、特にドープ領域７に完全に重なってもよい。換言すれば、ＲＦ回路は、ドープ領域７と縦方向に一列に並ばせることができる。
ドープ領域７に重ならないアナログ回路及び／又はデジタル回路が、形成されてもよい。従って、上述の方法は、無線周波数回路とアナログ及び／又はデジタル回路との共存集積を可能とする。ドープ領域はアナログ及び／又はデジタル回路の下には形成されないため、効果的なバックバイアス印加が可能である。
ここに用いられているように、能動デバイスは、オンとオフに切り替えることができるデバイスである。例えば、能動デバイスは、トランジスタを含むか又はトランジスタに相当してもよい。受動デバイスは、伝送線路、インダクタンス又は抵抗を含むか又は伝送線路、インダクタンス又は抵抗に相当してもよい。
図５に、上述した方法の間に中間生成物として得られる高抵抗率半導体オンインシュレータ基板が示されている。これは、高抵抗率基板１、高抵抗率基板１の上に誘電体層２、及びその誘電体層２の上に半導体層３を有する。ドープ領域７が、高抵抗率基板に所定の位置に形成される。ドープ領域は、詳細には高抵抗率基板１の多結晶シリコン又は単結晶シリコンに組み入れられている、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、及び／又はフッ素（Ｆ）を、詳細には含む。
図６は、図５に表された半導体基板を備えた半導体デバイスを表す。加えて、ＲＦ回路８が、ドープ領域７の上の半導体層３内に及び／又は上に、すなわち、ドープ領域７に少なくとも部分的に重なるように、形成される。さらに、アナログ回路又はデジタル回路９は、半導体層３内に及び／又は上に、高抵抗率基板１でドープ領域が下に設けられていない領域に又は位置に、同様に形成される。
本発明の上述した実施形態及び実施例は分けて説明したが、前述した特徴のいくつか又は全ては、他の方法において組み合わせることもできることがわかる。前述した実施形態は、限定を意図するものではなく、本発明の特徴及び利点を示す実施例として供されるものである。
１ 高抵抗率基板
２ 誘電体層、埋め込み酸化物層
３ 半導体層
４ ハードマスク又はレジスト
５ 開口
６ 不純物
７ ドープ領域
８ ＲＦ回路
９ アナログ回路又はデジタル回路

Claims (9)

  1. ａ）誘電体層（２）と半導体層（３）を、高抵抗率基板（１）の上に、前記誘電体層（２）が前記高抵抗率基板（１）と前記半導体層（３）との間に配置されるように形成するステップと、
    ｂ）少なくとも１つの開口（５）を所定の位置に有するハードマスク又はレジスト（４）を前記半導体層（３）の上に形成するステップと、
    ｃ）前記ハードマスク又はレジスト（４）の前記少なくとも１つの開口（５）、前記半導体層（３）及び前記誘電体層（２）を通した不純物のイオン注入によって、前記高抵抗率基板（１）に、少なくとも１つのドープ領域（７）を形成するステップと、
    ｄ）前記ハードマスク又はレジスト（４）を除去するステップと、
    ｅ）前記高抵抗率基板（１）の前記少なくとも１つのドープ領域（７）に少なくとも部分的に重なる無線周波数（ＲＦ）回路を、前記半導体層（３）内に及び／又は上に形成するステップと、
    を含む、高抵抗率半導体オンインシュレータ基板を製造する方法。
  2. ステップｄ）でイオン注入によって注入される前記不純物が、Ｃ、Ｇｅ、Ｏ、Ｓｉ、Ａｒ、Ｍｏ及び／又はＦを含む、請求項１に記載の方法。
  3. 前記高抵抗率基板（１）が、シリコン、特に多結晶シリコン及び／又は単結晶シリコンを含む、請求項１又は２に記載の方法。
  4. 前記誘電体層（２）が、埋め込み酸化物（ＢＯＸ）層である、請求項１〜３のいずれか一項に記載の方法。
  5. 前記半導体層（３）が、シリコンを含む、請求項１〜４のいずれか一項に記載の方法。
  6. 前記高抵抗率基板（１）の前記ドープ領域（７）に重ならない領域に、前記半導体層（３）内に及び／又は上にアナログ回路及び／又はデジタル回路を形成するステップｆ）をさらに含む、請求項１〜５のいずれか一項に記載の方法。
  7. 請求項１〜６のいずれか一項に記載の方法によって得られる、高抵抗率半導体オンインシュレータ基板。
  8. 高抵抗率基板（１）と、
    前記高抵抗率基板（１）の上の誘電体層（２）と、
    前記誘電体層（２）の上の半導体層（３）と、を備え、
    前記半導体層（３）が、無線周波数（ＲＦ）回路とデジタル及び／又はアナログ回路を備え、
    前記高抵抗率基板（１）が、前記無線周波数（ＲＦ）回路に少なくとも部分的に重なる少なくとも１つのドープ領域（７）を備え、
    前記デジタル回路及び／又は前記アナログ回路が、前記高抵抗率基板（１）の前記少なくとも１つのドープ領域（７）と重ならない領域に、前記半導体層（３）内に及び／又は上に配置されている、半導体デバイス。
  9. 前記ドープ領域が、Ｃ、Ｇｅ、Ｏ及び／又はＦを含む、請求項８に記載の半導体デバイス。
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